CN112614893A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，包括：半导体层，其具有包含p型源极区域、p型漏极区域、所述p型源极区域与所述p型漏极区域之间的n型基体区域、和与所述n型基体区域相对的栅极电极的晶体管结构；设置于所述半导体层的恒压二极管，具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部，所述晶体管结构和所述恒压二极管被做成一个芯片。

Description

半导体器件
本申请是申请日为2017年5月18日、申请号为201710353342.5、发明名称为“半导体器件”的专利申请的分案申请。
本申请对应2016年5月18日向日本专利局提出的特愿2016－099748号和2017年4月13日向日本专利局提出的特愿2017－079993号申请，这些申请的全部公开内容在此通过引用而被编入。
技术领域
本发明涉及在1芯片内具有晶体管结构和恒压二极管的半导体器件。
背景技术
目前，在各种控制电路中组装有用于保护IC(Integrated Circuit：集成电路)的元件。例如，在专利文献1(特开2012－154119号公报)和专利文献2(特开2014－17701号公报)中，作为这样的IC保护用的元件，公开有二极管。
随着IC控制的传感器、便携设备用的显示器或摄像机等的功能的增加，IC的消耗电流处于增加趋势。因此，作为IC的保护元件使用二极管时，与IC的消耗电流相配合必须增大保护元件的芯片尺寸，难以应对设备的小型化这样的要求。
另一方面，晶体管与二极管相比，即使是小型也能够达到低消耗电力，因此蕴藏着作为二极管的替代元件的可能性。但是，若是晶体管单体，则难以显示出为了保护IC所要求的反向电压防止和过电压保护的性能。
发明内容
本发明的目的在于，提供一种晶体管和恒压二极管被做成一个芯片而成的半导体器件，并且该半导体器件为低消耗电力、且能够显示出关于IC等的外部器件的反向电压防止和过电压保护的半导体器件。
本发明的一实施方式的半导体器件包括：半导体层，其具有包含p型源极区域、p型漏极区域、所述p型源极区域与所述p型漏极区域之间的n型基体区域、和与所述n型基体区域相对的栅极电极的晶体管结构；设置于所述半导体层的恒压二极管，其具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部，所述晶体管结构和所述恒压二极管被单芯片化。
该半导体器件的晶体管结构包括通过对栅极电极施加相对于源极为负的电压或对源极施加正的电压(将栅极设定为接地(0V))，使栅极电极的正下方的n型基体区域激发空穴而变为离子状态的p沟道型的MISFET。
例如，在将栅极电极接地到接地电位的状态下施加p型漏极区域为正(+)、p型源极区域为负(一)的电压时，在晶体管结构中内置的寄生二极管(由p型漏极区域和n型基体区域的pn结部构成的pn二极管)被施加正向偏压。由此，电流经由该寄生二极管从漏极侧向源极侧流通。通过电流从漏极侧向源极侧流通，源极相对于栅极成为正的电位(即，栅极相对于源极成为负)，由此在栅极电极的正下方的n型基体区域空穴被激发，晶体管变为导通状态。因而，与IC等外部器件连接使用时，与二极管相比，能够使损失少、低消耗电力的晶体管结构中流通正向电流，所以能够采用小型的芯片。其结果是，在电子设备等中能够实现节省空间。
另一方面，在通过IC来控制的负载为感应性负载时，若将负载中流通的电流阻断，负载中就会产生反电动势。由于该反电动势，p型源极区域侧成为正(+)的电压有时施加在p型源极区域－p型漏极区域之间。在这种情况下，寄生二极管被施加反向偏压，所以电流不在IC的内部电路中流通，能够保护IC。这时，在恒压二极管的p型部和n型部的pn结部也被施加反向偏压。因而，在该负载的反电动势大的情况，或被施加静电、电涌电压等大电压时，恒压二极管发生齐纳击穿，逆电流经由恒压二极管向栅极侧(接地电位侧)流通，所以，可以防止大电流向IC流通。
从以上可知，如果使用本发明的一实施方式的半导体器件作为电子设备等的IC的保护元件，则消耗电力低，并且还能够显示出关于IC等外部器件的反向电压防止和过电压保护功能，能够维持作为保护元件的保护功能。并且，晶体管结构和恒压二极管被做成一个芯片(单芯片化)，所以与这些晶体管结构和恒压二极管各自做成芯片搭载于设备的情况相比，能够更加节省空间。
本发明一实施方式的半导体器件中，所述半导体层包括：包含所述晶体管结构的有源区域；和包围所述有源区域的外周区域，所述恒压二极管包括沿着所述外周区域配置的外周二极管。
根据该构成，可以增加恒压二极管的p型部和n型部的接合面积，所以能够减小恒压二极管的电阻值，能够降低消耗电力。其结果是，能够减小恒压二极管中的损失，能够防止热破坏。
本发明一实施方式的半导体器件中，在所述外周二极管中，所述p型部和所述n型部分别以包围所述有源区域的形状形成。
根据该构成，恒压二极管的p型部和n型部的pn结部成为包围有源区域的一体结构，所以能够进一步降低恒压二极管中的损失。
本发明一实施方式的半导体器件中，所述p型部和所述n型部具有彼此相同的宽度。
本发明一实施方式的半导体器件中，所述外周二极管的所述n型部也可以配置于比所述p型部靠内侧的位置。
本发明一实施方式的半导体器件中，所述恒压二极管包括层叠在所述半导体层上的多晶硅。
根据该构成，通过作为栅极电极的材料用一般的多晶硅构成恒压二极管，可以以相同的工序形成栅极电极和恒压二极管。
本发明一实施方式的半导体器件中，所述晶体管结构中，所述栅极电极包括由被埋入在形成于所述半导体层的栅极沟槽中的多晶硅构成的沟槽栅极结构。
本发明一实施方式的半导体器件中，所述恒压二极管也可以包括配置于所述半导体层内的杂质区域。
本发明一实施方式的半导体器件中，所述恒压二极管的击穿电压也可以为8V以下。
本发明一实施方式的半导体器件中，可以具有纵横为0.6mm×0.4mm以下的芯片尺寸。
依据该尺寸的半导体器件，能够实现搭载该半导体器件的电子设备的小型化。
附图说明
图1是本发明一实施方式的半导体器件的示意性的俯视图。
图2是本发明一实施方式的半导体器件的示意性的仰视图。
图3是图1的半导体元件的示意性的俯视图。
图4是表示图3的IV－IV切断面中的截面的图。
图5是用于说明恒压二极管的平面形状的示意图。
图6是表示连接有图1的半导体器件的保护电路的一部分的图。
图7是用于比较MOSFET和肖特基势垒二极管(SBD)的消耗电力的图。
图8是用于说明外周二极管与焊垫二极管的有效面积的不同的图。
图9是用于比较外周二极管和焊垫二极管的消耗电力的图。
图10A和图10B是用于说明恒压二极管和ESD保护二极管的构成上的差异的图。
图11是用于说明外周二极管的空间削减后的MOSFET的消耗电力的降低效果的图。
图12是用于比较恒压二极管和ESD保护二极管的击穿电压的图。
图13是表示图4的半导体元件的另一方式的图。
图14是表示图4的半导体元件的另一方式的图。
图15是本发明另一实施方式的半导体器件的立体图。
图16是图15的半导体器件的正面图。
图17是图15的半导体器件的背面图。
图18是图15的半导体器件的俯视图。
图19是图15的半导体器件的仰视图。
图20是图15的半导体器件的右侧面图。
图21是图15的半导体器件的左侧面图。
图22表示图18的XXII－XXII切断面的截面的图。
图23是用于比较图15的半导体器件和参考方式的半导体器件的芯片尺寸的图。
具体实施方式
以下，参照附图，详细地说明本发明的实施方式。
图1是本发明一实施方式的半导体器件1的示意性的俯视图。图2是本发明一实施方式的半导体器件1的示意性的仰视图。此外，图1中，为了便于理解半导体器件1的结构，透视地表示了封装内部。
半导体器件1构成为所谓的能够进行表面安装的比较小型的半导体器件。若举出半导体器件1的大小的一个例子，纵向的尺寸L为0.6mm左右、宽度方向的尺寸W为0.4mm左右、厚度方向的尺寸为0.36mm左右。
半导体器件1包括：半导体元件2、主引线3、第1副引线4、第2副引线5、第1导线6、第2导线7和树脂封装8。
半导体元件2构成为所谓的晶体管。在半导体元件2的正面形成有栅极金属9和源极金属10。此外，图1和图2中未图示，在半导体元件2的背面形成有漏极电极11(后述)。
主引线3配置于树脂封装8的长度方向一端部。在其相反侧的长度方向另一端部，在树脂封装8的两角部分别配置有第1副引线4和第2副引线5。
主引线3从背面侧支承半导体元件2，且与漏极电极11(后述)电连接。主引线3在俯视图中看，包括大致四边形的主体部12和从该主体部12的端面有选择地突出的多个突出部13。
主体部12在其正面14接合有半导体元件2，其背面15露出树脂封装8的外面。从图1可知，当比较主体部12的正面14和背面15的大小时，正面14比背面15大。例如，背面15以其外缘包围半导体元件2的方式以比半导体元件2大一些的尺寸构成，正面14以比该背面15更大的尺寸构成。即，主体部12中，构成背面15的半导体元件2的支承区被有选择地较厚地形成，该区域的一部分作为背面15露出在树脂封装8的外面。背面15被用作半导体器件1的漏极端子。
突出部13例如，在主体部12中从第1副引线4和第2副引线5的相反侧的端面、和该端面的侧方的两端面突出。即，在该实施方式中，在主体部12中从除了与第1副引线4和第2副引线5相对的端面以外的所有的端面突出有突出部13。各突出部13露出在树脂封装8的外面。
第1副引线4在俯视图中看，形成为四边形。在第1副引线4的正面16连接有第1导线6。第1导线6与栅极金属9连接。由此，第1副引线4经由第1导线6与栅极金属9电连接。第1副引线4和主体部12同样，构成背面17的区域被有选择地较厚地形成，该区域的一部分作为背面17露出在树脂封装8的外面。另外，第1副引线4的两个侧面18、18以形成树脂封装8的角部的方式露出在树脂封装8的外面。露出在树脂封装8的外面的背面17和侧面18、18用作半导体器件1的栅极端子。
第2副引线5在俯视图中看，形成为四边形。在第2副引线5的正面19连接有第2导线7。第2导线7与源极金属10连接。由此，第2副引线5经由第2导线7与源极金属10电连接。第2副引线5和主体部12同样，构成背面20的区域有选择地较厚地形成，该区域的一部分作为背面20从树脂封装8的外面露出。另外，第2副引线5的两个侧面21、21以形成树脂封装8的角部的方式从树脂封装8的外面露出。从树脂封装8的外面露出的背面20和侧面21、21用作半导体器件1的源极端子。
并且，主引线3、第1副引线4和第2副引线5例如可以通过对由Cu构成的金属板实施蚀刻等的图案化来一并形成。
树脂封装8覆盖半导体元件2、主引线3、第1副引线4和第2副引线5的各一部分、第1导线6、第2导线7，例如由黑色的环氧树脂构成。
图3是图1的半导体元件2的示意性的俯视图。图4是表示图3的IV－IV切断面中的截面的图。图5是用于说明恒压二极管29的平面形状的示意图。
半导体元件2是具备沟槽栅极结构的p型沟道MISFET的元件，包括：半导体层22、p一型漏极区域23、n型基体区域24、p+型源极区域25、n+型基体接触区域26、栅极绝缘膜27、栅极电极28、恒压二极管29、层间绝缘膜30、栅极金属9、源极金属10和漏极电极11。
半导体层22例如也可以包含p+型基板31和通过使半导体结晶在该p+型基板31上生长而形成的p一型外延层32。p+型基板31和p一型外延层32在该实施方式中由硅(Si)构成，但也可以由其它半导体(例如，SiC、GaN等)构成。关于p+型基板31，其厚度也可以为40μm～250μm左右，其p型杂质浓度也可以为1×1021cm－3～1×1022cm－3左右。另一方面，关于p一型外延层32，其厚度也可以为3μm～8μm左右，其p型杂质浓度也可以为1×1016cm－3～1×1017cm－3左右。另外，在半导体层22设定有主要配置晶体管结构的有源区域40和包围该有源区域40的外周区域41。
p一型漏极区域23是在有源区域40中占据p一型外延层32的大部分的杂质区域。如后述，该实施方式中，在p一型外延层32有选择地形成有n型基体区域24、p+型源极区域25和n+型基体接触区域26这样的杂质区域，除了这些杂质区域24～26以外的p一型的区域也可以为p一型漏极区域23。因而，p一型漏极区域23也可以具有1×1016cm－3～1×1017cm－3的p型杂质浓度。
n型基体区域24是在有源区域40中有选择地形成于p一型外延层32的正面部的杂质区域。由此，在半导体元件2内置有由p一型漏极区域23和n型基体区域24的pn结部构成的pn二极管(寄生二极管51)。另外，n型基体区域24也可以具有2×1016cm－3～2×1017cm－3的n型杂质浓度。
p+型源极区域25是形成于n型基体区域24的正面部的杂质区域。另外，p+型源极区域25也可以具有1×1021cm－3～5×1021cm－3的p型杂质浓度。
n+型基体接触区域26是从p一型外延层32的正面(表面)起穿过p+型源极区域25到达n型基体区域24的杂质区域。由此，n型基体区域24能够经由n+型基体接触区域26从p一型外延层32的正面侧进行电连接。另外，n+型基体接触区域26也可以具有1×1021cm－3～5×1021cm－3的n型杂质浓度。
而且，在半导体层22形成有从半导体层22的正面起贯穿p+型源极区域25和n型基体区域24到达p一型漏极区域23的栅极沟槽59。栅极沟槽59也可以在p－型外延层32的正面部形成为格子状、也可以形成为条纹状。由此，多个n型基体区域24在俯视图中看，也可以排列成矩阵状、条纹状。在n型基体区域24中，在栅极沟槽59的侧面部形成有沟道区域33。
栅极绝缘膜27例如由二氧化硅(SiO2)构成，且形成于栅极沟槽59的内表面。栅极绝缘膜27不仅在有源区域40形成，也扩展至外周区域41地形成。即，在有源区域40和外周区域41形成有在同一工序中形成的绝缘膜。该实施方式中，外周区域41上的绝缘膜也称为栅极绝缘膜27，该栅极绝缘膜27不是对晶体管结构的转换有贡献的绝缘膜，所以也可以用另一个名称称呼。
栅极电极28例如由多晶硅构成，隔着栅极绝缘膜27埋入在栅极沟槽59中。栅极电极28隔着栅极绝缘膜27与沟道区域33相对。
恒压二极管29在该实施方式中由多晶硅构成，形成在栅极绝缘膜27上。恒压二极管29可以在与栅极电极28相同的工序中形成。如图5所示，恒压二极管29作为沿着外周区域41形成于半导体元件2的周缘部的外周二极管而构成。作为外周二极管的恒压二极管29，其整体也可以配置在外周区域41内，或者也可以如图4和图5所示，其一部分配置于外周区域41内，其余配置于有源区域40中。即，恒压二极管29也可以跨有源区域40和外周区域41之间来形成。
恒压二极管29包括p型部34和n型部35。p型部34和n型部35分别由多晶硅膜内的杂质区域构成，恒压二极管29由互相邻接的一对p型部34和n型部35构成。p型部34和n型部35分别形成为包围有源区域40的环状。由此，它们之间的pn结部36成为包围有源区域40的环状的一体结构。另外，该实施方式中，p型部34和n型部35分别也可以具有彼此相同的宽度W1和宽度W2。另外，关于配置形式，n型部35也可以配置于比p型部34靠内侧。如后所述，p型部34与栅极金属9连接，因此通过使p型部34位于外侧，能够简单地形成其与引绕在半导体元件2的周缘部的栅极指42(后述)的连接结构。例如，只要将接触部从栅极指42向正下方延长即可。
恒压二极管29的击穿电压Vz例如为10V以下，优选设定为6.8V～8V。该范围的击穿电压Vz例如，通过适当地设定p型部34的p型杂质浓度和n型部35的n型杂质浓度能够实现。例如，通过将p型部34的p型杂质浓度设为1×1016cm－3～1×1017cm－3、将n型部35的n型杂质浓度设为1×1021cm－3～5×1021cm－3能够实现。
层间绝缘膜30例如由二氧化硅(SiO2)构成，以将栅极电极28和恒压二极管29覆盖的方式形成在p一型外延层32上。在层间绝缘膜30形成有使p+型源极区域25和n+型基体接触区域26露出的接触孔37、使恒压二极管29的p型部34露出的接触孔38、和使恒压二极管29的n型部35露出的接触孔39。
栅极金属9和源极金属10由形成在层间绝缘膜30上的电极膜构成。栅极金属9和源极金属10可以在层间绝缘膜30上通过溅射法等堆积电极膜的材料(例如，含有A1的金属)后，通过对该电极膜实施蚀刻等图案化而形成。即，栅极金属9和源极金属10也可以由相同的工序形成。
栅极金属9包括栅极指42和栅极焊垫43。
如图3所示，在俯视图中看，栅极指42沿着半导体元件2的周缘部形成为大致四边环状，在被栅极指42包围的区域设定有有源区域40。栅极指42经由接触孔38与恒压二极管29的p型部34连接。另外，栅极指42经由形成在层间绝缘膜30的接触孔(未图示)也与栅极电极28连接。
栅极焊垫43设置于栅极指42的一个角部。栅极焊垫43以与栅极指42一体相连的方式形成。在栅极焊垫43连接有上述的第1导线6。
源极金属10配置于被栅极指42和栅极焊垫43包围的区域内。该源极金属10与栅极指42和栅极焊垫43，由通过电极膜的蚀刻而形成的除去区域44隔开。源极金属10经由接触孔37与p+型源极区域25和n+型基体接触区域26连接，并且经由接触孔39与恒压二极管29的n型部35连接。
漏极电极11例如也可以由与栅极金属9和源极金属10相同的材料构成，且形成在p+型基板31的整个背面。
以上说明的半导体器件1能够恰当地用作例如移动电话、智能手机、数码相机、摄像机等电子设备普遍搭载的IC(Integrated Circuit)的保护元件，特别是由于其为比较小型的半导体器件，因此最适合正在追求小型化的移动电话、智能手机。
接着，参照图6对半导体器件1的电路保护的动作进行说明。图6是表示连接有图1的半导体器件1的保护电路的一部分的图。此外，图6的保护电路图只不过是半导体器件1的一个使用例，半导体器件1的连接方式不限于图6的构成。
图6所示的保护电路45包含IC46和半导体器件1。
IC46例如，可以使用智能手机的电源管理IC、收发控制IC等各种通用IC。IC46例如具有电源端子47(Vcc)、输出端子48(OUT)和接地端子49(GND)。电源端子47与电源50连接，接地端子49被接地到接地电位。
半导体器件1的漏极端子D(图2的主引线3)与IC46的输出端子48连接，源极端子S(图2的第2副引线5)作为半导体器件1的输出端子OUT与负载(未图示)连接。另外，半导体器件1的栅极端子G(图2的第1副引线4)被接地到接地电位。
根据图6，在保护电路45中被施加漏极端子D成为正(十)、源极端子S成为负(一)的电压。即，由于被施加p一型漏极区域23成为正(十)、p+型源极区域25成为负(一)的电压，因此，在半导体元件2内置的寄生二极管51被施加正向偏压。由此，电流经由该寄生二极管51从漏极端子D侧向源极端子S侧流通。通过电流从漏极端子D侧向源极端子S侧流通，源极相对于栅极成为正的电位(即，栅极相对源极为负)，由此在栅极电极28的正下方的n型的沟道区域33(参照图4)被激发空穴，晶体管变为导通状态。
在此，图7是用于比较MOSFET和肖特基势垒二极管(SBD)的消耗电力的图。在图7中，(1)、(2)和(3)的实线分别表示1006尺寸(纵×横＝1.0mm×0.6mm)的肖特基势垒二极管、2512尺寸(纵×横＝2.5mm×1.2mm)的肖特基势垒二极管和0604尺寸(纵×横＝0.6mm×0.4mm)的p沟道型MOSFET的电流和消耗电力的关系。如图7所示，(1)和(2)的肖特基势垒二极管中，为了配合处于增加趋势的IC的消耗电流而抑制消耗电力，需要从1006尺寸大型化到2512尺寸，相对于此，MOSFET即使是相当小型的0604尺寸，也比2512尺寸消耗电力低。
因而，如果将半导体器件1与IC46连接使用，能够使比二极管损失少且低消耗电力的晶体管结构中流通正向电流，所以可以采用小型的芯片。其结果是，使用半导体器件1作为电子设备等的IC46的保护元件能够实现节省空间。
另一方面，在由IC46来控制的负载是感应性时，若将负载中流动的电流切断，负载中就产生反电动势。因该反电动势的原因，有时p+型源极区域25侧成为正(+)的电压施加在p+型源极区域25－p一型漏极区域23之间。在这种情况下，寄生二极管51被施加反向偏压，所以在IC46的内部电路不流通电流，能够保护IC46。这时，恒压二极管29的pn结部36也被施加反向偏压。因而，在该负载的反电动势较大时或施加了静电、电涌电压等大电压时，恒压二极管29齐纳击穿，逆电流经由恒压二极管29向栅极侧(接地电位侧)流通，所以能够防止大电流流向IC46。
根据以上说明，如果使用半导体器件1作为电子设备等的IC46的保护元件，就可以实现低消耗电力，并且还体现关于IC46的反向电压防止和过电压保护作用，所以能够维持作为保护元件的保护功能。并且，晶体管结构和恒压二极管29被做成一个芯片，所以与它们单独作为芯片进行搭载的情况相比，能够更加节省空间。
另一方面，如图7所示，二极管越变得小型，消耗电力就越增大，所以在小型化的半导体器件1中，优选考虑恒压二极管29的消耗电力(损失)。
在此，参照图8和图9，对该实施方式的半导体器件1中的恒压二极管29的损失减少进行说明。图8是用于说明外周二极管和焊垫二极管的有效面积的差异的图。图9是用于比较外周二极管和焊垫二极管的消耗电力的图。此外，图8中，为了用该剖面图进行说明而突出表示了所需要的半导体元件2的平面结构，因此大小或形状等与图1不一致。
如图8所示，在纸面左侧的半导体元件61中，恒压二极管29构成为在栅极焊垫43的外周形成的焊垫二极管，另一方面，纸面右侧的半导体元件2构成为上述的外周二极管。该情况下，虽然也基于半导体元件2或栅极焊垫43等的尺寸，但是如果恒压二极管29构成为外周二极管，例如，与构成为焊垫二极管的情况相比，pn结部36(图4和图5参照)的面积增加50％。其结果是，可减小pn结部36的结电阻，所以如图9所示，能够将消耗电力从101mW降低至84mW。即，可以减少恒压二极管29中的损失，所以能够防止恒压二极管29的热破坏，能够提高半导体器件1的可靠性。此外，图9中所示的消耗电力的具体的数值是为了说明损失减少的效果而举出的一个例子。
能够减小恒压二极管29的损失的另一方面，因为以包围有源区域40的方式配置恒压二极管29，所以与晶体管结构的单体(cell)的配置区域采用焊垫二极管的情况相比有限制。例如，若使pn结部的面积增加50％，关于有源区域40的面积，估计会减少20％。
但是，图8中的有源区域40的面积减小量的估计值，如作为图10A的参考结构所示的ESD保护二极管那样，以为了保护晶体管结构而搭载双向齐纳二极管52的半导体元件的结构为前提。在该结构中，由于双向齐纳二极管52具有多个p型部53和n型部54的重复结构，因此需要比较宽阔的二极管配置空间。
与此不同，该实施方式的恒压二极管29如图10B所示，由彼此邻接的一对p型部34和n型部35构成，因此可以使二极管配置空间较狭小，能够将其减小量的空间充当晶体管结构的单体配置空间。其结果是，如图11所示，可以将晶体管(MOSFET)的消耗电力降低例如17％，还能够维持晶体管的低消耗电力。进而，通过采用由一对p型部34和n型部35构成的恒压二极管29，与双向齐纳二极管52相比，可以降低击穿电压Vz。
此外，本发明的一实施方式的恒压二极管作为一例，也可以是如图13的半导体元件62那样，由配置于p一型外延层32内的一对p+型杂质区域55和n型杂质区域56构成的恒压二极管58。在图13中，形成于n型杂质区域56的正面部的n+型杂质区域57是用于在n型杂质区域56取得接触的杂质区域。
另外，如图14所示，恒压二极管29也可以是包括沿着外周区域41交替配置的p型部34和n型部35的重复结构的构成。该情况下，需要对彼此分离了的多个p型部34和多个n型部35的各自从源极侧和栅极侧取得接触。
另外，半导体元件2的晶体管的结构不限于沟槽栅极结构，也可以是沟槽平面栅极结构。
接着，对半导体器件的另一实施方式进行说明。图15是本发明的另一实施方式的半导体器件71的立体图。图16是半导体器件71的正面图。图17是半导体器件71的背面图。图18是半导体器件71的俯视图。图19是半导体器件71的仰视图。图20是半导体器件71的右侧面图。图21是半导体器件71的左侧面图。图22是表示图18的XXII－XXII切断面中的截面的图。
半导体器件71具有WL-CSP(Wafer Level－Chip Size Package：晶圆级芯片尺寸封装)的封装结构。即，半导体器件71中，上述的半导体元件2作为芯片尺寸级的封装而构成，作为上述的半导体层22的一例，平面观察具有长方形状的半导体基板72，且以与该半导体基板72的外形尺寸大致相同的尺寸构成。
例如，如图15所示，半导体器件71的长度L小于0.50mm(优选0.40mm以上)，宽度W小于0.40mm(优选0.30mm以上)，厚度D小于0.15mm(优选0.10mm以上)。
例如，半导体器件71的长度L为0.50mm、宽度W为0.40mm时，半导体器件71的平面面积为0.20mm2。另外，半导体器件71的长度L为0.40mm、宽度W为0.30mm时，半导体器件71的平面面积为0.12mm2。即，半导体器件71具有0403尺寸的非常小型的封装结构。
另外，半导体器件71的厚度小于0.15mm，由此，即使半导体器件71倾斜地安装，也可以减小半导体器件71的侧面从通常位置突出的突出量。由此，即使是半导体器件71被高密度安装的情况下，也能够抑制其与相邻的半导体器件的接触。
由于半导体器件71具有WL－CSP的封装结构，因此，在以下中，对半导体器件71和半导体基板72的形状、尺寸、其它构成要素的配置位置等进行说明时，该说明的主体也可以置换为另一方。例如，平面观察四边形状的半导体基板72也可以置换为平面观察为四边形状的半导体器件71，在半导体基板72的周缘部配置有焊垫的说明，也可以置换为在半导体器件71的周缘部配置有焊垫的说明。
长方形状的半导体基板72具有正面72A、正面72A的相反侧的背面72B、正面72A和背面72B之间的四个侧面72C、72D、72E、72F，正面72A和侧面72C～72F也可以用表面绝缘膜(未图示)覆盖。半导体基板72的四个侧面72C～72F中，侧面72C、72E是沿着半导体基板72的长边121的侧面，侧面72D、72F是沿着半导体基板72的短边122的侧面。在邻接的侧面72C～72F的各交叉部，形成有半导体基板72的角部74CD、74DE、74EF、74FC。
在半导体基板72的正面72A，在沿着长边121侧的一个侧面72C的第1周缘部75，配置有漏极焊垫77(第1焊垫)。漏极焊垫77在与第1周缘部75的两端角部74CD、74FC隔开间隔的中央部形成，在漏极焊垫77和各角部74CD、74FC之间，设有一定间隔(例如，0.1mm～0.15mm左右)的区域。
另一方面，在与第1周缘部75相对的半导体基板72的第2周缘部76的一端角部74EF，配置有源极焊垫78(第2焊垫)，在第2周缘部76的另一端角部74DE，配置有栅极焊垫79(第3焊垫)。
接着，对漏极焊垫77、源极焊垫78和栅极焊垫79的布置和形状进行说明。
如图18所示，漏极焊垫77在半导体基板72的正面72A描绘了以第2周缘部76的一端角部74EF的顶点Vl为中心、以半导体基板72的短边122的长度(图15的宽度W)为半径的第1圆弧80，和以第2周缘部76的另一端角部74DE的顶点V2为中心、以半导体基板72的短边122的长度(图15的宽度W)为半径的第2圆弧81时，配置于第1圆弧80的外侧区域、且第2圆弧81的外侧区域。而且，漏极焊垫77在该外侧区域中形成为以从第1圆弧80与第2圆弧81的交点82向第1圆弧80和第2圆弧81分别引出的一对切线为两边的三角形状。
另一方面，源极焊垫78形成为与第1圆弧80具有同一中心的扇形形状。源极焊垫78的半径R1例如为0.07mm～0，13mm(优选0.10mm以上)。例如，半径R1为0.07mm时，源极焊垫78的面积为3.85×10－3mm2，半径R1为0.10mm时，源极焊垫78的面积为7.85×10－3mm2。
另外，栅极焊垫79形成为与第2圆弧81具有同一中心的扇形形状。栅极焊垫79的半径R2例如为0.07mm～0.13mm(优选0.10mm以上)。例如，半径R2为0.07mm时，栅极焊垫79的面积为3.85×10－3mm2，半径R2为0.10mm时，栅极焊垫79的面积为7.85x10－3mm2。
另外，在漏极焊垫77、源极焊垫78和栅极焊垫79与半导体基板72之间，分别设有漏极配线膜83、源极配线膜84和栅极配线膜85。这些配线膜例如由AlCu等的金属层构成，根据需要，也可以在其正面背面形成阻挡层(例如，Ti、TiN等)。另外，漏极配线膜83、源极配线膜84和栅极配线膜85也可以分别与上述的p一型漏极区域23、p+型源极区域25和栅极电极28电连接。
如图18所示，栅极配线膜85形成为平面观察比栅极焊垫79大的相似形的扇形形状。
如图18所示，源极配线膜84以将半导体基板72的第2周缘部76侧的大致一半的区域覆盖的方式形成。具体而言，为了避开栅极配线膜85，源极配线膜84相对于栅极配线膜85在长度方向上的侧面72F侧形成，并且，在宽度方向上的侧面72C侧形成。因而，平面观察时扇形形状的栅极配线膜85其圆弧部分与源极配线膜84相邻。
如图18所示，漏极配线膜83以将半导体基板72的第1周缘部75侧的大致一半的区域覆盖的方式形成。由此，源极配线膜84和漏极配线膜83彼此以大致相同的面积的配线膜形成，可以设计为使源极侧的配线电阻和漏极侧的配线电阻大致相同。
接着，可以参照图23对根据上述的漏极焊垫77、源极焊垫78和栅极焊垫79的布局和形状，将半导体器件71的安装面积减到怎样的程度进行说明。
图23是用于比较半导体器件71和参考方式的半导体器件100的芯片尺寸的图。图23中，为了更清楚，只表示了图15～图222所示的参照符号中的进行比较需要的参照符号，将其它的参照符号省略。
首先，如参考方式的半导体器件100那样，源极焊垫78和栅极焊垫79在半导体基板72的短边122相邻配置时，半导体器件100的封装尺寸例如为长度L＝0.6mm、宽度W＝0.4mm。这是因为要避免短边方向的源极—栅极间的短路，作为源极焊垫78和栅极焊垫79之间的距离，至少要确保间距P＝0.2mm。另外，漏极焊垫77以从短边122的一端角部直至另一端角部的形状形成。因此，若不变更焊垫布局而减小封装尺寸，就会产生源极—栅极间的间距P小于0.2mm，安装时源极—栅极间发生短路这样的问题。另一方面，即使将源极焊垫78和栅极焊垫79以在长边121相邻的方式配置，也难以消除焊垫间的短路问题。因为，在该焊垫布局中，如参照符号“77'”和虚线所示，漏极焊垫77成为从长边121的一端角部到另一端角部的形状。因此，伴随封装尺寸的减小，产生源极—漏极间、或栅极—漏极间短路的问题。
与此不同，在上述的半导体器件71的构成中，源极焊垫78和栅极焊垫79配置为在长边121相邻。进而，漏极焊垫77配置于半导体基板72的长边121的中央部，在漏极焊垫77和长边121的两端角部74CD、74FC之间设置有一定间隔的区域。由此，与参考方式的半导体器件100相比，能够使漏极焊垫77与源极焊垫78的距离(间距P1)、和漏极焊垫77与栅极焊垫79的距离(间距P2)增长。因而，即使将半导体器件71的封装尺寸小型化为例如：长度L＝0.44mm、宽度W＝0.32mm，也能够将间距P1和间距P2维持为与半导体器件100中的源极—栅极间的间距P同等的0.2mm。即，在焊垫间确保的距离为半导体器件71的封装的短边122的0.20/0.32＝62.5％以上。至少封装的短边122为0.40mm时，焊垫间确保的距离为半导体器件71的封装的短边122的0.20/0.40＝50％以上。另外，半导体器件71的封装尺寸为1.41×10－1mm2，焊垫半径R1、R2为0.10mm时，焊垫面积为7.85×10－3mm2，因此源极焊垫78和栅极焊垫79的面积(焊垫面积)为封装尺寸的5％以上。因此，可以避免安装时的短路，并且，相比半导体器件100，能够减小半导体基板的尺寸。由此，能够提供小型化了的半导体器件。
另外，半导体器件71中，如图18所示，漏极焊垫77配置于分别以短边122的长度为半径的第1圆弧80和第2圆弧81的外侧区域。因此，作为间距P1和间距P2，可以确保至少和半导体器件71的短边122的长度与源极焊垫78以及栅极焊垫79的大小(宽度)之差相应的长度。另外，漏极焊垫77形成为以从第1圆弧80与第2圆弧81的交点82起，分别向第1圆弧80和第2圆弧81引出的一对切线为两边的三角形状。由此，能够确保半导体器件71小型化，并且还能够对漏极焊垫77确保充分的接合面积。因此，还能够抑制半导体器件71的安装时的粘合强度的降低。
关于半导体器件71的安装时的粘合强度的确保，进而，源极焊垫78和栅极焊垫79形成为分别与第1圆弧80和第2圆弧81具有同一中心的扇形形状。由此，作为间距P1和间距P2可以确保0.2mm的长度，并且能够在源极焊垫78和栅极焊垫79确保充分的接合面积。
以上，根据半导体器件71，能够充分地确保相邻的焊垫间的间距和焊垫的接合面积，并且与参考方式的半导体器件100相比，还能够将安装面积减小约40％左右。
以上对本发明的一实施方式进行了说明，但本发明也可以以其它方式实施。
例如，在图15～图22所示的封装方式的情况下，在半导体基板72也可以形成源极区域和漏极区域在沿着正面72A的横向上隔开间隔而配置的横型的MISFET。
另外，在本申请请求保护的范围中记载的各方面的范围中可以实施各种设计变更。

Claims (16)

1.一种半导体器件，其特征在于，包括：
晶体管，其具有第1端、第2端和控制所述第1端与所述第2端之间的导通的控制端；
二极管，其连接于所述第1端与所述控制端之间；和
封装，其内部包含所述晶体管和所述二极管，
在所述封装的四边形的第1面配置有与所述晶体管的所述第1端、所述第2端和所述控制端分别连接的第1端子、第2端子、控制端子，
所述控制端子配置在所述第1面的第1边的第1角，
所述第1端子配置在所述第1边的第2角，
所述第2端子为三角形形状，配置在与所述第1边相对的第2边的中央部。
2.根据权利要求1所述的半导体器件，其特征在于：
所述封装包含俯视时为长方形形状的封装，
所述第1边和所述第2边包含沿着所述封装的长度方向的周缘部。
3.根据权利要求2所述的半导体器件，其特征在于：
当将以所述第2边的一端角部的顶点为中心且以所述封装的短边的长度为半径的第1圆弧，和以所述第2边的另一端角部的顶点为中心且以所述封装的短边的长度为半径的第2圆弧，描绘于所述封装的所述表面时，
所述第2端子配置在所述第1圆弧的外侧区域且所述第2圆弧的外侧区域。
4.根据权利要求3所述的半导体器件，其特征在于：
所述第1圆弧和所述第2圆弧具有在所述封装上的区域中相互交叉的大小，
所述第2端子形成为以从所述第1圆弧与所述第2圆弧的交点向所述第1圆弧和所述第2圆弧分别引出的一对切线为两边的三角形形状。
5.根据权利要求3或4所述的半导体器件，其特征在于：
所述控制端子形成为与所述第1圆弧具有同一中心的扇形形状。
6.根据权利要求3或4所述的半导体器件，其特征在于：
所述第1端子形成为与所述第2圆弧具有同一中心的扇形形状。
7.根据权利要求1～4中任一项所述的半导体器件，其特征在于：
具有包含所述晶体管的有源区域和包围所述有源区域的外周区域，
所述二极管包括沿着所述外周区域配置且以包围所述有源区域的形状形成的外周二极管。
8.根据权利要求7所述的半导体器件，其特征在于：
所述晶体管包含：作为所述第1端的p型源极区域；作为所述第2端的p型漏极区域；所述p型源极区域与所述p型漏极区域之间的n型基体区域；和与所述n型基体区域相对的作为所述控制端的栅极电极，
所述外周二极管包含具有与所述p型源极区域连接的n型部和与所述栅极电极连接的p型部的恒压二极管。
9.根据权利要求8所述的半导体器件，其特征在于：
所述p型部和所述n型部具有彼此相同的宽度。
10.根据权利要求8所述的半导体器件，其特征在于：
在所述外周二极管中，所述n型部配置在比所述p型部靠内侧的位置。
11.根据权利要求8所述的半导体器件，其特征在于：
所述恒压二极管包括层叠在所述封装上的多晶硅。
12.根据权利要求8所述的半导体器件，其特征在于：
所述晶体管中，所述栅极电极包括由被埋入在形成于所述封装的栅极沟槽中的多晶硅构成的沟槽栅极结构。
13.根据权利要求8所述的半导体器件，其特征在于：
所述恒压二极管包括配置于所述封装内的杂质区域。
14.根据权利要求8所述的半导体器件，其特征在于：
所述恒压二极管的击穿电压为8V以下。
15.根据权利要求1～4中任一项所述的半导体器件，其特征在于：
具有纵横为0.6mm×0.4mm以下的芯片尺寸。
16.根据权利要求8所述的半导体器件，其特征在于：
在所述外周二极管中，所述p型部和所述n型部分别以包围所述有源区域的环状的一体结构形成。
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