CN112614892A - 一种pin肖特基二极管的碳化硅mosfet - Google Patents
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Abstract
本发明涉及一种PIN肖特基二极管的碳化硅MOSFET，包括半导体主体，所述半导体主体包括N型区、P+源极区，所述P+源极区设置在N型区上，所述N型区的下表面覆盖了金属化漏极；所述N型区的上表面与P+源极区的侧面形成沟槽，在所述沟槽内设置了栅极，且栅极与所述N型区的上表面接触；所述P+源极区的上表面覆盖了金属化源极，且所述金属化源极具有延展结构，所述延展结构贯穿栅极且与N型区接触。本方案将快恢复混合型PIN肖特基二极管(MPS)集成在碳化硅MOSFET结构中，对比传统的沟槽型碳化硅MOSFET外接二极管的形式，在不损失碳化硅MOSFET功耗的情况下减少其***器件的使用数量，并且实现了减少开关损耗的目的。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种PIN肖特基二极管的碳化硅MOSFET。
背景技术
在半导体领域中，碳化硅MOSFET已经逐渐普及到高功率电力***的应用中，在实际使用时，通常碳化硅MOSFET需要反平行的外接肖特基二极管，但这样会增加***器件的使用数据，使得整体器件体积变大，还会增加开关损耗。
发明内容
本发明的目的在于不损失碳化硅MOSFET的功耗情况减少其***器件的使用数量，并且减少开关损耗，提供一种PIN肖特基二极管的碳化硅MOSFET。
为了实现上述发明目的，本发明实施例提供了以下技术方案：
一种PIN肖特基二极管的碳化硅MOSFET，包括半导体主体，所述半导体主体包括N型区、P+源极区，所述P+源极区设置在N型区上，所述N型区的下表面覆盖了金属化漏极；所述N型区的上表面与P+源极区的侧面形成沟槽，在所述沟槽内设置了栅极，且栅极与所述N型区的上表面接触；所述P+源极区的上表面覆盖了金属化源极，且所述金属化源极具有延展结构，所述延展结构贯穿栅极且与N型区接触。
在本方案中，金属化源极具有一体化连接的延展结构，所述延展结构贯穿栅极且与N型区接触，形成肖特基势垒，由于金属化源极直接与P+源极区接触，使得肖特基势垒形成P+型区环绕，从而形成一种可快恢复，且结合传统PIN二极管与肖特基二极管的混合型PIN肖特基二极管(MPS)。将MPS集成在碳化硅MOSFET结构中，对比传统的沟槽型碳化硅MOSFET外接二极管的形式，在不损失碳化硅MOSFET功耗的情况下减少其***器件的使用数量，并且实现了减少开关损耗的目的。
更进一步地，所述N型区包括N+缓冲区、N-漂移区、N型电流分布区，所述N+缓冲区的下表面覆盖了金属化漏极，N+缓冲区的上表面与N-漂移区的下表面接触，N-漂移区的上表面与N型电流分布区的下表面接触，且所述P+源极区贯穿N型电流分布区并设置在N-漂移区上，P+源极区的外侧与N型电流分布区和N-漂移区接触。
作为一种可实施方式，所述延展结构贯穿栅极且与N型电流分布区接触。
作为另一种可实施方式，所述延展结构同时贯穿栅极和N型电流分布区且与N型电流分布区接触。
作为另一种可实施方式，所述延展结构同时贯穿栅极和N型电流分布区且与N-漂移区接触。
在本方案中，所述金属化源极的延展结构贯穿栅极后，与N型电流分布区刚好接触时，MPS的使用效果最佳；随着延展结构向N型电流分布区贯穿，MPS的使用效果有所下降。
更进一步地，所述金属化源极还具有凸起结构、平展结构，所述凸起结构分别与所述延展结构、平展结构一体化连接；所述平展结构覆盖在P+源极区的上表面，凸起结构与所述栅极之间灌入场氧化物。
更进一步地，所述P+源极区的内部灌入场氧化物，且P+源极区内部灌入的场氧化物与所述平展结构接触。
更进一步地，所述半导体主体还包括P漏区阱，所述P漏区阱设置在所述N型电流分布区的上方，且所述P+源极区同时贯穿P漏区阱并设置在N-漂移区上。
更进一步地，所述P漏区阱与所述栅极接触。
更进一步地，所述半导体主体还包括N+源区，所述N+源区设置在所述P漏区阱的上方，且所述P+源极区同时贯穿N+源区并设置在N-漂移区上。
更进一步地，所述N+源区与所述栅极接触，且N+源区的上表面与所述平展结构接触。
与现有技术相比，本发明的有益效果：
本方案将快恢复混合型PIN肖特基二极管(MPS)集成在碳化硅MOSFET结构中，对比传统的沟槽型碳化硅MOSFET外接二极管的形式，在不损失碳化硅MOSFET功耗的情况下减少其***器件的使用数量，并且实现了减少开关损耗的目的。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例MOSFET的横截面示意图；
图2为本发明实施例MOSFET的横截面且展示了MPS的示意图；
图3为本发明实施例MOSFET的俯视面示意图；
图4为本发明实施例MOSFET更加详细的横截面示意图；
图5为本发明实施例MOSFET展示金属化源极的横截面示意图；
图6为本发明实施例最优实施方式的MOSFET横截面示意图；
图7为本发明实施例另一种实施方式的MOSFET横截面示意图。
主要元件符号说明
金属化源极1，延展结构11，凸起结构12，平展结构13，栅极2，金属化漏极，N-漂移区4，N+缓冲区5，N+源区6，P漏区阱7，N型电流分布区8，P+源极区9，场氧化物10。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
本发明通过下述技术方案实现(本实施例所描述的“上表面”、“下表面”、“上方”、“由上到下”等，以附图1、2、4、5中展示的MOSFET摆放方向来定义)，一种PIN肖特基二极管的碳化硅MOSFET，请参见图1为MOSFET的横截面示意图，包括半导体主体，所述半导体主体包括N型区、P+源极区9，所述P+源极区9设置在N型区上，从图1中可以看出P+源极区9的下方部分嵌入N型区设置；所述N型区的下表面覆盖了金属化漏极3；N型区的上表面与P+源极区9的侧面形成沟槽，在所述沟槽内设置了栅极2，且栅极2与所述N型区的上表面接触；所述P+源极区9的上表面覆盖了金属化源极1，且所述金属化源极1具有一体化连接的延展结构11，所述延展结构11贯穿栅极2且与N型区接触，形成如图2所示的虚线框内的肖特基势垒。
由于金属化源极1直接与P+源极区9接触，使得虚线框内的肖特基势垒形成P+型区环绕，因此虚线框内形成一种可快恢复，且结合传统PIN二极管与肖特基二极管的混合型PIN肖特基二极管(MPS,Merged PIN Schotkky)。
本方案将快恢复混合型PIN肖特基二极管(MPS)集成在碳化硅MOSFET结构中，对比传统的沟槽型碳化硅MOSFET外接二极管的形式，在不损失碳化硅MOSFET功耗的情况下减少其***器件的使用数量，并且实现了减少开关损耗的目的。
更进一步的，请继续参见图1或图4，所述N型区包括N+缓冲区5、N-漂移区4、N型电流分布区8，所述N+缓冲区5的下表面覆盖了金属化漏极3，N+缓冲区5的上表面与N-漂移区4的下表面接触，N-漂移区4的上表面与N型电流分布区8的下表面接触，且所述P+源极区9贯穿N型电流分布区8并设置在N-漂移区4上，P+源极区9的下方部分嵌入N-漂移区4设置，同时可见P+源极区9的外侧与N型电流分布区8和N-漂移区4接触。
作为最优可实施方式，请参见图6，前述所述延展结构11贯穿栅极2，且刚好与N型电流分布区8接触，此时MPS的使用效果最佳。请参见图3为MOSFET的俯视面示意图，虚线填充部分同为金属化源极1，所述延展结构11设置在金属化源极1的中间，向下方***栅极2和N-漂移区4中，最终接触N型电流分布区8，形成肖特基势垒。
作为另一种可实施方式，请参见图7，所述延展结构11同时贯穿栅极2和N型电流分布区8，且与N型电流分布区接触，未接触到N-漂移区，此时MPS的使用效果相对于上述实施方式有所降低。
作为另一种可实施方式，请参见图1，前述所述延展结构11贯穿栅极2且与N型区接触，详细来说，所述延展结构11同时贯穿栅极2和N型电流分布区8，且与N-漂移区4接触，此时MPS的使用效果相对上述两实施方式有所降低，随着延展结构越往下贯穿，MPS的使用效果随之降低。
请参见图5，所述金属化源极1还具有凸起结构12、平展结构13，所述凸起结构12分别与所述延展结构11、平展结构13一体化连接。所述平展结构13覆盖在P+源极区9的上表面，与P+源极区9接触；请参见图4，所述凸起结构12与所述栅极2之间灌入场氧化物10，从图3中可以看出设置在沟槽内的栅极2的长度比延展结构11的长度长，栅极2的宽度比延展结构11的宽度宽，因此所述延展结构11不仅是与栅极2接触，而是完全贯穿了栅极2，且贯穿部分被栅极2包裹。
本方案的MOSFET呈对称形式，请参见图4，所述P+源极区9的内部灌入场氧化物10，且P+源极区9内部灌入的场氧化物10与所述平展结构13接触，实现P+源极区9与金属化源极1直接接触。
请参见图1或图2，所述半导体还包括P漏区阱7、N+源区6，所述P漏区阱7设置在所述N型电流分布区8的上方，所述N+源区6设置在P漏区阱7的上方，请参见参见图4，所述P+源极区9由上到下同时贯穿N+源区6、P漏区阱7、N型电流分布区8，并嵌入设置在N-漂移区4上。所述P漏区阱7的中间、N+源区6的中间被隔开，隔开部分的侧面与N型电流分布区8的部分上表形成沟槽，在沟槽中设置了栅极2，则所述P漏区阱7、N+源区6与栅极2接触，且N+源区6的上表面与所述平展结构13部分接触。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (9)
1.一种PIN肖特基二极管的碳化硅MOSFET，包括半导体主体，所述半导体主体包括N型区、P+源极区(9)，所述P+源极区(9)设置在N型区上，其特征在于：所述N型区的下表面覆盖了金属化漏极(3)；所述N型区的上表面与P+源极区(9)的侧面形成沟槽，在所述沟槽内设置了栅极(2)，且栅极(2)与所述N型区的上表面接触；所述P+源极区(9)的上表面覆盖了金属化源极(1)，且所述金属化源极(1)具有延展结构(11)，所述延展结构(11)贯穿栅极(2)且与N型区接触。
2.根据权利要求1所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述N型区包括N+缓冲区(5)、N-漂移区(4)、N型电流分布区(8)，所述N+缓冲区(5)的下表面覆盖了金属化漏极(3)，N+缓冲区(5)的上表面与N-漂移区(4)的下表面接触，N-漂移区(4)的上表面与N型电流分布区(8)的下表面接触，且所述P+源极区(9)贯穿N型电流分布区(8)并设置在N-漂移区(4)上，P+源极区(9)的外侧与N型电流分布区(8)和N-漂移区(4)接触。
3.根据权利要求2所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述延展结构(11)贯穿栅极(2)且与N型电流分布区(8)接触。
4.根据权利要求2所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述延展结构(11)同时贯穿栅极(2)和N型电流分布区(8)且与N型电流分布区(8)接触。
5.根据权利要求2所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述延展结构(11)同时贯穿栅极(2)和N型电流分布区(8)且与N-漂移区(4)接触。
6.根据权利要求1-5任一项所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述金属化源极(1)还具有凸起结构(12)、平展结构(13)，所述凸起结构(12)分别与所述延展结构(11)、平展结构(13)一体化连接；所述平展结构(13)覆盖在P+源极区(9)的上表面，凸起结构(12)与所述栅极(2)之间灌入场氧化物(10)。
7.根据权利要求6所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述P+源极区(9)的内部灌入场氧化物，且P+源极区(9)内部灌入的场氧化物(10)与所述平展结构(13)接触。
8.根据权利要求6所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述半导体主体还包括P漏区阱(7)，所述P漏区阱(7)设置在所述N型电流分布区(8)的上方，且所述P+源极区(9)同时贯穿P漏区阱(7)并设置在N-漂移区(4)上；所述P漏区阱(7)与所述栅极(2)接触。
9.根据权利要求8所述的一种PIN肖特基二极管的碳化硅MOSFET，其特征在于：所述半导体主体还包括N+源区(6)，所述N+源区(6)设置在所述P漏区阱(7)的上方，且所述P+源极区(9)同时贯穿N+源区(6)并设置在N-漂移区(4)上；所述N+源区(6)与所述栅极(2)接触，且N+源区(6)的上表面与所述平展结构(13)接触。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
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Application publication date: 20210406 |