CN108604598A - 半导体装置 - Google Patents

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Abstract

栅极连接层(14)具有隔着栅极绝缘膜(7)配置于外部沟槽(TO)上的部分。第1主电极(10)具有：主触点(CS)，在活性区域(30)内与阱区域(4)和第1杂质区域(5)电连接；以及外部触点(CO)，与活性区域(30)相离而与外部沟槽(TO)的底面相接。沟槽底面电场缓和区域(13)设置于漂移层(3)内。沟槽底面高浓度区域(18)具有比沟槽底面电场缓和区域(13)的杂质浓度高的杂质浓度，设置于沟槽底面电场缓和区域(13)上，从隔着栅极绝缘膜(7)与栅极连接层(14)相向的位置延伸至与第1主电极(10)的外部触点(CO)相接的位置。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及沟槽栅极型半导体装置。
背景技术
功率电子设备为了驱动电气马达等负载，需要切换电力供给的执行和停止。因此，使用MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等半导体开关元件。半导体开关元件的电流路径具备纵型构造或者横型构造。在纵型构造中，在纵向即厚度方向上确保耐电压，从而易于得到高的耐电压。作为开关构造，经常采用具有绝缘栅极构造的构造，其种类有平面型以及沟槽栅极型。沟槽栅极型通过沟道密度的提高而易于得到低的导通电阻。以上，经常采用纵型且沟槽栅极型的开关元件。作为用于开关元件的半导体材料，典型而言使用硅(Si)，另外近年来还使用以碳化硅(SiC)为代表的宽带隙半导体。
根据国际公开第98/35390号(专利文献1)，公开了使用SiC的纵型且沟槽栅极型的MOSFET。在MOSFET的沟槽的壁部以及底部上，设置有沟槽氧化物(栅极绝缘膜)。在栅极氧化膜下的区域，设置有具有与源极以及漏极的导电类型相反的导电类型的保护区域(电场缓和区域)。根据该文献，通过保护区域，保护栅极氧化膜免于施加到漏极的大电压所引起的劣化或者绝缘破损。
如上所述，已知在纵型且沟槽栅极型的开关元件设置用于保护栅极绝缘膜的电场缓和区域。通过该构造，在开关元件的截止状态下耗尽层从电场缓和区域向漂移层延伸。通过该耗尽层，能够减少施加到栅极沟槽的底面上的栅极绝缘膜的电场。与使用Si的开关元件相比，该作用对使用SiC的开关元件特别有用。其原因为，在使用SiC的情况下，开关元件的绝缘破损特别易于发生于栅极绝缘膜而并非作为半导体区域的SiC区域中。其原因在于，由于SiC的雪崩电场强度比Si的雪崩电场强度高10倍左右，所以在使用SiC作为半导体区域的情况下，栅极绝缘膜易于比半导体区域先产生绝缘破损。
在位于半导体元件的活性区域的内侧的栅极沟槽，上述电场缓和效果不仅能够从对其设置的电场缓和区域得到，还能够从对与其邻接的栅极沟槽设置的电场缓和区域得到。另一方面，在位于活性区域的最外周的栅极沟槽，得不到这样的追加的效果。因此，存在在活性区域的最外周栅极绝缘膜易于破损这样的脆弱性。
根据国际公开第2015/015808号(专利文献2)，研究了鉴于上述课题的半导体装置的构造。具体而言，在活性区域设置沟槽，进而在活性区域的周围的终端区域以包围上述沟槽的方式形成终端沟槽。不仅在活性区域处的沟槽、在终端沟槽的下部也设置保护扩散层(电场缓和区域)。由此，位于活性区域的最外周的栅极沟槽中的上述脆弱性被消除。也可以对保护扩散层经由接触孔连接源电极，以下说明该情况下的效果。
在碳化硅半导体装置进行开关动作时，以开关周期切换导通状态和截止状态。在截止状态下，从保护扩散层起载流子扩散而耗尽层扩展，在成为导通状态时，扩散的载流子返回到原来的状态。如果在成为导通状态时载流子的返回慢，则相应地开关速度降低而开关损失增加。由于保护扩散层与源电极连接，通过源极电位而载流子被拉回到保护扩散层，所以开关损失被抑制。
现有技术文献
专利文献
专利文献1：国际公开第98/35390号
专利文献2：国际公开第2015/015808号
发明内容
在高速开关时或者负载短路时，流过对电场缓和区域和漂移层的pn结进行充电的过渡电流。由于与该过渡电流相伴的电压下降，施加到电场缓和区域上的绝缘膜的电场瞬间地变高。由于该高电场，有时在电场缓和区域上产生栅极-漏极间绝缘膜的绝缘破损、特别是栅极绝缘膜的绝缘破损。
本发明是为了解决以上的课题而完成的，其目的在于提供一种能够抑制高速开关时或者负载短路时电场缓和区域上栅极-漏极间绝缘膜的绝缘破损、特别是栅极绝缘膜的绝缘破损的半导体装置。
本发明的半导体装置具有漂移层、阱区域、第1杂质区域、栅极沟槽、外部沟槽、栅极绝缘膜、栅电极、栅极连接层、第1主电极、第2主电极、沟槽底面电场缓和区域以及沟槽底面高浓度区域。漂移层跨越活性区域和活性区域外的区域，具有第1导电类型。阱区域在活性区域内设置于漂移层上，具有与第1导电类型不同的第2导电类型。第1杂质区域设置于阱区域上，与漂移层被阱区域隔开，具有第1导电类型。栅极沟槽设置于活性区域内，具有面向第1杂质区域、阱区域以及漂移层的侧壁。外部沟槽在活性区域外设置于漂移层。栅极绝缘膜设置于栅极沟槽以及外部沟槽内。栅电极隔着栅极绝缘膜设置于栅极沟槽内。栅极连接层与栅电极相接，具有隔着栅极绝缘膜配置于外部沟槽上的部分。第1主电极具有在活性区域内与阱区域和第1杂质区域电连接的主触点和与活性区域相离而与外部沟槽的底面相接的外部触点。第2主电极与漂移层电连接，与阱区域至少被漂移层隔开，隔着漂移层与第1主电极相向。沟槽底面电场缓和区域设置于漂移层内，与第2主电极被漂移层隔开，具有第2导电类型。沟槽底面高浓度区域具有第2导电类型，具有比沟槽底面电场缓和区域的杂质浓度高的杂质浓度，设置于沟槽底面电场缓和区域上，从隔着栅极绝缘膜与栅极连接层相向的位置延伸至与第1主电极的外部触点相接的位置。
根据本发明，沟槽底面电场缓和区域上的沟槽底面高浓度区域从隔着栅极绝缘膜与栅极连接层相向的位置延伸至与第1主电极的外部触点相接的位置。由此，在高速开关时或者负载短路时，对电场缓和区域和漂移层的pn结进行充电的过渡电流所引起的电位下降被减少。因此，能够抑制栅极连接层下方的绝缘膜的破损、特别是栅极绝缘膜产生破损。本发明的目的、特征、方案以及优点通过以下的详细说明和附图将更加明确。
附图说明
图1是概略地示出本发明的实施方式1中的半导体装置的结构的部分平面图。
图2是图1的沿着线II-II的部分剖面图。
图3是图1的沿着线III-III的部分剖面图。
图4是图1的沿着线IV-IV的部分剖面图。
图5是概略地示出本发明的实施方式1中的第1变形例的半导体装置的结构的部分平面图。
图6是概略地示出本发明的实施方式1中的第2变形例的半导体装置的结构的部分平面图。
图7是图6的沿着线VII-VII的部分剖面图。
图8是概略地示出本发明的实施方式1中的第3变形例的半导体装置的结构的部分平面图。
图9是图8的沿着线IX-IX的部分剖面图。
图10是图8的沿着线X-X的部分剖面图。
图11是图8的沿着线XI-XI的部分剖面图。
图12是图8的沿着线XII-XII的部分剖面图。
图13是概略地示出本发明的实施方式1中的第4变形例的半导体装置的结构的部分平面图。
图14是图13的沿着线XIV-XIV的部分剖面图。
图15是图13的沿着线XV-XV的部分剖面图。
图16是概略地示出本发明的实施方式2中的半导体装置的结构的部分平面图。
图17是图16的沿着线XVII-XVII的部分剖面图。
图18是图16的沿着线XVIII-XVIII的部分剖面图。
图19是概略地示出本发明的实施方式2中的第1变形例的半导体装置的结构的部分平面图。
图20是概略地示出本发明的实施方式2中的第2变形例的半导体装置的结构的部分平面图。
图21是概略地示出本发明的实施方式2中的第3变形例的半导体装置的结构的部分平面图。
图22是图21的沿着线XXII-XXII的部分剖面图。
图23是图21的沿着线XXIII-XXIII的部分剖面图。
图24是概略地示出本发明的实施方式3中的半导体装置的结构的部分平面图。
图25是概略地示出本发明的实施方式3中的第1变形例的半导体装置的结构的部分平面图。
图26是概略地示出本发明的实施方式3中的第2变形例的半导体装置的结构的部分平面图。
图27是概略地示出本发明的实施方式3中的第3变形例的半导体装置的结构的部分平面图。
图28是图27的沿着线XXVIII-XXVIII的部分剖面图。
图29是概略地示出本发明的实施方式3中的第4变形例的半导体装置的结构的部分平面图。
图30是概略地示出本发明的实施方式4中的半导体装置的结构的部分平面图。
图31是图30的沿着线XXXI-XXXI的部分剖面图。
图32是概略地示出本发明的实施方式4中的第1变形例的半导体装置的结构的部分平面图。
图33是图32的沿着线XXXIII-XXXIII的部分剖面图。
图34是概略地示出本发明的实施方式5中的半导体装置的结构的部分平面图。
图35是图34的沿着线XXXV-XXXV的部分剖面图。
图36是图34的沿着线XXXVI-XXXVI的部分剖面图。
图37是概略地示出本发明的实施方式5中的第1变形例的半导体装置的结构的部分平面图。
图38是图37的沿着线XXXVIII-XXXVIII的部分剖面图。
图39是概略地示出本发明的实施方式5中的第2变形例的半导体装置的结构的部分平面图。
图40是图39的沿着线XL-XL的部分剖面图。
图41是概略地示出本发明的实施方式6中的半导体装置的结构的部分剖面图。
图42是概略地示出本发明的实施方式7中的半导体装置的结构的部分剖面图。
(符号说明)
CE：发射极触点(主触点)；CG：栅极触点；CI：内部触点；CO：外部触点；CS：源极触点(主触点)；RE：端区域；TG：栅极沟槽；RI：内侧区域；TO：外部沟槽；1：半导体基板；1A：半导体基板(第2杂质区域)；3：漂移层；4：阱区域；5：源极区域(第1杂质区域)；5A：发射极区域(第1杂质区域)；7：栅极绝缘膜；8：栅电极；9：层间绝缘膜；9a：场绝缘膜；10：源电极(第1主电极)；10A：发射极电极(第1主电极)；11：漏电极(第2主电极)；11A：集电极电极(第2主电极)；12：终端电场缓和区域；13：沟槽底面电场缓和区域；14：栅极连接层；16：阱接触区域；18、18V：沟槽底面高浓度区域；18a：沟槽侧壁高浓度阱；18i：第1部分；18j：第2部分；19：硅化物区域；20：栅极布线部；21：保护绝缘层；30：活性区域；31a：单位单元(unit cell)；31b：活性区域端；40：终端区域；101～105、101a～101e、102a～102c、103a～103d、104a、105a、105b：MOSFET(半导体装置)；106：IGBT(半导体装置)。
具体实施方式
以下，参照随附的附图，说明实施方式。此外，附图是示意地示出的图，不同附图中分别示出的图像的尺寸以及位置的相互关系未必被准确地记载而可适当地变更。另外，在以下的说明中，对同样的构成要素附加相同的符号而图示，它们的名称以及功能也是同样的。因此，有时省略关于它们的详细说明。
另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”或者“背”等表示特定的位置以及方向的术语，这些术语是为了方便起见而使用的，以便易于理解实施方式的内容，与实际实施时的方向无关。
<实施方式1>
(构造)
图1是概略地示出作为本实施方式中的半导体装置的MOSFET101的结构的部分平面图。图2是图1的沿着线II-II的部分剖面图，示出活性区域30中的单位单元31a的周期构造。图3是图1的沿着线III-III的部分剖面图。图4是图1的沿着线IV-IV的部分剖面图。此外，在图1的平面图中，省略了栅极绝缘膜7以及层间绝缘膜9(图2～图4)的图示。另外，关于源电极10(图2～图4)，仅示出了其具有的源极触点CS以及外部触点CO的位置。另外，关于栅极布线部20(图3以及图4)，仅示出了其具有的栅极触点CG的位置。后面详细说明的其他平面图中也进行了同样的省略。
MOSFET101沿着图2中的纵向(厚度方向)具有源电极10以及漏电极11之间的电流路径。即，MOSFET101是纵型的半导体装置。
MOSFET101在平面布局(图1的视野中的布局)中具有活性区域30(图1中的左上侧)和配置于其外(图1中的右下侧)的终端区域40。活性区域30是配置有MOSFET101的MOS构造的区域。终端区域40配置于MOSFET101的终端，具有用于避免MOSFET101的耐电压性能在其终端被损坏的构造。因此，终端区域40优选包围活性区域30。
活性区域30具有单位单元31a和活性区域端31b。活性区域端31b是配置于活性区域30的端(最外周)的单元。单位单元31a是活性区域端31b以外的单元，周期性地配置于比活性区域端31b靠内侧的位置。因此，活性区域端31b配置于单位单元31a与终端区域40之间。活性区域端31b的宽度(图1中的横向的尺寸)没有特别限定，可以与单位单元31a的宽度相同，也可以大于单位单元31a的宽度。单位单元31a分别设置有被嵌入于栅极沟槽TG的栅电极8控制的沟道。即，MOSFET101是沟槽栅极型的半导体装置。进而，活性区域端31b也可以配置有同样的沟道。栅极沟槽TG嵌入有沿着上述单元的边界延伸的栅电极8。
作为具体的结构，MOSFET101(半导体装置)具有半导体基板1、设置于其上的半导体层、栅极绝缘膜7、栅电极8、层间绝缘膜9、场绝缘膜9a、源电极10(第1主电极)、漏电极11(第2主电极)、栅极连接层14、栅极布线部20以及保护绝缘层21。半导体层具有漂移层3、阱区域4、源极区域5(第1杂质区域)、终端电场缓和区域12、沟槽底面电场缓和区域13、阱接触区域16以及沟槽底面高浓度区域18。半导体层设置有栅极沟槽TG和外部沟槽TO。
半导体基板1(图2～图4)具有n型(第1导电类型)。半导体基板1跨越活性区域30以及终端区域40(图1)。半导体基板1由SiC制成。优选，作为SiC，使用具有六方晶系的晶体结构的物质，更优选使用具有多型4H的物质。作为用于对SiC赋予n型的杂质，例如能够使用氮(N)或者磷(P)。
漂移层3设置于半导体基板1上，跨越活性区域30以及终端区域40。漂移层3具有n型(第1导电类型)。漂移层3优选具有比半导体基板1的杂质浓度低的杂质浓度。在本实施方式中，包括漂移层3的半导体层是碳化硅层。碳化硅层优选具有六方晶系的晶体结构，更优选具有多型4H。
阱区域4在活性区域30内设置于漂移层3上。换言之，阱区域4形成于漂移层3的表层部。阱区域4延伸至外部沟槽TO的侧壁。在图3所示的结构中，阱区域4延伸至外部沟槽TO的开口端(图3中的活性区域端31b的右上角部)。阱区域4具有p型(与第1导电类型不同的第2导电类型)。作为用于对SiC赋予p型的杂质，例如能够使用铝(Al)或者硼(B)。
在活性区域30内在阱区域4上部分性地设置有源极区域5。源极区域5与漂移层3被阱区域4隔开。源极区域5具有n型。
在活性区域30内在阱区域4上部分性地设置有阱接触区域16。阱接触区域16具有p型，具有比阱区域4的杂质浓度高的杂质浓度。阱接触区域16在俯视时(图1的视野中)被阱区域4以及源极区域5包围。此外，阱接触区域16也可以在俯视时仅被源极区域5包围。在该情况下，在图1中示出阱区域4的部位也设置源极区域5。
栅极沟槽TG(图2)在半导体层设置于活性区域30内。栅极沟槽TG具有面向源极区域5、阱区域4以及漂移层3的侧壁。换言之，栅极沟槽TG从源极区域5的表面(图2中的上表面)贯通源极区域5以及阱区域4而到达至漂移层3的内部。在单位单元31a中，栅极沟槽TG的开口端(换言之，栅极沟槽TG之间的半导体层的台面构造的表面端处的角部)配置有源极区域5。
外部沟槽TO在包括漂移层3的半导体层设置于终端区域40内(换言之，活性区域30外)。外部沟槽TO(图3)具有与活性区域30的阱区域4以及漂移层3邻接的侧壁。该侧壁还可以与源极区域5邻接。外部沟槽TO的深度可以与栅极沟槽TG大致相同，在该情况下，能够将两者通过蚀刻一并形成。
栅极绝缘膜7具有设置于栅极沟槽TG内的部分和设置于外部沟槽TO内的部分。另外，栅极绝缘膜7具有覆盖栅极沟槽TG(图2)的开口端的部分和覆盖外部沟槽TO(图3)的开口端的部分。栅极绝缘膜7例如是硅氧化膜。该硅氧化膜典型而言是热氧化膜。
在栅极沟槽TG内隔着栅极绝缘膜7嵌入有栅电极8。在与栅极连接层14(详细后述)相离的位置(换言之，与终端区域40相离的位置)，栅电极8的上表面(参照图2)处于比源极区域5的表面(换言之，栅极沟槽TG的开口端)深的位置。即，栅电极8的上表面处于比栅极沟槽TG的开口端深的位置。在上述位置，栅极沟槽TG的开口端隔着栅极绝缘膜7被层间绝缘膜9覆盖。因此，在上述位置，栅电极8隔着栅极绝缘膜7与栅极沟槽TG的侧壁相向而不与开口端相向。通过以上的结构，在单位单元31a，在栅极沟槽TG的开口端，源极区域5隔着栅极绝缘膜7与层间绝缘膜9相向而不与栅电极8相向。
栅极连接层14从终端区域40内向活性区域30延伸，与活性区域30内的栅电极8相接。栅极连接层14和栅电极8相接的部分可以比栅极沟槽TG(图2)的开口端***(参照图4)。栅极连接层14具有在外部沟槽TO上仅隔着栅极绝缘膜7配置的部分。栅极连接层14从终端区域40内攀爬(climb onto)到外部沟槽TO的开口端(图3中的活性区域端31b的右上角部)。在开口端，半导体层与栅极连接层14之间被栅极绝缘膜7绝缘。换言之，在开口端，半导体层和栅极连接层14隔着栅极绝缘膜7相向。此外，在开口端，虽然在图3中配置阱区域4，但也可以配置源极区域5(图2)。栅极连接层14由与栅电极8的材料相同的材料制成，由此，在MOSFET101的制造工序中，能够由一个导电体层(典型而言是掺杂的多晶硅膜)形成栅极连接层14以及栅电极8。其中，栅极连接层14也可以由与栅电极8不同的材料制成。例如，在将栅极连接层14和栅极布线部20相互电连接的栅极触点CG(详细后述)用金属硅化物(例如镍硅化物)形成的情况下，栅极连接层14的一部分或者全部也可以用金属硅化物形成。例如，可以是栅极连接层14中的位于栅极触点CG侧的部分用金属硅化物形成，栅极连接层14中的位于栅电极8侧的部分用与栅电极8的材料相同的材料形成。
在外部沟槽TO内，与半导体层绝缘地配置有栅极布线部20。换言之，在半导体层上，隔着场绝缘膜9a、栅极绝缘膜7以及层间绝缘膜9配置有栅极布线部20。栅极布线部20具有栅极触点CG。栅极触点CG经由设置于层间绝缘膜9的接触孔而与栅极连接层14电连接。由此，栅极布线部20通过栅极连接层14而与栅电极8电连接。栅极布线部20在终端区域40内与栅极垫(未图示)连接。栅极垫是用于向MOSFET101施加栅极电位的外部端子。
场绝缘膜9a为了保护终端区域40内的终端而部分性地覆盖半导体层。场绝缘膜9a具有在外部沟槽TO内配置于沟槽底面高浓度区域18(详细后述)上的部分。层间绝缘膜9覆盖设置有场绝缘膜9a、栅极绝缘膜7、栅电极8以及栅极连接层14的半导体层。场绝缘膜9a优选比栅极绝缘膜7厚。在本实施方式中，与活性区域30和终端区域40的边界相离地配置有场绝缘膜9a。此外，在本实施方式中，也可以省略场绝缘膜9a。
源电极10具有源极触点CS(主触点)和外部触点CO。源极触点CS在活性区域30内经由设置于层间绝缘膜9的接触孔与阱区域4和源极区域5电连接。外部触点CO在终端区域40内与活性区域30相离地经由设置于层间绝缘膜9的接触孔与外部沟槽TO的底面相接。源极触点CS以及外部触点CO分别在与半导体层相接的部位具有硅化物区域19。
漏电极11设置于半导体基板1的与设置有漂移层3的面相反的面(图2中的下表面)上。由此，漏电极11经由半导体基板1与漂移层3电连接。另外，漏电极11与阱区域4至少被漂移层3隔开，在本实施方式中被阱区域4以及半导体基板1隔开。另外，漏电极11隔着漂移层3与源电极10相向。优选，漏电极11具有硅化物区域(未图示)作为与半导体基板1相接的部分。
沟槽底面电场缓和区域13具有p型。沟槽底面电场缓和区域13设置于漂移层3内。沟槽底面电场缓和区域13与漏电极11被漂移层3隔开。沟槽底面电场缓和区域13具有配置于活性区域30内的部分和配置于终端区域40内的部分。
在活性区域30(图2)内，为了有效地缓和栅极沟槽TG的底面处的电场，沟槽底面电场缓和区域13优选具有配置于比栅极沟槽TG的底面深的位置的部分。另外，沟槽底面电场缓和区域13优选在平面布局中具有与栅极沟槽TG重复的部分。根据这些观点，优选如图2所示沟槽底面电场缓和区域13配置于栅极沟槽TG的底面上。在制造工序的容易性上，该配置也是优选的。但该配置仅为一个例子，沟槽底面电场缓和区域13也可以与栅极沟槽TG的底面相离地配置。另外，沟槽底面电场缓和区域13也可以在平面布局中配置于相邻的栅极沟槽TG之间。另外，沟槽底面电场缓和区域13与阱区域4可以相接也可以相离。
在终端区域40内，沟槽底面电场缓和区域13配置于比外部沟槽TO的底面深的位置且在平面布局中具有与外部沟槽TO重复的部分。优选如图3以及图4所示，沟槽底面电场缓和区域13与外部沟槽TO的底面相接，更优选与作为外部沟槽TO的底面和侧壁接合的部位的角部相接。
终端电场缓和区域12可以在终端区域40内形成于外部沟槽TO的底面。终端电场缓和区域12具有p型。终端电场缓和区域12也可以如图3以及图4所示与沟槽底面电场缓和区域13的外周端连接。
沟槽底面高浓度区域18在终端区域40内设置于沟槽底面电场缓和区域13上。换言之，沟槽底面高浓度区域18形成于沟槽底面电场缓和区域13的表层部。沟槽底面高浓度区域18至少部分性地配置于外部沟槽TO的底面。其中，沟槽底面高浓度区域18也可以具有配置于沟槽底面电场缓和区域13的内部的部分。沟槽底面高浓度区域18从仅隔着栅极绝缘膜7与栅极连接层14相向的位置(图3以及图4中的左侧)向外侧(图3以及图4中的右侧)延伸而延伸至与源电极10的外部触点CO相接的位置。因此，外部触点CO经由沟槽底面高浓度区域18与沟槽底面电场缓和区域13连接。沟槽底面高浓度区域18也可以从与外部触点CO相接的位置进一步向外侧延伸、换言之向终端电场缓和区域12这一方延伸。沟槽底面高浓度区域18具有p型。沟槽底面高浓度区域18具有比沟槽底面电场缓和区域13的杂质浓度高的杂质浓度。
此外，跨越活性区域30和终端区域40的区域除了包括上述详细说明的剖面构造(图3以及图4)以外，还可以包括具有与其不同的剖面构造的部分。
(制造方法)
接下来，以下说明MOSFET101的制造方法的例子。
首先，作为半导体基板1，准备具有多型4H的n型的SiC基板。通过其表面上的SiC的外延生长，形成比较高的电阻的n型(n-型)的半导体层。该半导体层的一部分被直接用作漂移层3。
在半导体层的表面上，通过反应性离子蚀刻(RIE：Reactive Ion Etching)法形成作为对准用标记的凹部。以对准用标记为基准，在漂移层3的表面部分，通过离子注入而形成p型的阱区域4和低电阻的n型(n+型)的源极区域5。作为源极区域5的注入掩模，例如使用抗蚀剂掩模。优选，形成为源极区域5具有5×1018[cm-3]以上且5×1020[cm-3]以下的n型杂质浓度(施主浓度)，阱区域4具有1×1016[cm-3]以上且3×1019[cm-3]以下的p型杂质浓度(受主浓度)。此外，在典型的制造方法中，成为源极区域5的区域不仅接受用于形成源极区域5的n型的离子注入，还接受用于形成阱区域4的p型的离子注入。在该情况下，为了使源极区域5的导电类型为n型，将源极区域5的n型杂质浓度设定为高于阱区域4的p型杂质浓度。阱区域4的杂质浓度在深度方向上可以固定也可以不固定。例如，阱区域4的杂质浓度分布可以是如在表面侧变低的分布，也可以是如在深度方向上具有峰值的分布。接下来，通过离子注入而形成p型的阱接触区域16。优选，阱接触区域16形成为具有1×1019[cm-3]以上且1×1022[cm-3]以下的p型杂质浓度。此外，离子注入工序的顺序可适当地更换。
接下来，在上述半导体层上，形成用于形成栅极沟槽TG以及外部沟槽TO的蚀刻掩模。蚀刻掩模例如能够通过使用抗蚀剂掩模的图案化而形成。之后，通过RIE法，形成比阱区域4深地到达至漂移层3的栅极沟槽TG以及外部沟槽TO。
接下来，以使蚀刻掩模残留为注入掩模的状态，在栅极沟槽TG的底面形成p型的沟槽底面电场缓和区域13，接下来，在外部沟槽TO的底面形成p型的终端电场缓和区域12。沟槽底面电场缓和区域13与终端电场缓和区域12可以同时形成，也可以独立地形成。另外，终端电场缓和区域12也可以在横向上具有浓度分布。即，也可以设置例如浓度从终端电场缓和区域12的活性区域30侧的端部向外侧逐步地减少的浓度分布。
接下来，通过离子注入而形成p型的沟槽底面高浓度区域18。沟槽底面高浓度区域18可以与沟槽底面电场缓和区域13以及终端电场缓和区域12中的至少任意一个同时形成，也可以独立地形成。此外，上述阱接触区域16也可以在栅极沟槽TG形成后与沟槽底面高浓度区域18同时形成。在通过与终端电场缓和区域12独立的工序形成沟槽底面高浓度区域18的情况下，沟槽底面高浓度区域18的p型杂质浓度在深度方向上可以具有固定的浓度分布，也可以具备具有特定的峰值的浓度分布。优选，沟槽底面高浓度区域18形成为具有1×1018[cm-3]以上且1×1022[cm-3]以下的p型杂质浓度。此处所称的沟槽底面高浓度区域18的“p型杂质浓度”是指沟槽底面高浓度区域18中的p型杂质浓度的最大值。
接下来，进行用于使注入的离子活性化的退火。例如，在1500℃以上且2200℃以下的温度范围中将热处理进行0.5分钟以上且60分钟以下的时间。
接下来，通过绝缘膜的形成和其图案化，形成场绝缘膜9a。能够通过热氧化法或者化学气相生长(CVD：Chemical Vapor Deposition)法进行绝缘膜的形成。能够通过湿蚀刻或者干蚀刻进行图案化。此时，为了更有效地利用活性区域30，场绝缘膜9a优选设置于比活性区域端31b靠终端侧的外部沟槽TO底面。此时，需要通过湿蚀刻或者干蚀刻等充分地去除在活性区域30内的栅极沟槽TG的内部形成的绝缘膜。进而，通过热氧化法或者CVD法等，在栅极沟槽TG以及外部沟槽TO的内部以及周边形成栅极绝缘膜7。
接下来，在形成有栅极绝缘膜7、场绝缘膜9a以及层间绝缘膜9的半导体层的整体上，形成导电体层。在本实施方式中，通过CVD法形成进行了杂质掺杂的多晶硅膜。此时，在栅极沟槽TG的内部充分地嵌入多晶硅。换言之，在栅极沟槽TG的位置以具有超过栅极沟槽TG的深度的厚度的方式堆积多晶硅。另外，在外部沟槽TO内也堆积多晶硅。
在此，栅极沟槽TG内的多晶硅的CVD生长不仅从栅极沟槽TG的底面沿着深度方向进行，也从栅极沟槽TG的侧壁沿横向进行。因此，在作为具有比较窄的宽度的沟槽的栅极沟槽TG的内部，比较容易地嵌入多晶硅。另一方面，在具有比栅极沟槽TG的宽度宽的宽度的外部沟槽TO，从外部沟槽TO的侧壁起的生长除了侧壁的附近区域以外几乎不贡献。例如，在与外部沟槽TO的侧壁在横向上相离外部沟槽TO的深度量的距离以上的外部沟槽TO的内部的位置，从侧壁起的多晶硅的CVD生长几乎不影响。因此，在外部沟槽TO的底面上的与外部沟槽TO的侧壁相离一定程度的位置上生长的多晶硅的厚度是与在活性区域30在半导体层的表面上生长的多晶硅的厚度相同的程度。
如上所述，与栅极沟槽TG外相比，在栅极沟槽TG内，生长通过从栅极沟槽TG的侧壁起的CVD生长的贡献而被促进。因此，栅极沟槽TG的底面上的多晶硅膜的厚度大于栅极沟槽TG外的多晶硅膜的厚度。因此，活性区域30内的多晶硅膜的表面虽然在栅极沟槽TG的位置具有稍许的凹陷，但具有一定程度的平坦性。换言之，栅极沟槽TG的凹凸形状通过覆盖其的多晶硅膜而大致被平坦化。
接下来，从上述多晶硅膜形成栅电极8以及栅极连接层14。具体而言，以使这些部分残留的方式对多晶硅膜进行回蚀(etch back)。如上所述，多晶硅膜在栅极沟槽TG的底面上具有大的厚度，所以无需用掩模保护栅极沟槽TG而能够在栅极沟槽TG内使多晶硅作为栅电极8残留。另一方面，为了使多晶硅膜作为栅极连接层14残留，需要在回蚀时预先形成与栅极连接层14的图案对应的掩模。在此，栅极连接层14从其作为布线的功能上需要与位于外部沟槽TO外的栅电极8连接。因此，具有与栅极连接层14对应的图案的掩模需要在平面布局中到达外部沟槽TO的活性区域30侧的侧壁。在此，在实际的工艺中，由于图案的重叠误差，难以以使掩模的端部的位置与外部沟槽TO的侧壁的位置完全一致的方式形成掩模。因此，需要设置一定程度的工艺裕度。具体而言，回蚀用的掩模被形成为从外部沟槽TO的活性区域30侧的侧壁向活性区域30内侵入。即，为了可靠地防止栅电极8和栅极连接层14的断连，以从外部沟槽TO的底面上覆盖至外部沟槽TO的开口端的活性区域30侧的角部的方式形成回蚀用的掩模。
回蚀用的掩模从外部沟槽TO的侧壁的位置向活性区域30内侵入的部分的长度优选为0.1μm以上且3μm以下。如果长度过小，则由于上述原因，产生栅电极8和栅极连接层14的断连的可能性变高。如果有3μm左右的裕度，则能够几乎可靠地避免这样的问题。此外，如果上述长度不必要地大，则活性区域30的能够有效地利用的面积变小。因此，为了确保导通电阻等的预定的性能，MOSFET101的尺寸变大。另外，需要增宽活性区域端31b的宽度，在该情况下，隔着活性区域端31b相邻的沟槽底面电场缓和区域13的间隔可能大于隔着单位单元31a相邻的沟槽底面电场缓和区域13的间隔。其结果，沟槽底面电场缓和区域13所起到的电场缓和的效果在活性区域端31b附近可能会不充分。
基于上述原因，通过图案化而形成具有跨越终端区域40和活性区域30的部分的回蚀用的掩模。也可以使用抗蚀剂掩模作为该掩模，在该情况下能够容易地进行图案化。使用这样形成的回蚀用掩模，进行多晶硅膜的回蚀，直至半导体层上的栅极绝缘膜7在栅极沟槽TG外露出。为了可靠地去除不必要的多晶硅，需要进行过蚀刻(over-etching)。为了进行充分的过蚀刻，只要选择使多晶硅相对栅极绝缘膜7的材料的蚀刻速率比足够大的蚀刻条件即可。
在回蚀中，嵌入于栅极沟槽TG的内部的多晶硅由于如上所述厚度大，所以能够作为栅电极8残留。此时，由于受到回蚀的影响，在栅极沟槽TG内作为栅电极8残留的多晶硅膜的表面位于比栅极沟槽TG(图2)的开口端深的位置。
接下来，去除回蚀用的掩模。然后，以覆盖终端区域40以及活性区域30的方式形成层间绝缘膜9。之后，例如通过干蚀刻而形成用于源极触点CS以及外部触点CO的接触孔。另外，例如通过干蚀刻而形成用于栅极触点CG的接触孔。之后，形成具有源极触点CS以及外部触点CO的源电极10。另外，形成具有栅极触点CG的栅极布线部20。然后，形成保护绝缘层21。
接下来，在半导体基板1的背面形成漏电极11。由此，能够得到MOSFET101。
(比较例)
作为比较例的MOSFET，设想也包括沟槽底面高浓度区域18(图3以及图4)的区域地设置沟槽底面电场缓和区域13而省略沟槽底面电场缓和区域13的MOSFET。
在MOSFET进行高速开关时，用于对沟槽底面电场缓和区域13的pn结电容进行充电的过渡电流通过沟槽底面电场缓和区域13而流向源电极10的外部触点CO。此时，在沟槽底面电场缓和区域13内，产生与该过渡电流和沟槽底面电场缓和区域13的寄生电阻之积相当的电位下降。沟槽底面电场缓和区域13的电阻越大，该电位下降越大。虽然只要提高沟槽底面电场缓和区域13的杂质浓度就能够减少电阻，但在该情况下，沟槽底面电场缓和区域13的原本的功能可能会降低。特别是在进行高dV/dt驱动(例如10V/ns以上的高速开关驱动)时，过渡电流所引起的电位下降增大，其结果是有时发生过度电流的路径的正上方的栅极绝缘膜7的绝缘破损。另外，即使没有达到这样的破损，MOSFET的开关损失也变大。
另外，在MOSFET负载短路时，对漏电极11瞬时地施加高电压。因此，从沟槽底面电场缓和区域13向漂移层3施加反向的电压，耗尽层延伸。在此，也与上述同样地，施加高dV/dt所引起的耗尽层的充电电流在沟槽底面电场缓和区域13内流过。由于其结果是产生的电位下降，基于与上述同样的原因而担心栅极绝缘膜7的可靠性。
进而，在MOSFET负载短路时，从漏电极11流出的短路电流集中在耗尽层延伸小的区域。此时，耗尽层伸展的响应速度由依赖于耗尽层电容C与充电电流路径的电阻R之积C×R的时间常数来控制。因此，耗尽层无法从沟槽底面电场缓和区域13中的具有高的电阻R的部分高速地延伸。其结果是在耗尽层延伸满之前短路电流局部地集中在该沟槽底面电场缓和区域13的周边部位。因此，该部位成为对于短路破损而比其他部位弱的部位。由于存在这样的弱的部位，MOSFET的短路耐量可能降低。
(效果)
与上述比较例不同，根据本实施方式，沟槽底面电场缓和区域13上的沟槽底面高浓度区域18从仅隔着栅极绝缘膜7与栅极连接层14相向的位置延伸至与源电极10的外部触点CO相接的位置。由此，在高速开关时或者负载短路时，对电场缓和区域和漂移层3的pn结进行充电的过渡电流所引起的电位下降被减少。因此，能够抑制栅极连接层14下方的栅极绝缘膜7的破损。
另外，上述充放电电流经由因具有高的杂质浓度而具有低的电阻的沟槽底面高浓度区域18而流动。由此，能够减少充放电电流所引起的开关损失。另外，由于负载短路时的耗尽层伸展的响应速度变快，所以能够提高MOSFET101的短路耐量。
通过沟槽底面高浓度区域18上的场绝缘膜9a，能够更可靠地确保沟槽底面高浓度区域18与栅极连接层14之间的绝缘性。
在本实施方式中，场绝缘膜9a配置为与活性区域30和终端区域40的边界相离。如果假设场绝缘膜9a从上述边界向活性区域30内侵入，则活性区域30中的能够通过设置晶体管元件而有效地利用的部分的面积(有效面积)会减少。根据本实施方式，能够避免有效面积的减少。
由于漂移层3是碳化硅层，漂移层3的雪崩电场强度提高。在该情况下，开关元件的绝缘破损特别易于发生于栅极绝缘膜7而并非半导体区域。根据本实施方式，能够有效地抑制这样的破损。另外，可知在半导体层由SiC制成的情况下，与使用作为更一般的半导体的Si的情况相比，更易于在半导体层与栅极绝缘膜之间形成电子陷阱。因此，在碳化硅半导体装置，对栅极绝缘膜的可靠性的担心会更大。因此，通过能够减少被施加到栅极绝缘膜的电场的本实施方式而得到的效果也更大。
此外，碳化硅层的表面(图2中的上表面)优选为六方晶系中的(0001)面。该(0001)面并非严格意义上的(0001)面，优选为伴随10°以下左右的偏角的面。偏角的方位(偏移方位)例如是[11-20]轴方向。此外，也可以使用(000-1)面，在该情况下，也可以设置与上述同样的偏角。另外，也可以代替这些面而使用(1-100)面或者(03-38)面。
漂移层3也可以由SiC以外的宽带隙半导体制成。作为SiC以外的宽带隙半导体，例如可以举出Ga2O3、GaN(氮化镓)或者金刚石。一般使用宽带隙半导体的半导体装置特别被期待高温以及高耐电压下的用途。在高温下绝缘膜的可靠性易于降低，从而应用本实施方式的效果大。另外，在高耐电压化中施加到绝缘膜的电压也变大，从而应用本实施方式的效果大。
另外，也可以代替宽带隙半导体而由硅等非宽带隙半导体制成漂移层3。在该情况下，也能够得到本实施方式的上述的基本效果。
接下来，说明终端电场缓和区域12的效果。一般而言，终端电场缓和区域是JTE(Junction Termination Extension，结终端扩展)区域或者FLR(Field Limiting Ring，场限环)区域这样的具有电场缓和效果的具备p型的杂质的区域。这些区域形成于配置有MOSFET单元的活性区域的外周，抑制在活性区域的最外周电场集中而半导体装置破损。在平面型的半导体装置的情况下，JTE区域或者FLR区域等终端电场缓和区域形成于未形成外部沟槽的漂移层的表面。另一方面，在栅极沟槽型的半导体装置的情况下，如果在沟槽外在漂移层的表面形成终端电场缓和区域，则在截止状态下活性区域端的栅极沟槽的底部处的电场集中无法被充分地缓和。即，电场集中于活性区域端的栅极沟槽的底面处形成的沟槽底面电场缓和区域和漂移层的pn结。其结果是有可能以比根据漂移层的浓度和厚度预计的耐电压低的漏极电压产生雪崩破损。与此相对，在如本实施方式那样终端电场缓和区域12形成于外部沟槽TO的底面的情况下，位于活性区域30的最外周的沟槽底面电场缓和区域13处的局部性的电场集中被缓和，从而确保充分的雪崩耐压。此外，无需为了得到该效果而使栅极沟槽TG和外部沟槽TO的深度为相同程度，只要终端电场缓和区域12形成于与沟槽底面电场缓和区域13相同程度的深度即可。
(变形例)
图5是概略地示出本实施方式中的第1变形例的MOSFET101a(半导体装置)的结构的部分平面图。俯视时的活性区域30内的单元构造在MOSFET101(图1)中是条状，但在本变形例中是格子状。此外，单元构造的形状不限定于条状或者格子状。例如，单元构造也可以具有多边形或者波形的形状。
图6是概略地示出本实施方式中的第2变形例的MOSFET101b(半导体装置)的结构的部分平面图。图7是图6的沿着线VII-VII的部分剖面图。在MOSFET101(图1)，活性区域端31b具有与单位单元31a类似的构造，但在本变形例中两者不同点大。具体而言，在本变形例中，活性区域端31b不具有源极触点CS。因此，活性区域端31b不具有作为MOSFET元件的功能，主要具有与栅极连接层14连接的功能。因此，在本变形例中，活性区域端31b还可称为虚设单元。通过省略源极触点CS，能够使活性区域端31b的宽度小于单位单元31a的宽度。根据本变形例，作为虚设单元的活性区域端31b的周边的邻接的沟槽底面电场缓和区域13彼此的距离变短。由此，能够使活性区域端31b处的栅极绝缘膜7的截止时的可靠性进一步提高。另外，外部沟槽TO的活性区域30侧的开口端的角部由阱区域4形成。在本变形例中，活性区域端31b是虚设单元，所以上述角部无需由源极区域5形成。通过上述角部由具有比源极区域5的电阻高的电阻的阱区域4形成，该部位处的栅极绝缘膜7的可靠性提高。
图8是概略地示出本实施方式中的第3变形例的MOSFET101c(半导体装置)的结构的部分平面图。图9是图8的沿着线IX-IX的部分剖面图。图10是图8的沿着线X-X的部分剖面图。图11是图8的沿着线XI-XI的部分剖面图。图12是图8的沿着线XII-XII的部分剖面图。在MOSFET101(图1)，在活性区域30内沿着栅极沟槽TG的底面设置沟槽底面电场缓和区域13，但在本变形例中，在活性区域30内条状地设置沟槽底面电场缓和区域13。条状地重复沟槽底面电场缓和区域13的有无的周期方向沿着栅极沟槽TG延伸的方向(图8中的纵向)。因此，如图10以及图11所示，栅极沟槽TG的底面具有被沟槽底面电场缓和区域13覆盖的部分和未被覆盖的部分。即使栅极沟槽TG的底面具有未被沟槽底面电场缓和区域13覆盖的部分，只要能够充分地得到位于其附近的沟槽底面电场缓和区域13所起到的电场缓和的效果亦可。根据本变形例，在俯视时沟槽底面电场缓和区域13并非形成于栅极沟槽TG的整个底面。因此，在导通时经由反转沟道流过的导通电流不易受到沟槽底面电场缓和区域13与阱区域4之间的伪J-FET(Junction-Field Effect Transistor)所引起的电流限制的影响。因此，不仅降低开关损失，还降低传导损失。此外，如图8所示，沟槽底面电场缓和区域13具有位于栅极沟槽TG的底面的部分和配置于外部沟槽TO的底面的部分，两个部分优选相互连接。由此，活性区域30内的沟槽底面电场缓和区域13和终端区域40内的沟槽底面电场缓和区域13相互电连接。
图13是概略地示出本实施方式中的第4变形例的MOSFET101d(半导体装置)的结构的部分平面图。图14是图13的沿着线XIV-XIV的部分剖面图。图15是图13的沿着线XV-XV的部分剖面图。在本变形例中，沟槽底面高浓度区域18经由在外部沟槽TO的侧壁上设置的沟槽侧壁高浓度阱18a而与阱接触区域16连接。例如，在用于形成沟槽底面高浓度区域18的离子注入时，使用沿着相对半导体基板1倾斜的方向的离子束(在图14以及图15中，为从右上向左下行进的离子束)，从而能够容易地得到该构造。根据本变形例，开关时的沟槽底面电场缓和区域13的pn结的充放电电流的电流路径被进一步低电阻化。由此，上述本实施方式的效果进一步提高。
在上述各变形例中，可适当地省略除了特别说明的结构以外的结构。反过来讲，在适当地追加上述任意的结构的情况下，也能够产生上述效果。
<实施方式2>
(结构)
图16是概略地示出本实施方式中的MOSFET102(半导体装置)的结构的部分平面图。图17是图16的沿着线XVII-XVII的部分剖面图。图18是图16的沿着线XVIII-XVIII的部分剖面图。
在MOSFET102，源电极10具有在活性区域30内与栅极沟槽TG的底面相接的内部触点CI。在俯视时配置内部触点CI的部位，栅极沟槽TG具有局部地宽的宽度。在该部位，栅极沟槽TG的底面由沟槽底面电场缓和区域13和设置于其上的沟槽底面高浓度区域18形成。因此，沟槽底面高浓度区域18具有配置于栅极沟槽TG的底面的部分，该部分与内部触点CI相接。内部触点CI在与半导体层相接的部位具有硅化物区域19。内部触点CI可以配置于活性区域30的端部，也可以配置于比其靠内侧的位置。
此外，上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。
(效果)
根据本实施方式，设置与栅极沟槽TG的底面相接的内部触点CI。由此，在栅极沟槽TG的底面上的栅极绝缘膜7的下方，能够抑制沟槽底面高浓度区域18和漂移层3的pn结的充放电电流所引起的电位下降。由此，能够提高设置有栅极沟槽TG的活性区域30内的栅极绝缘膜7的可靠性。另外，能够减少充放电电流所引起的开关损失。另外，负载短路时的耗尽层伸展的响应速度变快，所以能够提高MOSFET102的短路耐量。
来自活性区域端31b周边的沟槽底面电场缓和区域13的充放电电流可分流到活性区域30内的内部触点CI和终端区域40内的外部触点CO。由此，在活性区域端31b周边，电位下降能够被特别地抑制。
(变形例)
图19是概略地示出本实施方式中的第1变形例的MOSFET102a(半导体装置)的结构的部分平面图。在本变形例中，与MOSFET102(图16)不同，栅电极8格子状地延伸。换言之，单元构造配置为格子状。
图20是概略地示出本实施方式中的第2变形例的MOSFET102b(半导体装置)的结构的部分平面图。在本变形例中，与MOSFET101b(图6)同样地，设置有作为虚设单元的活性区域端31b。
图21是概略地示出本实施方式中的第3变形例的MOSFET102c(半导体装置)的结构的部分平面图。图22是图21的沿着线XXII-XXII的部分剖面图。图23是图21的沿着线XXIII-XXIII的部分剖面图。在本变形例中，条状地配置有具有源极触点CS而能够作为晶体管元件发挥功能的单位单元31a和具有内部触点CI的单位单元31a。
以上，说明了活性区域30内的单元构造的变形例，但活性区域30内的单元构造不限定于这些构造。
<实施方式3>
(结构以及效果)
图24是概略地示出本实施方式中的MOSFET103(半导体装置)的结构的部分平面图。在MOSFET103，活性区域30具有位于活性区域30的端部的端区域RE和位于比端区域RE靠内侧的位置的内侧区域RI。内部触点CI在端区域RE每单位面积所占的面积大于内部触点CI在内侧区域RI每单位面积所占的面积。此外，这些以外的结构与上述实施方式2的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。
端区域RE与外部触点CO之间的沟槽底面电场缓和区域13所形成的pn结的充放电电流通过分流到外部触点CO和内部触点CI而被减少。然而，在端区域RE与外部触点CO之间，如图所示以宽的范围设置沟槽底面电场缓和区域13。电流从这样宽的范围朝向端区域RE内的内部触点CI的各个内部触点流动。因此，例如在MOSFET102(图16：实施方式2)所示的构造中，易于朝向内部触点CI的各个内部触点流过大的电流。在流过这样大的电流的路径中，易于发生上述栅极绝缘膜7的可靠性降低、开关损失的增大或者短路耐量的降低。
与此相对，根据本实施方式，内部触点CI在端区域RE每单位面积所占的面积大于内部触点CI在内侧区域RI每单位面积所占的面积。由此，能够抑制向端区域RE内的内部触点CI的各个内部触点流动的电流的大小。因此，能够进一步抑制栅极绝缘膜7的可靠性降低、开关损失的增大或者短路耐量的降低。
(变形例)
图25是概略地示出本实施方式中的第1变形例的MOSFET103a(半导体装置)的结构的部分平面图。在本变形例中，与MOSFET103(图24)不同，栅电极8格子状地延伸。换言之，单元构造配置为格子状。
图26是概略地示出本实施方式中的第2变形例的MOSFET103b(半导体装置)的结构的部分平面图。在本变形例中，在端区域RE部分性地配置有与MOSFET101b(图6)关联地说明的虚设单元。
图27是概略地示出本实施方式中的第3变形例的MOSFET103c(半导体装置)的结构的部分平面图。图28是图27的沿着线XXVIII-XXVIII的部分剖面图。在本变形例中，在活性区域30内条状地配置有具有源极触点CS而能够作为晶体管元件发挥功能的单位单元和具有内部触点CI的单位单元。以具有内部触点CI的单位单元配置于端区域RE的方式确定条状的配置。
图29是概略地示出本实施方式中的第4变形例的MOSFET103d(半导体装置)的结构的部分平面图。在本变形例中，在活性区域30内条状地配置有具有源极触点CS而能够作为晶体管元件发挥功能的单位单元和具有内部触点CI的单位单元。将条状地重复配置的单位单元中的配置于最端部的部分设为具有内部触点CI的单位单元。将具有源极触点CS的单位单元重复配置于比其靠内侧的位置。
以上，说明了活性区域30内的单元构造的变形例，但活性区域30内的单元构造不限定于这些构造。
<实施方式4>
(结构以及效果)
图30是概略地示出本实施方式中的MOSFET104(半导体装置)的结构的部分平面图。图31是图30的沿着线XXXI-XXXI的部分剖面图。在MOSFET104，沟槽底面高浓度区域18从外部触点CO延伸至内部触点CI。此外，其以外的结构与上述实施方式2或者3的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。
活性区域端31b与外部触点CO之间的沟槽底面电场缓和区域13所形成的pn结的充放电电流通过被分流到外部触点CO和内部触点CI而减少。然而，在活性区域端31b与外部触点CO之间，如图所示以宽的范围设置沟槽底面电场缓和区域13。电流从这样宽的范围向活性区域端31b内的内部触点CI的各个内部触点流动。因此，例如在MOSFET102(图16：实施方式2)所示的构造中，大的电流易于向内部触点CI的各个内部触点流动。在流过这样大的电流的路径中，易于发生上述栅极绝缘膜7的可靠性降低、开关损失的增大或者短路耐量的降低。
与此相对，根据本实施方式，沟槽底面高浓度区域18从外部触点CO延伸至内部触点CI。换言之，沟槽底面高浓度区域18沿着上述大的充放电电流流过的路径延伸。由此，大的充放电电流流过的电流路径的电阻被减少。因此，能够进一步抑制栅极绝缘膜7的可靠性降低、开关损失的增大或者短路耐量的降低。
(变形例)
图32是概略地示出本实施方式中的第1变形例的MOSFET104a(半导体装置)的结构的部分平面图。图33是图32的沿着线XXXIII-XXXIII的部分剖面图。在本变形例中，在活性区域30内条状地配置有具有源极触点CS而能够作为晶体管元件发挥功能的单位单元和具有内部触点CI的单位单元。以在活性区域30的端部配置具有内部触点CI的单位单元的方式确定条状的配置。此外，活性区域30内的单元构造不限定于本实施方式及其变形例的例子。
<实施方式5>
(结构)
图34是概略地示出本实施方式中的MOSFET105(半导体装置)的结构的部分平面图。图35是图34的沿着线XXXV-XXXV的部分剖面图。图36是图34的沿着线XXXVI-XXXVI的部分剖面图。
在MOSFET105，场绝缘膜9a达到外部沟槽TO的开口端。如图35所示，栅极连接层14从外部沟槽TO内向外部沟槽TO外朝向活性区域30(在图中从右向左)并隔着场绝缘膜9a和其上的栅极绝缘膜7攀爬到外部沟槽TO的开口端(图35中的活性区域端31b的右上角部)上。因此，与MOSFET101(图3：实施方式1)不同，未设置栅极连接层14和外部沟槽TO的开口端仅隔着栅极绝缘膜7相向的构造。在栅极连接层14与外部沟槽TO的开口端之间，除了设置栅极绝缘膜7以外，还必定设置场绝缘膜9a。优选，在外部沟槽TO的开口端配置有阱区域4。
进而，场绝缘膜9a使栅极连接层14与沟槽底面高浓度区域18之间完全绝缘。因此，与MOSFET101(图3)不同，未设置栅极连接层14和沟槽底面高浓度区域18仅隔着栅极绝缘膜7相向的构造。在栅极连接层14与沟槽底面高浓度区域18之间，除了设置栅极绝缘膜7以外，还必定设置有场绝缘膜9a。
此外，上述以外的结构与上述实施方式1～4的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。
(效果)
根据本实施方式，如图35所示，在栅极连接层14与外部沟槽TO的开口端之间，除了设置栅极绝缘膜7以外，还必定设置有场绝缘膜9a。由此，在外部沟槽TO的开口端上，能够提高栅极绝缘膜7的可靠性。
栅极连接层14与开关时的沟槽底面电场缓和区域13的pn结的充放电电流的主路径即沟槽底面高浓度区域18不仅被栅极绝缘膜7绝缘，还被场绝缘膜9a绝缘。由此，防止该充放电电流所致的电位下降所引起的沟槽底面高浓度区域18与栅极连接层14之间的绝缘破损。
(变形例)
图37是概略地示出本实施方式中的第1变形例的MOSFET105a(半导体装置)的结构的部分平面图。图38是图37的沿着线XXXVIII-XXXVIII的部分剖面图。此外，图37中的沿着线XXXIII-XXXVIII的剖面图与图33(实施方式4的第1变形例)相同。在本变形例中，如图38所示，在栅极连接层14与外部沟槽TO的开口端之间，也除了设置栅极绝缘膜7以外，还必定设置有场绝缘膜9a。另一方面，在本变形例中，如图33所示，栅极连接层14具有与沟槽底面高浓度区域18仅被栅极绝缘膜7绝缘的部分。
图39是概略地示出本实施方式中的第2变形例的MOSFET105b(半导体装置)的结构的部分平面图。图40是图39的沿着线XL-XL的部分剖面图。与上述第1变形例不同，在本变形例中，场绝缘膜9a使栅极连接层14与沟槽底面高浓度区域18之间完全绝缘。
<实施方式6>
在上述实施方式1～5中，作为半导体装置说明了MOSFET，但半导体装置不限于MOSFET。在本实施方式中，说明半导体装置是IGBT的情况。
图41是概略地示出本实施方式中的IGBT106(半导体装置)的结构的部分剖面图。IGBT106具有半导体基板1A(第2杂质区域)以代替MOSFET101(图2)的半导体基板1。半导体基板1具有n型，而半导体基板1A具有p型。由此，半导体基板1A在IGBT106中具有作为集电极区域的功能。另外，作为与MOSFET101(图2)的源极区域5、源电极10以及漏电极11分别同样的结构，IGBT106具有发射极区域5A(第1杂质区域)、发射极电极10A(第1主电极)以及集电极电极11A(第2主电极)。换言之，在MOSFET101(图2)的制造工序中，能够通过使用p型的半导体基板1A以代替n型的半导体基板1得到IGBT106。在IGBT106，半导体基板1A与漂移层3以及集电极电极11A电连接。因此，集电极电极11A经由半导体基板1A与漂移层3电连接。另外，半导体基板1A与阱区域4被漂移层3隔开。发射极电极10A具有发射极触点CE(主触点)作为与源极触点CS同样的结构。
根据本实施方式，能够在IGBT中得到与上述实施方式1～5大致相同效果。此外，上述以外的结构与上述实施方式1～5的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。
此外，通过上述方法以外的方法也能够得到IGBT。例如，也能够通过以下的方法得到IGBT。
参照图2，首先在半导体基板1的上表面上设置图示的构造。接下来，去除半导体基板1。接下来，在通过去除半导体基板1而露出的漂移层3的下表面上，形成p型的集电极区域(第2杂质区域)。例如，能够通过向漂移层3的下表面的离子注入来进行集电极区域的形成。接下来，在集电极区域上形成集电极电极11A。
<实施方式7>
图42是概略地示出本实施方式中的MOSFET101e(半导体装置)的结构的部分剖面图。MOSFET101e具有沟槽底面高浓度区域18V以代替沟槽底面高浓度区域18(图3：实施方式1)。沟槽底面高浓度区域18V包括与源电极10的外部触点CO相接的第1部分18i和具有比第1部分18i的p型杂质浓度低的p型杂质浓度的第2部分18j。第2部分18j仅隔着栅极绝缘膜7与栅极连接层14相接。第1部分18i不与栅极绝缘膜7相接。换言之，第1部分18i与栅极绝缘膜7相离。第2部分18j与栅极绝缘膜7相接，而并非第1部分18i与栅极绝缘膜7相接。第2部分18j配置于终端区域40内，部分性地构成外部沟槽TO。
此外，第1部分18i以及第2部分18j能够与沟槽底面高浓度区域18(图3)同样地形成。具体而言，第1部分18i以及第2部分18j可以通过同一工序形成也可以通过独立的工序形成。第1部分18i、第2部分18j以及终端电场缓和区域12也可以都通过同一个工序形成。
在MOSFET101(图3：实施方式1)，为了确保外部触点CO的充分低电阻的p型欧姆性，需要充分提高沟槽底面高浓度区域18的杂质浓度。如果这样提高杂质浓度，则在活性化退火后半导体表面的粗糙性易于变大。在沟槽底面高浓度区域18中的仅隔着栅极绝缘膜7与栅极连接层14相接的部分产生上述的大的表面粗糙性时，有可能对该部分上的栅极绝缘膜7的长期可靠性产生不好的影响。
与此相对，根据本实施方式，沟槽底面高浓度区域18V具有第1部分18i以及第2部分18j。通过具有相对高的杂质浓度的第1部分18i与外部触点CO相接，能够确保外部触点CO的充分低电阻的p型欧姆性。进而，不是具有相对高的杂质浓度的第1部分18i仅隔着栅极绝缘膜7与栅极连接层14相接，而是具有相对低的杂质浓度的第2部分18j仅隔着栅极绝缘膜7与栅极连接层14相接，从而避免沟槽底面高浓度区域18V中的具有大的表面粗糙性的部分仅隔着栅极绝缘膜7与栅极连接层14相接。由此，能够避免上述栅极绝缘膜7的长期可靠性降低。
在上述各实施方式中，详细说明了具有MOS构造的半导体装置，但也可以使用MOS构造以外的MIS(Metal Insulator Semiconductor，金属绝缘体半导体)构造。换言之，也可以使用氧化膜以外的绝缘膜作为栅极绝缘膜。另外，虽然详细说明了第1导电类型是n型且第2导电类型是p型的情况，但也可以更换这些导电类型。
在上述各实施方式中，记载了各构成要素的材质、材料、尺寸、形状、相对配置关系或者实施的条件等，但它们在所有方案中是例示性的，各实施方式不限于记载的内容。因此，在各实施方式的范围内预计有未例示的无数变形例。例如，包括将任意的构成要素变形的情况、追加的情况或者省略的情况、进而抽出至少1个实施方式中的至少1个构成要素并与其他实施方式的构成要素组合的情况。另外，只要不产生矛盾，在上述各实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。进而，包括构成发明的构成要素是概念性的单位且1个构成要素包含多个构造物的情况以及1个构成要素与某个结构体的一部分对应的情况。另外，本说明书中的说明是为了本发明的所有目的而参照的，都并非被认定为是现有技术。

Claims (12)

1.一种半导体装置(101～106、101a～101e、102a～102c、103a～103d、104a、105a、105b)，具备：
漂移层(3)，跨越活性区域(30)和所述活性区域(30)外的区域，具有第1导电类型；
阱区域(4)，在所述活性区域(30)内设置于所述漂移层(3)上，具有与所述第1导电类型不同的第2导电类型；
第1杂质区域(5、5A)，设置于所述阱区域(4)上，与所述漂移层(3)被所述阱区域(4)隔开，具有所述第1导电类型；
栅极沟槽(TG)，设置于所述活性区域(30)内，具有面向所述第1杂质区域(5、5A)、所述阱区域(4)及所述漂移层(3)的侧壁；
外部沟槽(TO)，在所述活性区域(30)外设置于所述漂移层(3)；
栅极绝缘膜(7)，设置于所述栅极沟槽(TG)及所述外部沟槽(TO)内；
栅电极(8)，隔着所述栅极绝缘膜(7)设置于所述栅极沟槽(TG)内；
栅极连接层(14)，与所述栅电极(8)相接，具有隔着所述栅极绝缘膜(7)配置于所述外部沟槽(TO)上的部分；
第1主电极(10、10A)，具有在所述活性区域(30)内与所述阱区域(4)和所述第1杂质区域(5、5A)电连接的主触点(CE、CS)和与所述活性区域(30)相离而与所述外部沟槽(TO)的底面相接的外部触点(CO)；
第2主电极(11、11A)，与所述漂移层(3)电连接，与所述阱区域(4)至少被所述漂移层(3)隔开，隔着所述漂移层(3)与所述第1主电极(10、10A)相向；
沟槽底面电场缓和区域(13)，设置于所述漂移层(3)内，被所述漂移层(3)与所述第2主电极(11、11A)隔开，具有所述第2导电类型；以及
沟槽底面高浓度区域(18、18V)，具有所述第2导电类型，具有比所述沟槽底面电场缓和区域(13)的杂质浓度高的杂质浓度，设置于所述沟槽底面电场缓和区域(13)上，从隔着所述栅极绝缘膜(7)与所述栅极连接层(14)相向的位置延伸至与所述第1主电极(10、10A)的所述外部触点(CO)相接的位置。
2.根据权利要求1所述的半导体装置(101～104、101a～101e、102a～102c、103a～103d、104a、106)，其中，
所述栅极连接层(14)具有仅隔着所述栅极绝缘膜(7)配置于所述外部沟槽(TO)上的部分，
所述沟槽底面高浓度区域(18、18V)从仅隔着所述栅极绝缘膜(7)与所述栅极连接层(14)相向的位置延伸至与所述第1主电极(10、10A)的所述外部触点(CO)相接的位置。
3.根据权利要求1或者2所述的半导体装置(102～106、102a～102c、103a～103d、104a、105a、105b)，其中，
所述第1主电极(10、10A)具有与所述栅极沟槽(TG)的底面相接的内部触点(CI)，所述沟槽底面高浓度区域(18、18V)与所述内部触点(CI)相接。
4.根据权利要求3所述的半导体装置(103、103a～103d、106)，其中，
所述活性区域(30)具有位于所述活性区域(30)的端部的端区域(RE)和位于比所述端区域(RE)靠内侧的位置的内侧区域(RI)，
所述内部触点(CI)在所述端区域(RE)中每单位面积所占的面积大于所述内部触点(CI)在所述内侧区域(RI)中每单位面积所占的面积。
5.根据权利要求3或者4所述的半导体装置(104、106)，其中，
所述沟槽底面高浓度区域(18、18V)从所述外部触点(CO)延伸至所述内部触点(CI)。
6.根据权利要求1、3、4以及5中的任意一项所述的半导体装置(101～106、101a～101e、102a～102c、103a～103d、104a、105a、105b)，其中，
所述半导体装置还具备场绝缘膜(9a)，该场绝缘膜(9a)具有在所述外部沟槽(TO)内配置于所述沟槽底面高浓度区域(18、18V)上的部分。
7.根据权利要求6所述的半导体装置(105、105a、105b)，其中，
所述场绝缘膜(9a)达到所述外部沟槽(TO)的开口端，
所述栅极连接层(14)从所述外部沟槽(TO)内向所述外部沟槽(TO)外朝向所述活性区域(30)并隔着所述场绝缘膜(9a)和所述场绝缘膜(9a)上的所述栅极绝缘膜(7)攀爬到所述外部沟槽(TO)的所述开口端上。
8.根据权利要求6或者7所述的半导体装置(105、105a、105b)，其中，
所述场绝缘膜(9a)使所述栅极连接层(14)与所述沟槽底面高浓度区域(18、18V)之间绝缘。
9.根据权利要求6所述的半导体装置(101e、106)，其中，
所述沟槽底面高浓度区域(18V)包括：第1部分(18i)，与所述第1主电极(10、10A)的所述外部触点(CO)相接；以及第2部分(18j)，具有比所述第1部分(18i)的杂质浓度低的杂质浓度，所述第2部分(18j)仅隔着所述栅极绝缘膜(7)与所述栅极连接层(14)相接，所述第1部分(18i)与所述栅极绝缘膜(7)相离。
10.根据权利要求1至9中的任意一项所述的半导体装置(106)，其中，
所述半导体装置还具备第2杂质区域(1A)，该第2杂质区域(1A)与所述漂移层(3)以及所述第2主电极(11A)电连接，与所述阱区域(4)被所述漂移层(3)隔开，具有所述第2导电类型。
11.根据权利要求1至10中的任意一项所述的半导体装置(101～106、101a～101e、102a～102c、103a～103d、104a、105a、105b)，其中，
所述漂移层(3)是碳化硅层。
12.根据权利要求1至11中的任意一项所述的半导体装置(101～106、101a～101e、102a～102c、103a～103d、104a、105a、105b)，其中，
所述栅极连接层(14)由与所述栅电极(8)的材料相同的材料制成。
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