CN107316896A - 功率半导体器件的3d‑resurf终端结构及其制造方法 - Google Patents
功率半导体器件的3d‑resurf终端结构及其制造方法 Download PDFInfo
- Publication number
- CN107316896A CN107316896A CN201710495729.4A CN201710495729A CN107316896A CN 107316896 A CN107316896 A CN 107316896A CN 201710495729 A CN201710495729 A CN 201710495729A CN 107316896 A CN107316896 A CN 107316896A
- Authority
- CN
- China
- Prior art keywords
- type semiconductor
- resurf
- conductive type
- semiconductor
- drift region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 238000000034 method Methods 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000001465 metallisation Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000002347 injection Methods 0.000 claims description 24
- 239000007924 injection Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 16
- -1 boron ion Chemical class 0.000 claims description 15
- 238000001259 photo etching Methods 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 12
- 229910052796 boron Inorganic materials 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 20
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000009826 distribution Methods 0.000 abstract description 8
- 230000008859 change Effects 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001727 in vivo Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种功率半导体器件的3D‑RESURF终端结构及其制造方法，包括金属化阴极、第一导电类型重掺杂半导体衬底、第一导电类型轻掺杂漂移区、场氧化层、第二导电类型半导体主结、第一导电类型重掺杂截止环；位于所述第二导电类型半导体主结与第一导电类型半导体截止环之间的是第二导电类型半导体RESURF层；第二导电类型半导体RESURF层上方为第一导电类型半导体漂移区；本发明第二导电类型半导体主结旁边的第二导电类型半导体轻掺杂RESURF层与其上方的第一导电类型半导体漂移区相互耗尽，形成空间电荷区，引入y方向和z方向上的电场，改变x方向的电场分布，使x方向的表面电场由三角形分布变为近似梯形的分布，电场峰值降低，击穿电压得以提升。
Description
技术领域
本发明属于半导体技术领域，涉及一种功率半导体器件的终端结构及其制造方法。
背景技术
功率器件阻断高压的能力主要受限于边缘元胞PN结耐压能力。扩散形成的PN结会在扩散窗口边缘形成一个柱面结，而在矩形扩散窗口四角处扩散形成了球面结，导致PN结的击穿电压低于平行平面结电压。同时，由于界面电荷的影响，使得表面半导体表面电场通常高于体内电场，使得芯片的雪崩击穿发生在表面。结终端就是为了减小局部电场、提高表面击穿电压及可靠性、使器件实际击穿电压更接***行平面结理想值而专门设计的特殊结构。在纵向导电器件中它通常分布在器件有源区的周边，是有源区内用于承受外高压的PN结的附属结构。
目前，采用平面工艺制作的功率半导体器件，其结终端结构主要是在主结边缘处(常是弯曲的)设置一些延伸结构，这些延伸结构起到将主结耗尽区向外展宽的作用，从而降低其内的电场强度，最终提高击穿电压，如场板(FP)、场限环(FLR)、结终端扩展(JTE)、横向变掺杂(VLD)等。要实现高的耐压，该类延伸型终端所需空间面积较大，芯片面积效率低，不利于降低成本。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率半导体器件的3D-RESURF终端结构及其制造方法，通过在终端区引入一层RESURF层，改变半导体表面电场和体内电场分布，从而减小终端宽度，提高芯片效率。
为实现上述发明目的，本发明技术方案如下：
一种功率半导体器件的3D-RESURF终端结构，从下至上依次包括金属化阴极、金属化阴极上方的第一导电类型重掺杂半导体衬底、第一导电类型重掺杂半导体衬底上方的第一导电类型轻掺杂漂移区；所述第一导电类型轻掺杂漂移区上表面为场氧化层；所述第一导电类型轻掺杂漂移区内部左上部分为第二导电类型半导体主结；所述第二导电类型半导体主结上表面与金属化阳极连接；所述第一导电类型轻掺杂漂移区内部右上部分是第一导电类型重掺杂截止环；位于所述第二导电类型半导体主结与第一导电类型半导体截止环之间的是第二导电类型半导体RESURF层；所述第二导电类型半导体RESURF层上方为第一导电类型半导体漂移区。
作为优选方式，所述第一导电类型半导体漂移区在Z方向非连续排列。
作为优选方式，所述第一导电类型半导体漂移区在Z方向连续排列。
作为优选方式，所述第二导电类型半导体RESURF区上方有多个第一导电类型半导体区域，第一导电类型半导体漂移区在X方向和Z方向上均非连续排列。
作为优选方式，当终端结构承受反向电压时，第二导电类型半导体RESURF层与位于其上方的第一导电类型半导体漂移区相互耗尽。
作为优选方式，通过控制掺杂的方式，使终端结构承受反向电压时，第二导电类型半导体RESURF层与位于其上方第一导电类型半导体漂移区实现全耗尽。
作为优选方式，第一导电类型半导体漂移区在Z方向连续时，制备第一导电类型半导体漂移区和第二导电类型半导体RESURF层时使用同一光刻版。
作为优选方式，第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
作为优选方式，该发明第二导电类型轻掺杂RESURF层通过第二导电类型的杂质离子注入、扩散，然后进行第一导电类型的杂质离子注入、扩散、杂质补偿得到，而非高能离子注入得到。
为实现上述发明目的，本发明还提供一种上述功率半导体器件的3D-RESURF终端结构的制造方法，当第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述方法包括如下步骤：
(1)在N型重掺杂半导体衬底上，外延生长N型轻掺杂漂移区；
(2)光刻有源区，以光刻胶作为阻挡层，进行硼离子注入，然后高温推结使得硼离子扩散到一定结深，形成P型半导体主结；
(3)光刻RESURF区，以光刻胶为阻挡层，进行硼离子注入，然后通过高温推结使得硼离子扩散到一定结深，并进行杂质的高温激活；
(4)光刻N型半导体漂移区，以光刻胶为阻挡层，进行磷离子注入，然后热推阱使得第一导电类型杂质扩散到一定结深；经杂质补偿之后，得到位于P型半导体RESURF层上方的N型半导体漂移区；
(5)光刻截止环，以光刻胶为阻挡层，进行磷离子注入，形成N型重掺杂截止环；
(6)淀积场氧化层，光刻、刻蚀形成阳极接触孔；
(7)金属溅射，并反刻金属，形成金属化阳极，对硅片背面进行减薄，金属化形成金属化阴极。
本发明的有益效果为：常规的RESURF层通过离子注入制备，由于注入能量的关系，注入深度常常受到限制，因此不一定能得到最优的RESURF结构。本发明提出的一种功率半导体器件的3D-RESURF结构，可以通过杂质扩散以及异型杂质补偿得到RESURF层，降低了对离子注入能量的要求，为得到更优的RESURF终端结构提供了一种解决方案，第二导电类型半导体主结旁边的第二导电类型半导体轻掺杂RESURF层与其上方的第一导电类型半导体漂移区相互耗尽，形成空间电荷区，引入y方向上的电场，改变x方向的电场分布，使x方向的电场三角形分布变为近似梯形的分布。同时，由于该结构的第一导电类型半导体漂移区在z方向非连续排列，可与第二导电类型半导体RESURF层在z方向上相互耗尽，引入z方向的电场，从而使半导体表面耗尽得更加完全，电场峰值更低。进一步的，当第一导电类型半导体漂移区与第二导电类型半导体RESURF层达到恰当的电荷平衡时，两者可以实现完全耗尽，终端区利用率最大化。这样，半导体表面的电场集中得到有效缓解，终端的耐压能接***行平面结的击穿电压，终端面积得以减小，芯片面积效率提高。同时，该发明提出的第二导电类型轻掺杂RESURF层通过两次异型杂质离子注入、扩散补偿之后得到，可以减小高能离子注入带来的损伤，也能在一定程度上降低工艺难度。
附图说明
图1为本发明实施例1的一种功率半导体器件的3D-RESURF终端三维结构示意图；
图2和图3分别为本发明提供的一种功率半导体器件的3D-RESURF终端两个不同位置的剖面结构示意图；
图4(a)和图4(b)分别为本发明提供的一种功率半导体器件的3D-RESURF终端结构在阴极加高电位时耗尽线示意图和沿AA’的电场分布示意图；
图5-图11为本发明实施例1的功率半导体器件的3D-RESURF终端结构的制备流程示意图；
图12为实施例2的结构示意图；
图13为实施例3的结构示意图。
其中，1为金属化阴极，2为第一导电类型重掺杂半导体衬底，3为第一导电类型轻掺杂漂移区，4为第二导电类型半导体RESURF层，5为第一导电类型半导体漂移区，6为第二导电类型半导体主结，7为第一导电类型重掺杂截止环，8为金属化阳极，9为场氧化层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图1所示，一种功率半导体器件的3D-RESURF终端结构，从下至上依次包括金属化阴极1、金属化阴极1上方的第一导电类型重掺杂半导体衬底2、第一导电类型重掺杂半导体衬底2上方的第一导电类型轻掺杂漂移区3；所述第一导电类型轻掺杂漂移区3上表面为场氧化层9；所述第一导电类型轻掺杂漂移区3内部左上部分为第二导电类型半导体主结6；所述第二导电类型半导体主结6上表面与金属化阳极8连接；所述第一导电类型轻掺杂漂移区3内部右上部分是第一导电类型重掺杂截止环7；位于所述第二导电类型半导体主结6与第一导电类型半导体截止环7之间的是第二导电类型半导体RESURF层4；所述第二导电类型半导体RESURF层4上方为第一导电类型半导体漂移区5。
所述第一导电类型半导体漂移区5在Z方向非连续排列。
通过控制掺杂的方式，使终端结构承受反向电压时，第二导电类型半导体RESURF层4与位于其上方第一导电类型半导体漂移区5实现全耗尽。
该发明第二导电类型轻掺杂RESURF层4通过第二导电类型的杂质离子注入、扩散，然后进行第一导电类型的杂质离子注入、扩散、杂质补偿得到，而非高能离子注入得到。
如图5-图11所示，第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体时，所述功率半导体器件的3D-RESURF终端结构的制造方法于包括如下步骤：
(1)在N型重掺杂半导体衬底2上，外延生长N型轻掺杂漂移区3；如图5所示。
(2)光刻有源区，以光刻胶作为阻挡层，进行硼离子注入，然后高温推结使得硼离子扩散到一定结深，形成P型半导体主结6；如图6所示。
(3)光刻RESURF区，以光刻胶为阻挡层，进行硼离子注入，然后通过高温推结使得硼离子扩散到一定结深，并进行杂质的高温激活；如图7所示。
(4)光刻N型半导体漂移区5，以光刻胶为阻挡层，进行磷离子注入，然后热推阱使得第一导电类型杂质扩散到一定结深；经杂质补偿之后，得到位于P型半导体RESURF层4上方的N型半导体漂移区5；如图8所示。
(5)光刻截止环，以光刻胶为阻挡层，进行磷离子注入，形成N型重掺杂截止环7；如图9所示。
(6)淀积场氧化层9，光刻、刻蚀形成阳极接触孔；如图10所示。
(7)金属溅射，并反刻金属，形成金属化阳极8，对硅片背面进行减薄，金属化形成金属化阴极1。如图11所示。
制作器件时还可用碳化硅、砷化镓、磷化铟或锗硅等半导体材料代替硅。
下面以第一导电类型半导体为N型半导体而第二导电类型半导体为P型半导体为例，说明本实施例所提供的一种3D-RESURF终端结构的工作原理。
本实施例中，当金属化阴极1加高电位时，第二导电类型半导体RESURF层4与其上方的第一导电类型半导体漂移区5相互耗尽，形成空间电荷区，使得y方向电场不为零；同时，在z方向上，由于有P/N型半导体交替排列的结构，P型半导体与N型半导体之间可以相互耗尽，使得z方向上的电场分量也不为零。根据三维泊松方程：
其中N为漂移区掺杂浓度，q为电子电荷量，ε为半导体介电常数。由于y方向电场分量和z方向电场分量的存在，经电场调制作用，其表面电场由三角形分布变为如图4所示近似梯形分布，电场峰值降低，击穿点从表面移动至体内，从而使得终端区实现与平行平面结相近的耐压。
实施例2
如图12所示，本实施例和实施例1基本相同，区别在于：所述第一导电类型半导体漂移区5在Z方向连续排列。第一导电类型半导体漂移区5在Z方向连续时，制备第一导电类型半导体漂移区5和第二导电类型半导体RESURF层4时使用同一光刻版。
该实施例的半导体表面在z方向上没有电场分量，其效果略差于实施例1，但该实施例在制备第二导电类型半导体RESURF区4和第一导电类型半导体漂移区5时，可使用同一张光刻版，从而降低制造成本。同时，本实施例采用与实施例1相同的制备工艺，由于扩散工艺较好控制，相比于高能离子注入制备RESURF区，本实施例的第二导电类型半导体RESURF区4与其上方的第一导电类型半导体漂移区5能达到更好的电荷平衡。对于耐压不是特别高的器件，采用该实施例提出的RESURF终端结构，可以实现耐压与成本的折衷。
实施例3
如图13所示，本实施例和实施例1基本相同，区别在于：所述第二导电类型半导体RESURF区4上方有多个第一导电类型半导体区域5，第一导电类型半导体漂移区5在X方向和Z方向上均非连续排列。
该实施例提出的结构能更好地控制杂质总量，实现电荷平衡，使表面完全耗尽；同时，该结构可以通过调节所述第一导电类型半导体区域5的分布，在一定程度上改变表面电场峰值的位置，实现更高耐压。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种功率半导体器件的3D-RESURF终端结构，其特征在于：从下至上依次包括金属化阴极(1)、金属化阴极(1)上方的第一导电类型重掺杂半导体衬底(2)、第一导电类型重掺杂半导体衬底(2)上方的第一导电类型轻掺杂漂移区(3)；所述第一导电类型轻掺杂漂移区(3)上表面为场氧化层(9)；所述第一导电类型轻掺杂漂移区(3)内部左上部分为第二导电类型半导体主结(6)；所述第二导电类型半导体主结(6)上表面与金属化阳极(8)连接；所述第一导电类型轻掺杂漂移区(3)内部右上部分是第一导电类型重掺杂截止环(7)；位于所述第二导电类型半导体主结(6)与第一导电类型半导体截止环(7)之间的是第二导电类型半导体RESURF层(4)；所述第二导电类型半导体RESURF层(4)上方为第一导电类型半导体漂移区(5)。
2.根据权利要求1所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于：所述第一导电类型半导体漂移区(5)在Z方向非连续排列。
3.根据权利要求1所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于，所述第一导电类型半导体漂移区(5)在Z方向连续排列。
4.根据权利要求1所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于，所述第二导电类型半导体RESURF区(4)上方有多个第一导电类型半导体区域(5)，第一导电类型半导体漂移区(5)在X方向和Z方向上均非连续排列。
5.根据权利要求1所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于：当终端结构承受反向电压时，第二导电类型半导体RESURF层(4)与位于其上方的第一导电类型半导体漂移区(5)相互耗尽。
6.根据权利要求5所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于：通过控制掺杂的方式，使终端结构承受反向电压时，第二导电类型半导体RESURF层(4)与位于其上方第一导电类型半导体漂移区(5)实现全耗尽。
7.根据权利要求3所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于，第一导电类型半导体漂移区(5)在Z方向连续时，制备第一导电类型半导体漂移区(5)和第二导电类型半导体RESURF层(4)时使用同一光刻版。
8.根据权利要求1所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于，第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
9.根据权利要求1所述的一种功率半导体器件的3D-RESURF终端结构，其特征在于，该发明第二导电类型轻掺杂RESURF层(4)通过第二导电类型的杂质离子注入、扩散，然后进行第一导电类型的杂质离子注入、扩散、杂质补偿得到，而非高能离子注入得到。
10.根据权利要求8所述的一种功率半导体器件的3D-RESURF终端结构的制造方法，其特征在于包括如下步骤：
(1)在N型重掺杂半导体衬底(2)上，外延生长N型轻掺杂漂移区(3)；
(2)光刻有源区，以光刻胶作为阻挡层，进行硼离子注入，然后高温推结使得硼离子扩散到一定结深，形成P型半导体主结(6)；
(3)光刻RESURF区，以光刻胶为阻挡层，进行硼离子注入，然后通过高温推结使得硼离子扩散到一定结深，并进行杂质的高温激活；
(4)光刻N型半导体漂移区(5)，以光刻胶为阻挡层，进行磷离子注入，然后热推阱使得第一导电类型杂质扩散到一定结深；经杂质补偿之后，得到位于P型半导体RESURF层(4)上方的N型半导体漂移区(5)；
(5)光刻截止环，以光刻胶为阻挡层，进行磷离子注入，形成N型重掺杂截止环(7)；
(6)淀积场氧化层(9)，光刻、刻蚀形成阳极接触孔；
(7)金属溅射，并反刻金属，形成金属化阳极(8)，对硅片背面进行减薄，金属化形成金属化阴极(1)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710495729.4A CN107316896A (zh) | 2017-06-26 | 2017-06-26 | 功率半导体器件的3d‑resurf终端结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710495729.4A CN107316896A (zh) | 2017-06-26 | 2017-06-26 | 功率半导体器件的3d‑resurf终端结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107316896A true CN107316896A (zh) | 2017-11-03 |
Family
ID=60179751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710495729.4A Pending CN107316896A (zh) | 2017-06-26 | 2017-06-26 | 功率半导体器件的3d‑resurf终端结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107316896A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109585533A (zh) * | 2018-12-10 | 2019-04-05 | 泉州臻美智能科技有限公司 | 一种功率器件终端结构及其制作方法 |
| CN111755504A (zh) * | 2020-07-13 | 2020-10-09 | 电子科技大学 | 一种横向变掺杂终端结构及设计方法和制备方法 |
| CN111969043A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 高压三维耗尽超结ldmos器件及其制造方法 |
| CN114664929A (zh) * | 2022-04-21 | 2022-06-24 | 电子科技大学 | 一种集成异质结二极管的分离栅SiC MOSFET及其制作方法 |
| CN114784108A (zh) * | 2022-04-21 | 2022-07-22 | 电子科技大学 | 一种集成结势垒肖特基二极管的平面栅SiC MOSFET及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080135926A1 (en) * | 2006-11-20 | 2008-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN102214678A (zh) * | 2011-05-18 | 2011-10-12 | 电子科技大学 | 一种功率半导体器件的3d-resurf结终端结构 |
| US20120070965A1 (en) * | 2008-09-10 | 2012-03-22 | Sony Corporation | Semiconductor device and manufacturing method for the same |
| CN106024866A (zh) * | 2016-07-25 | 2016-10-12 | 电子科技大学 | 一种功率半导体器件的沟槽型终端结构 |
-
2017
- 2017-06-26 CN CN201710495729.4A patent/CN107316896A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080135926A1 (en) * | 2006-11-20 | 2008-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US20120070965A1 (en) * | 2008-09-10 | 2012-03-22 | Sony Corporation | Semiconductor device and manufacturing method for the same |
| CN102214678A (zh) * | 2011-05-18 | 2011-10-12 | 电子科技大学 | 一种功率半导体器件的3d-resurf结终端结构 |
| CN106024866A (zh) * | 2016-07-25 | 2016-10-12 | 电子科技大学 | 一种功率半导体器件的沟槽型终端结构 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109585533A (zh) * | 2018-12-10 | 2019-04-05 | 泉州臻美智能科技有限公司 | 一种功率器件终端结构及其制作方法 |
| CN111755504A (zh) * | 2020-07-13 | 2020-10-09 | 电子科技大学 | 一种横向变掺杂终端结构及设计方法和制备方法 |
| CN111755504B (zh) * | 2020-07-13 | 2024-02-23 | 电子科技大学 | 一种横向变掺杂终端结构及设计方法和制备方法 |
| CN111969043A (zh) * | 2020-08-28 | 2020-11-20 | 电子科技大学 | 高压三维耗尽超结ldmos器件及其制造方法 |
| CN114664929A (zh) * | 2022-04-21 | 2022-06-24 | 电子科技大学 | 一种集成异质结二极管的分离栅SiC MOSFET及其制作方法 |
| CN114784108A (zh) * | 2022-04-21 | 2022-07-22 | 电子科技大学 | 一种集成结势垒肖特基二极管的平面栅SiC MOSFET及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107316896A (zh) | 功率半导体器件的3d‑resurf终端结构及其制造方法 | |
| CN105810754B (zh) | 一种具有积累层的金属氧化物半导体二极管 | |
| CN104538446A (zh) | 一种双向mos型器件及其制造方法 | |
| CN108321193A (zh) | 一种沟槽栅电荷存储型igbt及其制作方法 | |
| CN106356401B (zh) | 一种功率半导体器件的场限环终端结构 | |
| CN110416285A (zh) | 一种超结功率dmos器件 | |
| CN103489910A (zh) | 一种功率半导体器件及其制造方法 | |
| CN106098751A (zh) | 一种功率半导体器件终端结构 | |
| CN105993076A (zh) | 一种双向mos型器件及其制造方法 | |
| CN101859703A (zh) | 低开启电压二极管及其制备方法 | |
| CN107425054A (zh) | 一种功率半导体器件的终端结构 | |
| CN103681817B (zh) | Igbt器件及其制作方法 | |
| CN105957865A (zh) | 一种集成沟槽肖特基的mosfet | |
| CN104701355B (zh) | 逆导型igbt半导体器件及制造方法 | |
| CN110518060A (zh) | 横向变掺杂结终端结构 | |
| CN108336129B (zh) | 超级结肖特基二极管与其制作方法 | |
| CN104617139B (zh) | Ldmos器件及制造方法 | |
| CN107104136A (zh) | 一种功率半导体器件的resurf终端结构 | |
| CN110212015A (zh) | 超结器件结构及其制备方法 | |
| CN109119489A (zh) | 一种复合结构的金属氧化物半导体二极管 | |
| CN111164759A (zh) | 具有高电流容量的馈线设计 | |
| CN107275387A (zh) | 一种功率半导体器件终端结构及其制备方法 | |
| CN108054195A (zh) | 半导体功率器件及其制作方法 | |
| CN103208511A (zh) | 一种超结肖特基半导体装置及其制备方法 | |
| CN103367396A (zh) | 一种超级结肖特基半导体装置及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171103 |
|
| WD01 | Invention patent application deemed withdrawn after publication |