CN101162697A - 半导体元件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体元件的制造方法。本发明的一个实施例包括基底，基底中的部分顶部区域中具有埋藏层以延伸至漂移区。结构层形成于埋藏层和基底上方，并且高压N阱区和高压P阱区彼此连接。场介电结构位于部分的高压N阱和P阱上方，且栅极介电结构和栅极导电结构形成于高压N阱和高压P阱间的沟道区上方。晶体管的源极和漏极位于高压N阱和高压P阱中，另外，P型场环形成于场介电下的N阱区中。在本发明另一实施例中，具有位于高压N阱中的分隔区的横向能量超级接面金属氧化物半导体元件包括延伸漂移区。本发明的半导体元件具有高击穿电压且有低导通电阻。

Description

半导体元件的制造方法
技术领域
本发明涉及一种半导体结构和其制造方法，且特别涉及一种横向能量(lateral power)金属氧化物半导体场效应晶体管。
背景技术
基本上，横向能量金属氧化物半导体(MOSFET)形成有共面的源极和漏极区域的金属氧化物半导体场效应晶体管。图1A示出已知横向能量MOSFET元件100，元件100形成于P型基底101上，且另一P层113以外延方法成长于基底101上。在外延成长的P层113中，高压P阱区115邻接于高压N阱区103，N+源极117设置于高压P阱区115中，如此，N+源极117没有直接邻接高压N阱区103。介电层121形成以隔绝和定义元件100中的N+源极117和N+漏极105，栅极介电层111和栅极110由源极117延伸至部分场介电层107上。此外，元件100还包括P+区域119，位于高压P阱区115中。施加正电压至栅极110使电流从N+源极117流经沟道至高压N阱区103，而收集于N+漏极105。
此种横向能量MOSFET具有以下问题：元件在通过高电压时无法维持低的导通电阻，导通电阻是当电流通过元件时转换成热的电流能量，元件的导通电阻越大，其效率就越低，因此，需要尽可能的降低导通电阻以得到较高的效率。
图1B示出一种设计用以减少此问题的元件150，元件150相似于图1A的元件100，其中相似的单元采用相同的标号，图1B中增加场环109，此场环109用以减少表面电场并改进漂移区域的空乏能力，因此，可增加漂移区域的掺杂浓度和减少元件100的导通电阻。
然而，图1A所示的已知元件100和图1B所示的已知元件150具有以下另一缺点：击穿电压不够高，而不符需求，击穿电压是一般正常的高电阻元件(例如MOS电容器或是施加负偏压的PN接面)允许电流通过的电压，当大于击穿电压的电压通过例如100和150的元件时，会使元件产生巨大且无法恢复的损坏，使元件在商业上无法使用，而需要退换，因此，非常需要增加元件的击穿电压。
图2示出设计增加元件200击穿电压的横向能量MOSFET，在此图示中，为简明，并未于图示中示出场介电层。如图2所示，在元件200中，将多个分隔区201放置于高压N阱区103中，因此，高压N阱区中可形成有轮替导电率的区域，此种结构即为本领域所已知的超级接面(superjunction)，分隔区201用以增加漂移区域的水平空乏能力，而允许漂移区有高的掺杂浓度，如此，可增加元件的击穿电压且有效的减少元件的导通电阻。
然而，上述已知技术***很难达到维持高电压和低导通电阻，因此，需要提供改进的横向能量MOSFET，其在高压下有高击穿电压且有低导通电阻。
发明内容
本发明的目的为提供改进的横向能量MOSFET，其在高压下有高击穿电压且有低导通电阻。
本发明提供一种半导体元件的制造方法，包括下列步骤。首先，提供半导体基底，具有第一层，形成延伸漂移区于部分第一层的上部区中，延伸漂移区具有第一导电类型。其后，形成第二层于延伸漂移区和基底上方，形成第一区置于第二层中和延伸漂移区上方，第一区为第一导电类型。接着，形成第二区于第二层中且实质上在平面中邻接第一区，平面实质上平行于基底的主要表面，第二区为第二导电类型。接下来，形成场介电层于部分第一区上方，形成栅极介电层和栅极导电层，其中栅极介电层和栅极导电层从部分场介电层上方延伸至部分第二区上方。
根据本发明的半导体元件的制造方法，其中所述第一导电类型是N型导电类型，且所述第二导电类型是P型导电类型。
根据本发明的半导体元件的制造方法，其中所述第一导电类型是P型导电类型，且所述第二导电类型是N型导电类型。
根据本发明的半导体元件的制造方法，其中所述第一层是外延成长于所述基底上。
根据本发明的半导体元件的制造方法，其中所述基底、所述延伸漂移区和所述第一区的尺寸根据缩减表面场设定，以形成单一缩减表面场结构。
本发明提供一种横向扩散(lateral diffuse)金属氧化物半导体元件(LDMOS)的制造方法，包括下列步骤。首先，提供基底，具有第一层，形成延伸漂移区于部分第一层的顶部区中，延伸漂移区具有第一导电类型。其后，形成第二层于延伸漂移区和基底上方，于第二层中形成第一区，第一区大体上对准延伸漂移区，且第一区为第一导电类型。接下来，于第二层中形成第二区，第二区与第一区有接面，第二区为第二导电类型，形成漏极区于第一区中，漏极区为第一导电类型。其后，形成源极区于第二区中，源极区为第一导电类型，形成场环(field ring)于第一区中，场环介于漏极区和第二区间，但不实质上邻接两者，场环为第二导电类型。后续，形成场介电层于部分第一区上方，形成栅极介电层和栅极导电层，其中栅极介电层和栅极导电层从部分场介电层上方延伸至部分第二区上方。
根据本发明的横向扩散金属氧化物半导体元件的制造方法，其中所述第一层是外延成长于所述基底上。
根据本发明的横向扩散金属氧化物半导体元件的制造方法，其中所述第一导电类型是P型导电类型，且所述第二导电类型是N型导电类型。
根据本发明的横向扩散金属氧化物半导体元件的制造方法，其中所述第一导电类型是N型导电类型，且所述第二导电类型是P型导电类型。
根据本发明的横向扩散金属氧化物半导体元件的制造方法，其中所述基底、所述延伸漂移区和所述场环的尺寸根据缩减表面场设定，以形成双重缩减表面场结构。
本发明提供一种横向扩散超级接面(lateral diffuse superjunction)金属氧化物半导体元件(LDMOS)的制造方法，包括下列步骤。首先，提供基底，具有第一层，形成延伸漂移区于部分基底中，延伸漂移区具有第一导电类型。接着，形成第二层于延伸漂移区和基底上方，于第二层中形成第一区，第一区大体上对准延伸漂移区，且第一区为第一导电类型。后续，于第二层中形成第二区，第二区与第一区有接面，第二区为第二导电类型，形成漏极区于第一区中，漏极区为第一导电类型。接下来，形成源极区于第二区中，源极区为第一导电类型，形成多个分隔区于第一区中，分隔区为第二导电类型，如此，分隔区和第一区形成交替导电类型的区域。其后，形成场介电层于部分第一区上方，形成栅极介电层和栅极导电层，其中栅极介电层和栅极导电层从部分场介电层上方延伸至部分第二区上方。
根据本发明的横向扩散超级接面金属氧化物半导体元件的制造方法，其中所述第一导电类型是P型导电类型，且所述第二导电类型是N型导电类型。
根据本发明的横向扩散超级接面金属氧化物半导体元件的制造方法，其中所述第一导电类型是N型导电类型，且所述第二导电类型是P型导电类型。
根据本发明的横向扩散超级接面金属氧化物半导体元件的制造方法，其中所述第一层是外延成长于所述基底和所述延伸漂移区上。
附图说明
图1A示出已知横向能量MOSFET元件的剖面图。
图1B示出具有场环的已知横向能量MOSFET元件的剖面图。
图2示出已知横向能量超级接面MOSFET元件的透视图。
图3A～图3G示出本发明实施例包括横向漂移区的横向能量MOSFET元件的制造方法。
图4A～图4D示出本发明一个实施例具有场环的包括横向漂移区的横向能量MOSFET元件的制造方法。
图5A～图5E示出本发明一个实施例包括横向漂移区的横向能量超级接面MOSFET元件的制造方法。
图6显示本发明一个实施例和传统半导体元件的有关于漂移区深度和阻抗关系的比较曲线图。
图7为显示本发明一个实施例和传统半导体元件的有关于漂移区深度和击穿电压关系的比较曲线图。
其中，附图标记说明如下：
100～元件；        101～P型基底；
103～高压N阱区；   105～N+漏极；
107～场介电层；    109～场环；
110～栅极；        111～栅极介电层；
113～P层；         115～高压P阱区；
117～N+源极；              119～P+区域；
121～介电层；              150～元件；
200～元件；                201～分隔区；
301～基底；                303～N+埋藏层(NBL)；
305～掺杂半导体材料；      305～P型外延层；
307～高压N阱区；           309～高压P阱区；
311～第一场介电层；        313～第二场介电层；
314～栅极介电层；          315～栅极导电层；
317～漏极区；              319～源极区；
321～P+区；                401～场环；
501～分隔区。
具体实施方式
以下详细讨论本发明较佳实施例的制造和使用，然而，根据本发明的概念，其可包括或运用于更广泛的技术范围，须注意的是，实施例仅用以揭示本发明制造和使用的特定方法，并不用以限定本发明。
本发明涉及横向能量MOSFET，其在高压下有高击穿电压且有低导通电阻，本发明的实施例可用于横向能量MOSFET，特别是当元件在高压下，在此讨论的实施例中，高压可为约800V的电压，然而，在本发明的另一实施例中，施加的电压可超过800V，以下揭示此元件的制造方法。
图3A～图3G示出本发明一个实施例包括横向漂移区的横向能量MOSFET元件的制造方法，首先公开本发明的一个实施例，请参照图3A，提供基底301，基底301可包括主体硅、掺杂或是未掺杂的硅或是绝缘层上有硅(silicon on insulator，以下可简称SOI)基底，一般来说，绝缘层上有硅基底包括半导体材料层(例如硅、锗、硅锗、绝缘层上有硅SOI、绝缘层上有硅锗SGOI或是上述的组合)，本发明也可采用另外的基底，例如，多层基底、层次基底(gradient substrate)或是复合轴向(hybrid orientation)基底。
形成N+埋藏层303(N+buried layer，以下可简称NBL)于部分基底301中，且N+埋藏层303接近基底301的顶部表面，形成N+埋藏层303的方法较佳为注入N型掺杂物于基底301的上部区域中，举例来说，形成N+埋藏层303的注入工艺的掺杂物为例如磷的N型掺杂物，其浓度约介于3×1015～3×1016之间，且注入电压约为20～200Kev，然而，本实施例可采用其它的N型掺杂物，例如砷、氮、锑或上述的组合或是其它可用相类似的物质。N+埋藏层303的N型掺杂物可通过加热至约1000℃～1200℃的温度区渗入基底301中，所形成的N+埋藏层303的厚度较佳介于2μm～10μm之间，举例来说，其厚度更佳约为6μm。
图3B示出本发明较佳实施例，其包括掺杂半导体材料305，形成于基底301和N+埋藏层303上方，掺杂半导体材料305较佳包括例如硅的P型半导体，且掺杂半导体材料305较佳是由外延形成，然而，本发明也可采用其它方法形成掺杂半导体材料305。在此实施例中，掺杂半导体材料以P型外延层标示，较佳者，P型外延层305的厚度约介于2μm～5μm之间，且更佳者，在一个实施例中，P型外延层的厚度约为4μm，然而，本发明也可采用其它厚度的P型外延层305。在本发明的一个实施例中，P型外延层可掺杂硼，但本发明不限于此，P型外延层也可以掺杂镓、铝、铟上述的组合或是其它材料。
图3C示出本发明实施例高压N阱区307的形成，高压N阱区307的形成的方法可采用离子注入例如磷的N型掺杂物，其工艺条件可如下：N型掺杂物的浓度约为3×1015～3×1016，施加电压约为180Kev，然而，本发明不限于此，本发明也可采用其它的N型掺杂物，例如砷、氮、锑或是上述的组合。在一个实施例中，高压N阱区307的深度约介于4μm～10μm，其较佳的厚度约为4μm。
图3D示出本发明一个实施例高压P阱区309的形成，较佳者，高压P阱区309实质上邻接高压N阱区307，如此，可于两阱间产生接面(junction)。可通过将至少部分P外延层305掺杂例如硼的P型掺杂物形成高压P阱区309，其注入浓度可例如为1×1015～2×1016，注入能量可约为100Kev。在一个实施例中，高压P阱区309的深度约介于2μm～6μm，其较佳的厚度约为4μm，然而，本发明不限于此，本发明也可采用其它的P型掺杂物，例如镓、铝、铟上述的组合或是其它材料。
图3E示出本发明一个实施例第一场介电层311和一组第二场介电层313的形成，如图3E所示，形成第一场介电层311于部分高压N阱区307上方，形成第二场介电层313于部分高压P阱区309和P外延层305上方。在本发明的一个实施例中，第一场介电层311和第二场介电层313同时形成。第一场介电层311和第二场介电层313可包括氧化硅，其形成方法可包括以下步骤：图形化掩模层(未示出)，暴露预定形成第一场介电层311和第二场介电层313的基底301，接着，在含氧的环境下加热基底301至约980℃，之后，移除掩模层。第一场介电层311和第二场介电层313的较佳厚度约为3000埃～7000埃之间，其较佳厚度例如为5000埃，然而，本发明不限于此，第一场介电层311和第二场介电层313可以为其它的厚度，或由其它材料所组成。
图3F示出本发明一个实施例栅极介电层314和栅极导电层315的形成，栅极介电层314设置于场介电层311的上部部分上方，且延伸覆盖部分高压P阱区309。栅极导电层315设置于栅极介电层314上方，栅极导电层315可以为例如掺杂多晶硅、金属、金属合金或是相类似的物质所组成，另外，栅极导电层315的表面可进行硅化工艺。
图3G示出于高压P阱区309中形成源极区319和于高压N阱区307中形成漏极区317，可采用离子注入工艺形成源极区319和漏极区317，其工艺条件可例如：掺杂物为例如磷的N型掺杂物、掺杂浓度约介于1×1019～2×1020之间，注入能量约为80Kev，然而，本发明不限于此，可发明也可采用其它N型掺杂物，例如，砷、氮、锑或是上述的组合或相类似的物质。
图3G另示出于高压P阱区309形成P+区321，举例而说，其P型掺杂物可以是硼，掺杂浓度约介于1×1019～2×1020之间，注入能量约为70Kev，然而，本发明不限于此，本发明也可采用其它P型掺杂物，例如镓、铝、铟或是上述的组合或相类似的物质。
另外，本发明可应用缩减表面场(reduced surface field，以下可简称RESRUF)技术设定基底301、NBL 303和高压N阱区307的尺寸和浓度，如此基底301、NBL 303和高压N阱区307形成本领域所知的单一缩减表面场(RESUF)结构，此结构减少高压P阱区309和高压N阱区307接面的电场，且可增加整个元件的击穿电压。
图4A～图4D示出本发明另一实施例的横向能量MOSFET，其将场环(field ring)制作于漂移区。在本实施例中，初始步骤和图3A至图3D相类似，其中相类似的标号是指相类似的单元，然而，图4A示出将部分高压N阱区307掺杂相反类型的P型掺杂物以形成场环401，在本实施例中，可通过掺杂例如硼的P型掺杂物于高压N阱区307形成场环401，其掺杂深度可约介于0.4μm～2μm，较佳深度约为1μm，然而，本发明不限于此，本发明也可采用其它P型掺杂物，例如镓、铝、铟或是上述的组合或相类似的物质。
图4B示出本发明一个实施例形成第一场介电层311和一组第二场介电层313，第一场介电层311形成于场环401和部分高压N阱区307上方，如图4B所示，第二场介电层313形成于部分高压P阱区309和P外延层305上方，第一场介电层311和第二场介电层313可采用以上图3E所述的方法形成。
图4C示出本发明一个实施例形成栅极介电层314和栅极导电层315，如图4C所示，栅极介电层314设置于场介电层311的顶部表面，且延伸覆盖部分高压P阱区309。栅极导电层315设置于栅极介电层314上方，栅极导电层315和栅极介电层314可采用以上图3F所述的方法形成。
图4D示出本发明一个实施例于高压P阱区309形成源极区319和于高压N阱区307形成漏极区317，源极区和漏极区的形成可参考以上图3G部分叙述。图4D另揭示于高压P阱区形成P+区321，同样的，P+区321的形成可参考以上图3G部分叙述。
另外，本发明可应用(reduced surface field，以下可简称RESUF)技术设定基底301、NBL303和高压N阱区307的尺寸和浓度，如此基底301、NBL303和高压N阱区307形成单一此技术所知的RESUF结构，此结构减少高压P阱区309和高压N阱区307接面的电场，且可增加整个元件的击穿电压。
图5A～图5E示出本发明另一实施例，其横向能量超级接面(superjunction)MOSFET制作于延伸漂移区，在本实施例中，初始步骤和图3A至图3D相类似，其中相类似的标号是指相类似的单元，图5A示出在形成场介电层311之前，于高压N阱区307中形成分隔区501以形成本领域所知的超级接面MOSFET，在此实施例中，分隔区501是P型导电区，其可通过注入P型掺杂物形成，注入的工艺条件可例如：掺杂物为硼，掺杂浓度约介于1×1015～2×1016之间，注入能量约为70KeV，且之后进行热趋入工艺。然而，本发明不限于此，本发明也可采用其它P型掺杂物，例如镓、铝、铟或是上述的组合或相类似的物质。在一个范例中，分隔区501的深度可约介于0.5μm～5μm，较佳深度约为3μm。
图5B示出沿图5A的5B-5B’剖面线的剖面图，示出此剖面的超级接面分隔区501，在此图示中可看出分隔区501分隔的形成于高压N阱区307中，以形成具有相反导电率的区域。分隔区501较佳大体上延伸穿过P外延层305且不延伸入NBL 303中。
图5C示出本发明一个实施例在形成分隔区501后形成第一场介电层311和一组第二场介电层313，图5C示出沿图5A在形成第一场介电层311和第二场介电层313后沿5C-5C’剖面线的剖面图。形成第一场介电层311于部分高压N阱区307和部分分隔区501上方，如图5C所示，形成第二场介电层313于部分高压P阱区309和P外延层305上方，第一场介电层311可采用以上图3E所讨论的方法形成。
图5D示出本发明一个实施例在形成栅极介电层314和栅极导电层315的元件，如图5D所示，栅极介电层314设置于场介电层311的顶部表面，且延伸覆盖部分高压P阱区309。栅极导电层315设置于栅极介电层314上方，栅极介电层314和栅极导电层315可采用以上图3F所述的方法形成。
图5E示出本发明一个实施例于高压P阱区309形成源极区319和于高压N阱区307，漏极区317，源极区319和漏极区317的形成方法可参考以上图3G部分叙述。
图5E另示出于高压P阱区形成P+区321，同样的，P+区321的形成可参考以上图3G部分叙述。
图6为曲线图，显示本发明一个实施例和传统半导体元件的有关于漂移区深度和阻抗关系的比较，如图所示，当漂移区深度增加4μm～10μm约可转换成元件导通电阻约65％的改进。
图7为曲线图，显示本发明一个实施例和传统半导体元件的有关于漂移区深度和击穿电压关系的比较，如图所示，当漂移区深度增加4μm～10μm约可转换成元件击穿电压较已知横向能量MOSFET约改进15％。
以上的实施例仅用以本发明的范例，举例来说，当讨论P型横向能量MOSFET的实施例时，另一实施例可以是N型横向能量MOSFET，其包括N型沟道区、P型源极漏极区和P型延伸漂移区，虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的变化与修改，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (14)

1.一种半导体元件的制造方法，包括：
提供半导体基底，具有第一层；
形成延伸漂移区于部分第一层的上部区中，所述延伸漂移区具有第一导电类型；
形成第二层于所述延伸漂移区和所述基底上方；
形成第一区，设置于所述第二层中和所述延伸漂移区上方，所述第一区为所述第一导电类型；
形成第二区，设置于所述第二层中且实质上在平面中邻接所述第一区，所述平面实质上平行于所述基底的主要表面，所述第二区为第二导电类型；
形成场介电层于部分第一区上方；及
形成栅极介电层和栅极导电层，其中所述栅极介电层和所述栅极导电层从部分场介电层上方延伸至部分第二区上方。
2.如权利要求1所述的半导体元件的制造方法，其中所述第一导电类型是N型导电类型，且所述第二导电类型是P型导电类型。
3.如权利要求1所述的半导体元件的制造方法，其中所述第一导电类型是P型导电类型，且所述第二导电类型是N型导电类型。
4.如权利要求1所述的半导体元件的制造方法，其中所述第一层是外延成长于所述基底上。
5.如权利要求1所述的半导体元件的制造方法，其中所述基底、所述延伸漂移区和所述第一区的尺寸根据缩减表面场设定，以形成单一缩减表面场结构。
6.一种横向扩散金属氧化物半导体元件的制造方法，包括：
提供基底，具有第一层；
形成延伸漂移区于部分第一层的顶部区中，所述延伸漂移区具有第一导电类型；
形成第二层于所述延伸漂移区和所述基底上方；
于所述第二层中形成第一区，所述第一区大体上对准所述延伸漂移区，且所述第一区为第一导电类型；
于所述第二层中形成第二区，所述第二区与所述第一区有一接面，所述第二区为第二导电类型；
形成漏极区于所述第一区中，所述漏极区为所述第一导电类型；
形成源极区于所述第二区中，所述源极区为所述第一导电类型；
形成场环于所述第一区中，所述场环介于所述漏极区和所述第二区间，但不实质上邻接两者，所述场环为所述第二导电类型；
形成场介电层于部分第一区上方；及
形成栅极介电层和栅极导电层，其中所述栅极介电层和所述栅极导电层从部分场介电层上方延伸至部分第二区上方。
7.如权利要求6所述的横向扩散金属氧化物半导体元件的制造方法，其中所述第一层是外延成长于所述基底上。
8.如权利要求6所述的横向扩散金属氧化物半导体元件的制造方法，其中所述第一导电类型是P型导电类型，且所述第二导电类型是N型导电类型。
9.如权利要求6所述的横向扩散金属氧化物半导体元件的制造方法，其中所述第一导电类型是N型导电类型，且所述第二导电类型是P型导电类型。
10.如权利要求6所述的横向扩散金属氧化物半导体元件的制造方法，其中所述基底、所述延伸漂移区和所述场环的尺寸根据缩减表面场设定，以形成双重缩减表面场结构。
11.一种横向扩散超级接面金属氧化物半导体元件的制造方法，包括：
提供基底，具有第一层；
形成延伸漂移区于部分基底中，所述延伸漂移区具有第一导电类型；
形成第二层于所述延伸漂移区和所述基底上方；
于所述第二层中形成第一区，所述第一区大体上对准所述延伸漂移区，且所述第一区为第一导电类型；
于所述第二层中形成第二区，所述第二区与所述第一区有接面，所述第二区为第二导电类型；
形成漏极区于所述第一区中，所述漏极区为第一导电类型；
形成源极区于所述第二区中，所述源极区为第一导电类型；
形成多个分隔区于所述第一区中，所述多个分隔区为第二导电类型，如此，所述多个分隔区和所述第一区形成交替导电类型的区域；
形成场介电层于部分第一区上方；及
形成栅极介电层和栅极导电层，其中所述栅极介电层和所述栅极导电层从部分场介电层上方延伸至部分第二区上方。
12.如权利要求11所述的横向扩散超级接面金属氧化物半导体元件的制造方法，其中所述第一导电类型是P型导电类型，且所述第二导电类型是N型导电类型。
13.如权利要求11所述的横向扩散超级接面金属氧化物半导体元件的制造方法，其中所述第一导电类型是N型导电类型，且所述第二导电类型是P型导电类型。
14.如权利要求11所述的横向扩散超级接面金属氧化物半导体元件的制造方法，其中所述第一层是外延成长于所述基底和所述延伸漂移区上。
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