CN111384059A - 具有多个沟道层的非易失性存储器件 - Google Patents

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Abstract

本发明提供一种具有多个沟道层的非易失性存储器件。根据实施例的非易失性存储器件包括：衬底；单元电极结构，其设置在衬底上并包括交替层叠的层间绝缘层和栅电极层；沟槽，其穿过衬底上的单元电极结构；电荷储存结构，其设置在沟槽的侧壁表面上；和沟道结构，其相邻于电荷储存结构设置并沿平行于侧壁表面的方向延伸。沟道结构包括单独的空穴传导层和相邻的且单独的电子传导层。设置在控制电介质层上的控制沟道层是电子传导层的一部分，该控制沟道层被配置为电连接到沟道结构和电荷储存结构。控制电介质层和电荷阻挡层是分立的，但是从控制沟道结构到电荷储存结构是连续的。

Description

具有多个沟道层的非易失性存储器件
相关申请的交叉引用
本申请要求于2018年12月27日提交的申请号为10-2018-0171068的韩国专利申请的优先权，该申请通过引用整体并入本文。
技术领域
本公开的各种实施例总体而言涉及存储器件，并且更具体地，涉及具有多个沟道层的非易失性存储器件。
背景技术
随着设计规则尺寸减小并且集成度增加，已经继续研究能够保证结构稳定性和存储操作可靠性的存储器件的结构。最近，作为研究的结果，已经提出了具有三维结构的存储单元结构的非易失性存储器件。作为具有三维存储单元结构的非易失性存储器件的示例，已经提出了这样的非易失性存储器件，其具有沿垂直于衬底的方向延伸的沟道层和层叠成沿横向方向与沟道层接触的多个存储单元。
发明内容
本公开的实施例提供了可以保证结构稳定性和操作可靠性的非易失性存储器件。
根据本公开的一个方面的非易失性存储器件包括：衬底；单元电极结构，其设置在衬底上并包括交替层叠的层间绝缘层和栅电极层；沟槽，其穿过衬底上的单元电极结构；电荷储存结构，其设置在沟槽的侧壁表面上；和沟道结构，其相邻于电荷储存结构设置并沿平行于侧壁表面的方向延伸。沟道结构包括单独的空穴传导层和相邻的且单独的电子传导层。电荷储存结构包括电荷阻挡层、电荷陷阱层和电荷隧穿层，它们顺序地设置在侧壁表面上并平行于侧壁表面延伸。空穴传导层设置在电荷储存结构上，电子传导层设置在空穴传导层上。空穴传导层的空穴迁移率大于电子传导层的空穴迁移率，并且电子传导层的电子迁移率大于空穴传导层的电子迁移率。空穴传导层包括选自硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)和铟镓砷(InGaAs)中的至少一种的半导体材料。电子传导层包含铟镓锌(In-Ga-Zn)氧化物。控制电极结构在沟槽的控制部分内设置在单元电极结构之上或之下，并包括层间电介质层和控制电极层，控制电介质层设置成在沟槽的控制部分的侧壁表面上与控制电极结构接触，并且控制沟道层相邻于控制电介质层设置并且电连接到沟道结构。控制沟道层是电子传导层的一部分，其被配置为在沟槽的控制部分的侧壁上沿控制电介质层延伸。空穴传导层被配置用于存储器擦除操作并且设置在电荷储存结构上，但不被设置在相邻的控制结构上，并且电子传导层被配置用于存储器编程操作，并且被设置在空穴传导层上、设置在相邻的控制结构的控制电介质层上、以及设置在它们之间。
根据本公开的另一方面的非易失性存储器件包括：衬底；沟道结构，其沿垂直于衬底的方向延伸；电荷储存结构，其设置为与沟道结构接触；以及单元电极结构，其设置成在横向方向上与电荷储存结构接触。沟道结构包括单独的空穴传导层和相邻的且单独的电子传导层。空穴传导层和电子传导层设置为沿垂直于衬底的方向彼此接触。电荷存储层包括：与沟道结构接触的电荷隧穿层、与电荷隧穿层接触的电荷陷阱层、以及与电荷陷阱层接触的电荷阻挡层。单元电极结构包括在横向方向上与电荷阻挡层相邻设置的栅电极层。空穴传导层的空穴迁移率大于电子传导层的空穴迁移率，并且电子传导层的电子迁移率大于空穴传导层的电子迁移率。电子传导层包含铟镓锌(In-Ga-Zn)氧化物。空穴传导层包括半导体材料，该半导体材料包括空穴作为电荷载流子。该半导体材料包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)和铟镓砷(InGaAs)中的至少一种。
根据本公开的另一方面的非易失性存储器件包括：单元电极结构，其设置在衬底上，并且包括交替层叠的层间绝缘层和栅电极层；沟槽，其垂直于衬底穿过单元电极结构，沟槽具有侧壁表面；电荷储存结构，其与沟槽的侧壁表面同心地并平行于沟槽的侧壁表面来设置；沟道结构，其相邻于电荷储存结构设置，并包括单独的空穴传导层和相邻的且单独的电子传导层；和控制沟道结构，其在沟槽的控制部分内设置在单元电极结构之上或之下，并且包括沿沟槽的控制部分的侧壁延伸的控制层间电介质层和控制沟道层。控制沟道层是电子传导层的一部分，并且被配置为电连接到沟道结构和电荷储存结构。控制电介质层和电荷阻挡层是分立的，但是从控制沟道结构到电荷储存结构是连续的。控制沟道包括在铟镓锌氧化物(IGZO)层下面的铟镓砷(InGaAs)层，其被配置为就通过掺杂多晶硅单元电极的泄漏电流而言减小通过单元电极结构的泄漏电流。控制沟道结构的厚度等于或小于掺杂多晶硅控制沟道结构的厚度。
附图说明
图1是示意性地示出根据本公开的实施例的非易失性存储器件的电路图。
图2是示意性地示出根据本公开的实施例的非易失性存储器件的截面图。
图3是图2的非易失性存储器件的A部分的放大图。
图4是图2的非易失性存储器件的B部分的放大图。
图5是示出根据本公开的实施例的存储单元晶体管的编程操作和擦除操作的示意图。
图6是说明根据本公开的实施例的非易失性存储器件中的沟道层的电势的示意图。
图7A是示出根据本公开的比较示例的非易失性存储器件中的沟道层的能级的能带图。
图7B是示出根据本公开的实施例的非易失性存储器件中的电子传导层的能级的能带图。
具体实施方式
现在将在下文中参考附图描述各种实施例。在附图中，为了清楚说明，层和区域的尺寸可能被夸大。关于观察者的观点来描述附图。如果一个元件被称为位于另一个元件上，则可以理解该元件直接位于该另一个元件上，或者可以在该元件和该另一个元件之间***另外的元件。在整个说明书中，相同的附图标记表示相同的元件。
另外，词的单数形式的表达应该被理解为包括该词的复数形式，除非在上下文中另有其它明确使用。将理解的是，术语“包括”或“具有”旨在指明特征、数字、步骤、操作、元件、部件或其组合的存在，但不用于排除一个或多个其他特征、数字、步骤、操作、元件、部件或其组合的存在或者添加的可能性。
本公开的实施例提供了一种具有存储单元晶体管和控制晶体管的非易失性存储器件。图1是示意性地示出根据本公开的实施例的非易失性存储器件的电路图。参见图1，非易失性存储器件1可以包括具有多个串100a和100b的单元阵列。每个串100a和100b的一端可以连接到公共源极线SL，并且每个串100a和100b的另一端可以连接到不同的位线BL1和BL2。在一个实施例中，单元阵列可以由NAND型快闪存储单元构成。尽管为了便于说明而在示例性的图1中仅示出了第一串100a和第二串100b，但不必受限于此。构成单元阵列的串的数量不受限制。
第一串100a可以具有串联连接的第一至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6以及第一控制晶体管TR1。第一控制晶体管TR1可以被设置在第六单元晶体管MC6和第一位线BL1之间。第二串100b可以具有串联连接的第七至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12以及第二控制晶体管TR2。第二控制晶体管TR2可以被设置在第十二单元晶体管MC12和第二位线BL2之间。
第一至第十二存储单元晶体管MC1、MC2、MC3、MC4、MC5、MC6、MC7、MC8、MC9、MC10、MC11和MC12每个可以具有作为栅电介质层结构的电荷储存结构。电荷储存结构可以包括用于捕获电子的电荷陷阱层。根据电荷陷阱层是充满电子还是被清空，可以存储不同的信号信息。第一信号信息包括存储在电荷陷阱层中的电子，其在读取操作期间增加存储单元晶体管的阈值电压，使得第一信号信息能够被识别。第二信号信息包括从电荷陷阱层清空的电子，其在读取操作期间降低存储单元晶体管的阈值电压，使得第二信号信息能够被识别。
第一控制晶体管TR1和第二控制晶体管TR2执行开关功能以接通/关断第一位线BL1和第二位线BL2与公共源极线SL之间的沟道电流，并且执行控制功能以控制通过沟道层ch-t1和ch-t2传导的沟道电流的幅度。受控的沟道电流可以被提供给第一至第十二存储单元晶体管MC1、MC2、MC3、......、MC10、MC11和MC12的第一至第十二沟道层ch1、ch2、ch3、......、ch10、ch11和ch12。在受控的沟道电流通过第一至第十二沟道层ch1、ch2、ch3、...、ch10、ch11和ch12期间，沟道中的电荷参与对应的第一至第十二存储单元晶体管MC1、MC2、MC3、...、MC10、MC11和MC12的编程操作或擦除操作。
尽管为了便于说明而在图1中将第一串100a和第二串100b中的每一个串示出为具有六个存储单元晶体管，但不必受限于此。构成第一串100a和第二串100b中的每一个串的存储单元晶体管的数量不受限制。另外，在一些其他实施例中，第一控制晶体管TR1可以被设置在源极线SL和第一存储单元晶体管MC1之间(未示出)。此外，第二控制晶体管TR2可以被设置在源极线SL和第七存储单元晶体管MC7之间(未示出)。
在本公开的实施例中，第一串100a中的第一至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5及MC6每个可以分别连接到不同的第一至第六字线WL1、WL2、WL3、WL4、WL5和WL6。第一控制晶体管TR1可以连接到第七字线WL7。同样地，第二串100b中的第七至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12每个可以分别连接到不同的第一至第六字线WL1、WL2、WL3、WL4、WL5和WL6。第二控制晶体管TR2可以连接到第七字线WL7。
第一至第六字线WL1、WL2、WL3、WL4、WL5和WL6可以将编程电压或擦除电压提供给第一至第十二存储单元晶体管MC1、MC2、MC3、...、MC10、MC11和MC12的存储器栅电极层。在一个实施例中，编程电压可以是诱导电子从沟道层ch1、ch2、ch3、...、ch10、ch11和ch12隧穿到电荷陷阱层中的电压。已经隧穿到电荷陷阱层中的电子可以非易失性地存储在电荷陷阱层中。擦除电压可以例如允许空穴从沟道层ch1、ch2、ch3、...、ch10、ch11和ch12隧穿到电荷陷阱层中，以与存储在电荷陷阱层中的电子复合。通过电子和空穴的复合，存储在电荷陷阱层中的电子被有效地去除。
第七字线WL7可以提供施加到第一控制晶体管TR1和第二控制晶体管TR2的控制栅层的控制电压。通过改变控制电压，经过第一控制沟道层ch-t1或第二控制沟道层ch-t2的电流的幅度被调整至在源极线SL和第一位线BL1之间或在源极线SL和第二位线BL2之间施加有预定电压的状态。作为示例，随着控制电压的幅度增加，通过第一控制沟道层ch-t1或第二控制沟道层ch-t2的电流增加至在第一控制晶体管TR1和第二控制晶体管TR2中所产生的预定饱和电流。
在一个实施例中，将预定的控制电压施加到控制栅电极层，并且在第一位线BL1和公共源极线SL之间施加预定的操作电压。具有预定幅度的沟道电流流过第一至第六沟道层ch1、ch2、ch3、ch4、ch5和ch6以及第一控制沟道层ch-t1。此时，将编程电压施加到从第一至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6中选择的至少一个存储单元晶体管的栅电极层，以使得电子能够从所选择的至少一个存储单元晶体管的沟道层隧穿进入电荷陷阱层。隧穿的电子存储在电荷陷阱层中，从而可以执行对于所选择的存储单元晶体管的编程操作。
以相同的方式，在另一实施例中，将预定的控制电压施加到控制栅电极层，并且在第二位线BL2和公共源极线SL之间施加预定的操作电压。具有预定幅度的沟道电流流过第七至第十二沟道层ch7、ch8、ch9、ch10、ch11和ch12以及第二控制沟道层ch-t2。此时，将编程电压施加到从第七至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12中选择的至少一个存储单元晶体管的栅电极层，以使得电子能够从所选择的至少一个存储单元晶体管的沟道层隧穿进入电荷陷阱层，从而可以执行对于所选择的存储单元晶体管的编程操作。
通过将擦除电压施加到从第一至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6中或从第七至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12中选择的至少一个存储单元晶体管的栅电极层来执行擦除操作。在第一位线BL1和公共源极线SL之间或者在第二位线BL2和公共源极线SL之间施加预定的操作电压。从对应于所选择的至少一个存储单元晶体管的沟道层隧穿到电荷陷阱层的空穴与存储在电荷陷阱层中的电子复合，从而电子被有效地去除。因此有效地执行对于所选择的存储单元晶体管的擦除操作。
图2是示意性地示出根据本公开的实施例的非易失性存储器件的截面图。该图示包括沟槽10、衬底101、基底传导层105、沟道核心140、位线150、单元电极结构2a和控制电极结构2b。单元电极结构2a包括第一至第七绝缘层110a、110b、110c、110d、110e、110f和110g以及第一至第六栅电极层210a、210b、210c、210d、210e和210f，它们如图所示地交替层叠。如图所示，控制电极结构2b包括绝缘层110h和栅电极层210g。
图3是图2的非易失性存储器件的A部分的放大图。根据本公开实施例的非易失性存储器件2可以包括在垂直于衬底的方向上彼此连接的多个存储单元晶体管。该图示包括与图2中的特征和附图标记相同或相似的特征和附图标记，并且还包括电荷储存结构310、控制电介质层314、沟道结构320和电子传导层322。电荷储存结构310包括电荷阻挡层311、电荷陷阱层312和电荷隧穿层313。沟道结构320包括空穴传导层321和电子传导层322。
图4是图2的非易失性存储器件的B部分的放大图。在图2至图4中所示的非易失性存储器件2可以对应于在图1的电路图中实现的非易失性存储器件1。在图2至图4中，非易失性存储器件2的存储单元晶体管可以对应于如下区域，该区域包括栅电极层210a、210b、210c、210d、210e和210f以及分别由栅电极层210a、210b、210c、210d、210e和210f覆盖的沟道结构320和电荷储存结构310。同样地，非易失性存储器件2的控制栅可以对应于如下区域，该区域包括控制栅电极层210g、由控制栅电极层210g覆盖的控制电介质层314和电子传导层322。
再次参见图2至图4，非易失性存储器件2的实施例可以包括衬底101、设置在衬底101上的基底传导层105、以及设置在基底传导层105上的单元电极结构2a。此外，非易失性存储器件2可以包括设置在单元电极结构2a上的控制电极结构2b。此外，非易失性存储器件2可以包括沟槽10，该沟槽10穿过位于衬底101上的单元电极结构2a和控制电极结构2b。电荷储存结构310和沟道结构320垂直于衬底101设置在每个沟槽10的侧壁表面上。另外，控制电介质层314和作为控制沟道层的电子传导层322可以沿垂直于衬底101的方向(例如，z方向)设置。在一个实施例中，设置在控制电介质层314上的电子传导层322可以用作由控制晶体管控制的控制沟道层。
在一个实施例中，衬底101可以是半导体衬底。半导体衬底可以是例如硅(Si)衬底、砷化镓(GaAs)衬底、磷化铟(InP)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。半导体衬底可以掺杂成n型或p型以具有导电性。在另一个实施例中，衬底101可以是如绝缘体上硅(SOI)衬底的绝缘衬底。在另一个实施例中，衬底101可以是如金属衬底的导电衬底。
此外，在本公开的实施例中，基底传导层105可以包括例如掺杂半导体、金属、导电金属氮化物或导电金属硅化物。在一个示例中，基底传导层105可以包括n型掺杂硅。在另一个示例中，基底传导层105可以包括钨(W)、钛(Ti)、铜(Cu)、铝(Al)、氮化钨、氮化钛、氮化钽、硅化钨、硅化钛、硅化钽或其两种或更多种的组合。在一个实施例中，基底传导层105可以电连接到源极线(未示出)。在另一实施例中，基底传导层105可以是源极线。
在一些实施例中，尽管未示出，但是衬底101可以包括掺杂有n型掺杂剂或p型掺杂剂的阱。各种类型的半导体集成电路可以被设置在衬底101和基底传导层105之间。作为示例，一个或多个导电电路图案层和用于使所述导电电路图案层绝缘的一个或多个绝缘图案层可以被设置在衬底101和基底传导层105之间。
换句话说，单元电极结构2a可以设置在基底传导层105上。单元电极结构2a可以包括交替层叠的第一至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g以及第一至第六栅电极层210a、210b、210c、210d、210e和210f。
如所示，第一层间绝缘层110a可以接触基底传导层105。第一至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g每个可以包括例如绝缘氧化物、绝缘氮化物或绝缘氮氧化物等。第一至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g每个可以例如包括氧化硅、氮化硅或氮氧化硅。
此外，第一至第六栅电极层210a、210b、210c、210d、210e和210f每个可以电连接至非易失性存储器件2的字线(未示出)。第一至第六栅电极层210a、210b、210c、210d、210e和210f每个可以包括例如金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或导电金属碳化物等。第一至第六栅电极层210a、210b、210c、210d、210e和210f每个可以包括例如钨(W)、钛(Ti)、铜(Cu)、钌(Ru)、氮化钨、氮化钛、氮化钽、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽或其两种或多种的组合。
尽管在图2至图4中为了便于说明而公开了第一至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g以及第一至第六栅电极层210a、210b、210c、210d、210e和210f，但是层间绝缘层和栅电极层的数量不限于任何特定数量。
另外，控制电极结构2b可以沿着相对于衬底的z方向设置在单元电极结构2a上。控制电极结构2b可以包括第八层间绝缘层110h和控制电极层210g。第八层间绝缘层110h和控制电极层210g的配置可以与第一至第七层间绝缘层110a、110b、110c、110d、110e、110f和110g以及第一至第六栅电极层210a、210b、210c、210d、210e和210f的配置基本相同。
再次参见图2至图4，电荷储存结构310在沟槽10的侧壁表面上与单元电极结构2a接触。控制电介质层314也在沟槽10的侧壁表面上与控制电极结构2b接触。在一个实施例中，电荷储存结构310可以与第一至第六栅电极层210a、210b、210c、210d、210e和210f以及沟道结构320构成第一至第六存储单元晶体管。第一至第六存储单元晶体管可以对应于第一串100a的第一至第六存储单元晶体管MC1、MC2、MC3、MC4、MC5和MC6。第七至第十二存储单元晶体管可以对应于第二串100b的第七至第十二存储单元晶体管MC7、MC8、MC9、MC10、MC11和MC12，如上面参见图1所述。在本公开的实施例中，电荷储存结构310可以包括从沟槽10的侧壁表面顺序地设置的电荷阻挡层311、电荷陷阱层312和电荷隧穿层313。
电荷阻挡层311可以用于抑制从沟道结构320引入电荷陷阱层312的电子或空穴向栅电极层210a、210b、210c、210d、210e和210f移动。在一个实施例中，电荷阻挡层311可以包括氧化物。作为示例，电荷阻挡层311可以是氧化硅层。
在编程操作期间，电荷陷阱层312可以将从沟道结构320引入的电子捕获在电荷陷阱层312的陷阱位点(trap site)中，从而以非易失性方式存储电子。另外，在擦除操作期间，电荷陷阱层312可以用于通过将从沟道结构320引入的空穴与存储在电荷陷阱层312中的电子复合来擦除所储存的电子。电荷陷阱层312可以具有低于电荷阻挡层311的带隙能量并且低于电荷隧穿层313的带隙能量的带隙能量。在一个实施例中，电荷陷阱层312可以包括氮化物或氮氧化物。作为示例，电荷陷阱层312可以是氮化硅层或氮氧化硅层。
此外，当施加到单元电极结构2a中的栅电极层210a、210b、210c、210d、210e和210f的电压是预定的阈值电压或更高时，电荷隧穿层313可以使沟道结构320的电子或空穴隧穿到电荷陷阱层312。当施加到栅电极层210a、210b、210c、210d、210e和210f的电压低于预定的阈值电压时，电荷隧穿层313可以用作防止电子或空穴在沟道结构320和电荷陷阱层312之间移动的阻挡层。在一个实施例中，电荷隧穿层313可以包括氧化物、氮化物或氮氧化物。电荷隧穿层313可以是例如氮化硅层或氧氮化硅层。电荷隧穿层313可以是具有至少一个薄膜的层叠结构。作为一个示例，电荷隧穿层313可以是氧化硅层。作为另一示例，电荷隧穿层313可以是这样的薄膜结构，其中层叠有一个或多个氧化硅层和一个或多个氮氧化硅层。
换句话说，控制电介质层314可以与控制电极层210g和电子传导层322构成控制晶体管。控制晶体管可以对应于第一串100a的第一控制晶体管TR1或第二串100b的第二控制晶体管TR2，如上面参见图1所述。控制电介质层314可以不具有存储单元晶体管的电荷陷阱层，因为控制晶体管执行的功能是确定沿着电子传导层322传导的电流的幅度。控制电介质层314可以是具有预定介电常数的电介质层。控制电介质层314可以包括例如氧化物、氮化物或氮氧化物。作为具体示例，控制电介质层314可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽、氧化铪或其两种或更多种的组合。
再次参见图2至图4，沟道结构320可以与电荷储存结构310相邻地设置，并且电子传导层322可以与沟槽10的侧壁表面上的控制电介质层314相邻地设置。沟道结构320可以包括空穴传导层321和电子传导层322。在一个实施例中，空穴传导层321可以设置为与电荷储存结构310的电荷隧穿层313接触，并且电子传导层322可以设置在空穴传导层321上。在未示出的一些其他实施例中，电子传导层322可以设置为与电荷储存结构310的电荷隧穿层313接触，并且空穴传导层321可以设置在电子传导层322上。如上所述，空穴传导层321和电子传导层322可以彼此相邻地设置，并且可以与沟槽10的侧壁表面平行地沿横向方向延伸。例如，空穴传导层321和电子传导层322可以设置在垂直于衬底101的方向上，并且彼此接触。
再次参见图3，设置在控制电介质层314上的电子传导层322可以是沟槽10的控制晶体管部分2b。电子传导层322也延伸到沟槽10的存储单元晶体管区2a中。电子传导层322通过与空穴传导层321在存储单元晶体管和控制晶体管的边界区域中接触而将空穴传导层321电连接到位线150。另外，参见图4，空穴传导层321和电子传导层322可以连接到基底传导层105。由于基底传导层105是源极线或连接到源极线，所以空穴传导层321和电子传导层322电连接至源极线。
进一步参见图3，电子传导层322使得能够进行存储器编程操作，并且电子传导层322设置在空穴传导层321上、设置在控制电介质层314上、以及设置在它们之间。另外，控制电介质层314和电荷阻挡层311是分立的，但是从控制沟道结构到电荷储存结构是连续的，如由不同的交叉阴影层所示。
在一个实施例中，空穴传导层321的空穴迁移率可以大于电子传导层322的空穴迁移率。在另一个实施例中，空穴传导层321的空穴迁移率可以大于空穴传导层321的电子迁移率。在一个实施例中，电子传导层322的电子迁移率可以大于电子传导层322的空穴迁移率。
当在位线150和基底传导层105之间施加预定电压时，在存储单元晶体管区2a中，空穴可以通过空穴传导层321传导，并且电子可以通过电子传导层322传导。另一方面，在控制晶体管区2b中，电子和空穴可以通过电子传导层322传导。
在一个实施例中，空穴传导层321可以包括具有空穴作为电荷载流子的半导体材料。该半导体材料可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)或其两种或更多种的组合。在一个实施例中，该半导体材料可以不掺杂，或者可以掺杂有p型掺杂剂。
在一个实施例中，电子传导层322可以包括氧化物半导体材料。作为示例，电子传导层322可以包括铟镓锌(In-Ga-Zn)氧化物。铟镓锌(In-Ga-Zn)氧化物可以是结晶的或非晶的。作为示例，铟镓锌(In-Ga-Zn)氧化物可以是C轴对齐的结晶铟镓锌氧化物(In-Ga-Zn，CAAC-IGZO)。电子传导层322的电子迁移率可以大于常规的由掺杂多晶硅形成的沟道层的电子迁移率。
图5是示出根据本公开的实施例的存储单元晶体管的编程操作和擦除操作的示意图。图5表示上面参照图1至图4描述的非易失性存储器件的存储单元晶体管部分。
参见图1至图5，当在位线150和基底传导层105之间施加预定的操作电压时，由控制晶体管以及存储单元晶体管的经由电子传导层322的沟道结构320将沟道电流控制到预定的幅度。因此，沟道结构320中的沟道电流电子和空穴分量通过如下不同的路径传导。
在一个实施例中，基底传导层105连接到地线，并且预定的正偏压被施加到位线150。空穴321h可以主要是沿着空穴传导层321在第一方向Dh上传导，并且电子322e可以主要是沿着电子传导层322在第二方向De上传导。相比而言，借助于本实施例的一起应用的空穴传导层321和电子传导层322，而不是在单个的掺杂多晶硅的沟道层中一起传导的空穴和电子，增加了空穴和电子的迁移率。
此时，将具有正极性的编程电压施加到栅电极层210a、210b、210c、210d、210e和210f中的至少一个，以使电子传导层322中的电子322e能够穿过空穴传导层321和电荷隧穿层313并且沿横向方向Te移动，从而进入电荷陷阱层312。进入和捕获在电荷陷阱层312的陷阱位点中的电子被存储为信号信息。同样，当具有负极性的编程电压被施加到栅电极层210a、210b、210c、210d、210e和210f中的至少一个时，空穴传导层321中的空穴321h穿过电荷隧穿层313并且沿横向方向Th移动，从而进入电荷陷阱层312。进入电荷陷阱层312的空穴321h与被捕获在电荷陷阱层312的陷阱位点处的电子复合，从而有效地从电荷陷阱层312中擦除电子。
因此，在本公开的实施例中，包括空穴传导层321和电子传导层322的沟道结构320可以用于改善通过沟道结构320传导的空穴和电子的迁移率。因此，栅极电压施加到预定的栅电极层，使得电荷从沟道结构320引入到电荷陷阱层312中的速率能够增加。
参见图1和图2，通过增加连接到一个串的存储单元的数量来增加存储容量，可能会增加沿垂直于衬底101的方向延伸的沟道层的长度。因此，在常规的编程操作和擦除操作期间，多个存储单元晶体管的沟道层可能未被提供有用于隧穿到电荷陷阱层的足够幅度的沟道电流。根据本公开的实施例，在沟道结构中，传导空穴和电子的沟道层分别被分成空穴传导层和电子传导层。另外，在空穴传导层的情况下，其可以被配置为包括能够提高空穴迁移率的材料，并且在电子传导层的情况下，其可以被配置为包括能够提高电子迁移率的材料。因此，如上所述，当非易失性存储器件的单元集成度增加时，提供给多个存储单元晶体管的沟道电流也可以增加，并且至少是被避免降低。
在本发明的实施例中，如下的金属氧化物可以被应用为沟道结构320的电子传导层322，所述金属氧化物的电子迁移率大于常规的掺杂多晶硅或掺杂单晶硅的电子迁移率，并且所述金属氧化物的带隙能量大于常规的掺杂多晶硅或掺杂单晶硅的带隙能量。作为示例，该金属氧化物可以包括结晶铟镓锌(In-Ga-Zn)氧化物。通过应用于电子传导层322的金属氧化物，可以在控制晶体管和存储单元晶体管之间沟道电势改变的区域中提高编程操作的可靠性。下面将参照图6、图7A和图7B更详细地描述该配置。
图6是示出根据本公开的实施例的非易失性存储器件中的沟道层的电势的示意图。纵坐标表示沟道电势，横坐标表示沟道区。
所示的非易失性存储器件具有与上面参照图2至图4描述的非易失性存储器件2的配置基本相同的配置。为了便于说明，图2至图4的控制晶体管的电子传导层322或存储单元晶体管的沟道结构320的电子传导层322被简化为沟道层630。此外，图2至图4的控制电介质层314和电荷储存结构310分别被简化为控制电介质层612和单元电介质层622。此外，图2至图4的控制电极层210g和第六栅电极层210f分别被简化为控制电极层610和单元电极层620。
在图6的实施例中，第一沟道点C1和第二沟道点C2之间的第一沟道区对应于电子传导层322的如下区域，在图2和图3中所述区域沿z方向从位线150到第八层间绝缘层110h与控制电极层210g的界面。在第一沟道区中，沟道层630可以具有第一沟道电势VC1。第二沟道点C2与第三沟道点C3之间的第二沟道区(其中沟道层630由控制电极层610控制)对应于在图2和图3中沿着z方向由控制电极层210g覆盖的电子传导层322。在第二沟道区中，沟道层630可以具有低于第一沟道电势VC1的第二沟道电势VC2。
此外，沟道层630的电势可以跨越第三沟道区从第三沟道瞬态电势VC3增加到预定的第四沟道电势VC4。第三沟道区，其从控制电极层610所覆盖的第三沟道点C3到第四沟道点C4，在单元电极层620覆盖沟道层630之处终止，在其中，执行编程操作和擦除操作。通过控制施加到单元电极层620的栅极电压，沟道层630的电势增加到第四沟道电势VC4。
图7A是示出根据本公开的比较示例的非易失性存储器件中的沟道层的能级的能带图。示例性的能带图示出了针对常规的掺杂多晶硅或掺杂单晶硅沟道层而言图6的第三沟道点C3和第四沟道点C4之间的电子传导层。图7A的能带图表示：根据施加到单元电极层620的栅极电压，电子传导层的带隙能量Eg-a、导带能量Ec-a和价带能量Ev-a的变化。
图7B是示出根据本公开实施例的非易失性存储器件中的电子传导层的能级的能带图。图7B示出了图6中的第三沟道点C3和第四沟道点C4之间的电子传导层的能带图。在该实施例中，结晶铟镓锌(In-Ga-Zn)氧化物在沟道层630中形成电子传导层。图7B的能带图表示：根据施加到单元电极层620的栅极电压，电子传导层的带隙能量Eg-b、导带能量Ec-b和价带能量Ev-b的变化。
参照图7A和图7B，图7B实施例的电子传导层的带隙能量Eg-b大于图7A实施例的电子传导层的带隙能量Eg-a。作为示例，作为一个实施例的铟镓锌(In-Ga-Zn)氧化物具有约3.2电子伏特(eV)至约3.8电子伏特(eV)的带隙能量，而作为比较示例的硅具有约为1.17电子伏特(eV)的带隙能量。
施加到单元电极层620的预定栅极电压改变第三沟道点C3处和第四沟道点C4处的沟道电势，并产生电子传导层的能带弯曲现象，如图7A和图7B所示。
在电子传导层的带隙能量相对较低的比较示例的情况下，该电子传导层的能带弯曲的结果是，存在于价带能量Ev-a的区域中的电子701e直接隧穿到导带能量Ec-a的区域(Ma1)或经由电子传导层中的陷阱位点710隧穿到导带能量Ec-a的区域(Ma2)的可能性增加。因此，隧穿到导带能量Ec-a区的电子701e通过施加在源极线和位线之间的电场而主要沿着电子传导层传导，从而降低了电子被引入电荷陷阱层的编程操作的效率。也就是说，施加到单元电极层620的栅极电压使通过上述操作机制来隧穿的电子701e不是沿着电荷陷阱层传导而是沿着电子传导层传导，从而充当了泄漏电流。
另一方面，参照图7B的实施例，电子传导层的带隙能量在第三沟道点C3和第四沟道点C4之间的区域中相对较大，因此，存在于价带能量Ev-b的区域中的电子701e直接隧穿(Mb)到导带能量Ec-b的区域的可能性减小，并且因此抑制了由上述隧穿电子701e产生的泄漏电流。
如上所述，根据本公开的实施例，通过将具有比常规的掺杂多晶硅或掺杂单晶硅更高的带隙能量的材料应用于电子传导层来抑制带间隧穿(inter-band tunneling)现象，在该现象中，电子或空穴从电子传导层的价带移动到导带。因此，有效地抑制了由施加到与控制晶体管相邻的存储单元晶体管的栅极电压所产生的泄漏电流。
就掺杂多晶硅单元电极(其在图1的串100a和100b的位线到源极线中具有虚设单元(虚设单元未示出))而言，在本公开的实施例中，在不具有虚设单元的情况下，控制沟道在铟镓锌氧化物(IGZO)层下面进一步包括铟镓砷(InGaAs)层，其被配置为减少通过单元电极结构的泄漏电流。虚设单元被用于掺杂多晶硅单元电极结构中，以控制泄漏电流和存储单元阵列边缘处理效应，但虚设单元不包含信息。
此外，在本公开的实施例中，双层控制沟道结构的厚度等于或小于掺杂多晶硅控制沟道结构的厚度，范围为5nm至10nm。因此，在非易失性存储单元器件阵列中不存在任何虚设单元的情况下，存储单元密度得以维持甚至增加。
以上为了说明的目的公开了本发明构思的实施例。本领域普通技术人员将理解，在不脱离所附权利要求中公开的发明构思的范围和精神的情况下，可以进行各种修改、添加和替换。

Claims (21)

1.一种非易失性存储器件，包括：
衬底；
单元电极结构，所述单元电极结构设置在所述衬底上，并且包括交替层叠的层间绝缘层和栅电极层；
沟槽，所述沟槽穿过所述衬底上的单元电极结构；
电荷储存结构，所述电荷储存结构设置在所述沟槽的侧壁表面上；和
沟道结构，所述沟道结构相邻于所述电荷储存结构设置，并且沿平行于所述侧壁表面的方向延伸，
其中，所述沟道结构包括单独的空穴传导层和相邻的且单独的电子传导层。
2.如权利要求1所述的非易失性存储器件，
其中，所述电荷储存结构包括顺序地设置在所述侧壁表面上的电荷阻挡层、电荷陷阱层和电荷隧穿层。
3.如权利要求1所述的非易失性存储器件，
其中，所述空穴传导层设置在所述电荷储存结构上，并且
其中，所述电子传导层设置在所述空穴传导层上。
4.如权利要求1所述的非易失性存储器件，
其中，所述空穴传导层的空穴迁移率大于所述电子传导层的空穴迁移率，并且
其中，所述电子传导层的电子迁移率大于所述空穴传导层的电子迁移率。
5.如权利要求1所述的非易失性存储器件，
其中，所述空穴传导层包括选自硅Si、锗Ge、硅锗SiGe、砷化镓GaAs和铟镓砷InGaAs中的至少一种的半导体材料。
6.如权利要求1所述的非易失性存储器件，
其中，所述电子传导层包括铟镓锌In-Ga-Zn氧化物。
7.如权利要求1所述的非易失性存储器件，还包括：
控制电极结构，所述控制电极结构在所述沟槽内设置在所述单元电极结构之上或之下，并且包括层间电介质层和控制电极层；
控制电介质层，所述控制电介质层设置成在所述沟槽上与所述控制电极结构接触；和
控制沟道层，所述控制沟道层相邻于所述控制电介质层设置，并且电连接到所述沟道结构。
8.如权利要求7所述的非易失性存储器件，
其中，所述控制沟道层是所述电子传导层的一部分，其被配置为在所述沟槽的侧壁上沿着所述控制电介质层延伸。
9.一种非易失性存储器件，包括：
衬底；
沟道结构，所述沟道结构沿垂直于所述衬底的方向延伸；
电荷储存结构，所述电荷储存结构设置成与所述沟道结构接触；和
单元电极结构，所述单元电极结构设置成在横向方向上与所述电荷储存结构接触，
其中，所述沟道结构包括空穴传导层和电子传导层。
10.如权利要求9所述的非易失性存储器件，
其中，所述空穴传导层和所述电子传导层设置成沿着垂直于所述衬底的方向并且彼此接触。
11.如权利要求9所述的非易失性存储器件，
其中，所述电荷储存结构包括：
电荷隧穿层，所述电荷隧穿层与所述沟道结构接触；
电荷陷阱层，所述电荷陷阱层与所述电荷隧穿层接触；和
电荷阻挡层，所述电荷阻挡层与所述电荷陷阱层接触。
12.如权利要求9所述的非易失性存储器件，
其中，所述单元电极结构包括在横向方向上相邻于所述电荷阻挡层设置的栅电极层。
13.如权利要求9所述的非易失性存储器件，其中，所述空穴传导层的空穴迁移率大于所述电子传导层的空穴迁移率，并且
其中，所述电子传导层的电子迁移率大于所述空穴传导层的电子迁移率。
14.如权利要求9所述的非易失性存储器件，
其中，所述电子传导层包括铟镓锌In-Ga-Zn氧化物。
15.如权利要求9所述的非易失性存储器件，
其中，所述空穴传导层包括半导体材料，所述半导体材料包括空穴作为电荷载流子。
16.如权利要求15所述的非易失性存储器件，
其中，所述半导体材料包括硅Si、锗Ge、硅锗SiGe、砷化镓GaAs和铟镓砷InGaAs中的至少一种。
17.一种非易失性存储器件，包括：
单元电极结构，所述单元电极结构设置在衬底上，并且包括交替层叠的层间绝缘层和栅电极层；
沟槽，所述沟槽垂直于所述衬底穿过所述单元电极结构，所述沟槽具有侧壁表面；
电荷储存结构，所述电荷储存结构设置在所述沟槽的侧壁表面，并且平行于所述沟槽的侧壁表面；
沟道结构，所述沟道结构相邻于所述电荷储存结构设置，并且包括单独的空穴传导层和相邻的且单独的电子传导层；和
控制沟道结构，所述控制沟道结构在所述沟槽内设置在所述单元电极结构之上或之下，并且包括层间绝缘层和控制沟道层，
其中，所述控制沟道层是所述电子传导层的一部分，并且被配置为电连接到所述沟道结构和所述电荷储存结构。
18.如权利要求17所述的非易失性存储器件，还包括控制电介质层和电荷阻挡层，所述控制电介质层和所述电荷阻挡层是分立的，但是从所述控制沟道结构到所述电荷储存结构是连续的。
19.如权利要求17所述的非易失性存储器件，其中，所述控制沟道还包括在铟镓锌氧化物IGZO层下面的铟镓砷InGaAs层，所述铟镓砷InGaAs层被配置为与通过掺杂多晶硅单元电极的泄漏电流相比减小通过所述单元电极结构的泄漏电流。
20.如权利要求17所述的非易失性存储器件，其中，所述控制沟道结构的厚度等于或小于掺杂多晶硅控制沟道结构的厚度。
21.如权利要求3所述的非易失性存储器件，
其中，所述空穴传导层被配置用于存储器擦除操作，和
其中，所述电子传导层被配置用于存储器编程操作，并且被设置在相邻的控制结构中的控制电介质层上。
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* Cited by examiner, † Cited by third party
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KR20220102242A (ko) * 2021-01-13 2022-07-20 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20220144731A (ko) * 2021-04-20 2022-10-27 에스케이하이닉스 주식회사 탄소 나노 구조물을 포함하는 저항 변화층을 구비하는 반도체 장치
KR20230007880A (ko) 2021-07-06 2023-01-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법
WO2024167318A1 (ko) * 2023-02-08 2024-08-15 페디셈 주식회사 셀 전류를 개선한 구조의 3차원 플래시 메모리

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061770A1 (en) * 2008-12-26 2014-03-06 SK Hynix Inc. Nonvolatile memory device
US20150348639A1 (en) * 2014-05-30 2015-12-03 Snu R&Db Foundation Cell string and reading method for the cell string
US20150357413A1 (en) * 2014-06-05 2015-12-10 Sandisk Technologies Inc. Three Dimensional NAND Device Having a Wavy Charge Storage Layer
US20180294270A1 (en) * 2017-04-05 2018-10-11 Samsung Electronics Co., Ltd. Vertical stack memory device

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8158880B1 (en) * 2007-01-17 2012-04-17 Aqt Solar, Inc. Thin-film photovoltaic structures including semiconductor grain and oxide layers
JP5378255B2 (ja) * 2010-02-02 2013-12-25 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP5248541B2 (ja) * 2010-03-05 2013-07-31 株式会社東芝 半導体記憶装置の動作方法
US9000509B2 (en) * 2010-05-31 2015-04-07 Hynix Semiconductor Inc. Three dimensional pipe gate nonvolatile memory device
JP5398766B2 (ja) * 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
KR20120128438A (ko) * 2011-05-17 2012-11-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
JP2013179165A (ja) * 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP5808708B2 (ja) * 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20130123165A (ko) * 2012-05-02 2013-11-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140026148A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2015056642A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体記憶装置
JP2015149381A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置
US20150371997A1 (en) * 2014-06-24 2015-12-24 Kabushiki Kaisha Toshiba Non-volatile memory device
US9425207B2 (en) * 2014-07-03 2016-08-23 Kabushiki Kaisha Toshiba Memory device with different memory film diameters in the same laminate level
US20160104718A1 (en) * 2014-10-10 2016-04-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
JP2016092044A (ja) * 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
US20160197090A1 (en) * 2015-01-06 2016-07-07 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device
US9761601B2 (en) * 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2016171280A (ja) * 2015-03-16 2016-09-23 株式会社東芝 半導体記憶装置の製造方法
US9685454B2 (en) 2015-03-24 2017-06-20 Sandisk Technologies Llc Method of forming 3D vertical NAND with III-V channel
US10020317B2 (en) 2015-08-31 2018-07-10 Cypress Semiconductor Corporation Memory device with multi-layer channel and charge trapping layer
JP6448503B2 (ja) * 2015-09-10 2019-01-09 東芝メモリ株式会社 不揮発性半導体記憶装置
US9525065B1 (en) * 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
KR102395563B1 (ko) * 2016-07-25 2022-05-06 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR20180131118A (ko) * 2017-05-31 2018-12-10 에스케이하이닉스 주식회사 강유전층을 구비하는 반도체 장치 및 그 제조 방법
KR20240007728A (ko) 2017-06-05 2024-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102460070B1 (ko) * 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
US11211390B2 (en) * 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
CN111276486B (zh) * 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140061770A1 (en) * 2008-12-26 2014-03-06 SK Hynix Inc. Nonvolatile memory device
US20150348639A1 (en) * 2014-05-30 2015-12-03 Snu R&Db Foundation Cell string and reading method for the cell string
US20150357413A1 (en) * 2014-06-05 2015-12-10 Sandisk Technologies Inc. Three Dimensional NAND Device Having a Wavy Charge Storage Layer
US20180294270A1 (en) * 2017-04-05 2018-10-11 Samsung Electronics Co., Ltd. Vertical stack memory device
CN108695338A (zh) * 2017-04-05 2018-10-23 三星电子株式会社 竖直堆叠存储器件

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