KR20130123165A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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세이이치 아리토메
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 기판으로부터 돌출된 수직채널막들; 상기 수직채널막들을 감싸면서 교대로 적층된 콘트롤 게이트들 및 층간절연막들; 상기 수직채널막들과 상기 콘트롤 게이트들 사이에 개재되어 상기 층간절연막들에 의해 상호 분리된 플로팅 게이트들; 및 상기 플로팅 게이트들과 상기 콘트롤 게이트들 사이에 형성된 전하차단막들을 포함한다. 따라서, 반도체 장치의 데이터 리텐션 특성을 향상시키고, 셀 전류를 증가시키고, 커플링 비를 증가시켜 반도체 장치의 구동 특성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 공정 난이도를 낮출 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 플로팅 게이트를 포함하는 3차원 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 메모리 셀 구조를 나타내는 단면도이다.
도 1에 도시된 바와 같이, 메모리 소자는 소스 영역(11)이 구비된 기판(10)으로부터 돌출된 채널막(17)을 따라 적층된 하부 선택 트랜지스터(LST), 복수의 메모리 셀들(MC) 및 상부 선택 트랜지스터(UST)를 포함한다.
여기서, 메모리 셀(MC)은 채널막(17), 채널막(17)을 감싸는 링 형태의 플로팅 게이트(14), 채널막(17)과 플로팅 게이트(14) 사이에 개재된 터널절연막(16), 플로팅 게이트(14)와 교대로 적층된 콘트롤 게이트들(12), 플로팅 게이트(14)와 콘트롤 게이트들(12) 사이에 개재된 전하차단막(15)을 포함한다.
이와 같은 구조에 따르면, 하나의 메모리 셀(MC)은 하나의 플로팅 게이트(14)와 두 개의 콘트롤 게이트들(12)을 포함한다. 따라서, 각 메모리 셀(MC)은 두 개의 콘트롤 게이트들(12)에 의해 제어되고, 적층 방향으로 이웃한 메모리 셀들(MC)은 콘트롤 게이트(12)를 공유한다.
종래기술에 따른 메모리 소자의 제조 공정을 간단히 살펴보면 다음과 같다.
먼저, 소스 영역(11)이 구비된 기판(10) 상에 도전막들(12) 및 층간절연막들(13)을 교대로 적층한다. 이어서, 도전막들(12) 및 층간절연막들(13)을 식각하여 채널 홀들을 형성한 후, 채널 홀들 내에 노출된 층간절연막들(13)을 일부 두께 식각하여 리세스 영역들을 형성한다. 이어서, 리세스 영역들이 형성된 채널 홀들의 내벽에 전하차단막들(15)을 형성한 후, 리세스 영역들 내에 플로팅 게이트들(14)을 형성한다. 이어서, 채널 홀들 내에 터널절연막들(16)을 형성한 후, 채널막들(17)을 형성한다. 이어서, 도전막들(12) 및 층간절연막들(13)을 식각하여 채널막들(17)들 사이에 슬릿을 형성한 후, 슬릿 내에 절연막(18)을 형성한다.
전술한 바와 같은 공정에 따르면, 층간절연막들(13)의 식각 두께에 따라 플로팅 게이트들(14)의 두께가 결정된다. 그러나, 층간절연막들(13)을 균일한 두께로 식각하는 것이 어렵기 때문에, 메모리 셀들 마다 플로팅 게이트(14)의 두께가 상이하게 된다. 또한, 리세스 영역 내에 전하차단막(15) 및 플로팅 게이트(14)가 형성되기 때문에, 플로팅 게이트(14)를 충분한 두께로 형성하기 위해서는 층간절연막들(13)의 두께를 증가시켜야 한다. 따라서, 적층막들의 두께가 높아져 채널 홀들을 형성하기 위한 식각 공정의 난이도가 높아지는 문제점이 있다.
본 발명의 일 실시예는 커플링 비를 개선한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 기판으로부터 돌출된 수직채널막들; 상기 수직채널막들을 감싸면서 교대로 적층된 콘트롤 게이트들 및 층간절연막들; 상기 수직채널막들과 상기 콘트롤 게이트들 사이에 개재되어 상기 층간절연막들에 의해 상호 분리된 플로팅 게이트들; 및 상기 플로팅 게이트들과 상기 콘트롤 게이트들 사이에 형성된 전하차단막들을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 제1 희생막들 및 제2 희생막들을 교대로 형성하는 단계; 상기 제1 희생막들 및 상기 제2 희생막들을 식각하여 채널 홀을 형성하는 단계; 상기 채널 홀 내에 플로팅 게이트용 물질막, 터널절연막 및 채널막을 형성하는 단계; 상기 제1 희생막들 및 상기 제2 희생막들을 식각하여 슬릿을 형성하는 단계; 상기 슬릿에 의해 노출된 상기 제1 희생막들을 제거하여 제1 리세스 영역들을 형성하는 단계; 상기 제1 리세스 영역들 내에 제1 전하차단막들을 형성하는 단계; 상기 제1 전하차단막들이 형성된 상기 제1 리세스 영역들 내에 도전막들을 형성하는 단계; 상기 슬릿에 의해 노출된 상기 제2 희생막들을 제거하여 제2 리세스 영역들을 형성하는 단계; 상기 제2 리세스 영역들에 노출된 상기 플로팅 게이트용 물질막을 식각하여 플로팅 게이트들을 형성하는 단계; 및 상기 플로팅 게이트용 물질막이 식각된 상기 제2 리세스 영역들에 내에 층간절연막들을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 도전막들 및 희생막들을 교대로 형성하는 단계; 상기 도전막들 및 상기 희생막들을 식각하여 채널 홀을 형성하는 단계; 상기 채널 홀 내에 전하차단막, 플로팅 게이트용 물질막, 터널절연막 및 채널막을 형성하는 단계; 상기 도전막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계; 상기 슬릿에 의해 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계; 상기 리세스 영역들에 노출된 상기 전하차단막 및 상기 플로팅 게이트용 물질막을 식각하는 단계; 및 상기 전하차단막 및 상기 플로팅 게이트용 물질막이 식각된 상기 리세스 영역들에 내에 층간절연막들을 형성하는 단계를 포함한다.
반도체 장치의 데이터 리텐션 특성을 향상시키고, 셀 전류를 증가시키고, 커플링 비를 증가시켜 반도체 장치의 구동 특성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 공정 난이도를 낮출 수 있다.
도 1은 종래기술에 따른 3차원 비휘발성 메모리 소자의 메모리 셀 구조를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 셀 구조를 나타내는 단면도이다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 단면을 나타내는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 셀 구조를 나타내는 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 기판(미도시됨)으로부터 돌출된 수직채널막들(27)을 포함하고, 각 수직채널막(27)을 감싸면서 교대로 적층된 콘트롤 게이트들(22) 및 층간절연막들(23), 수직채널막(27)과 콘트롤 게이트들(22) 사이에 개재된 플로팅 게이트들(24), 및 플로팅 게이트들(24)과 콘트롤 게이트들(22) 사이에 개재된 전하차단막들(25)을 포함한다. 또한, 반도체 장치는 수직채널막(27)의 측벽을 끊김없이 감싸는 터널절연막(26)을 더 포함한다. 이와 같은 구조에 따르면, 수직채널막(27)을 따라 복수의 메모리 셀들(MC)이 일정 간격으로 적층된다.
수직채널막들(27)은 매트릭스 형태로 배열되거나, 지그재그 형태로 배열될 수 있다. 또한, 수직채널막들(27)은 중심 영역까지 반도체막으로 완전히 매립된 형태를 갖거나, 중심 영역에 절연막이 매립된 튜브 형태를 가질 수 있다.
전하차단막들(25)은 플로팅 게이트들(24)을 각각 감싸는 링 형태의 제1 전하차단막일 수 있다. 또는, 전하차단막들(25)은 콘트롤 게이트들(22)의 측면, 상부면 및 하부면을 감싸도록 플로팅 게이트들(24)과 콘트롤 게이트들(22) 사이 및 콘트롤 게이트들(22)과 층간절연막들(23) 사이에 개재된 "ㄷ" 형태의 제2 전하차단막일 수 있다. 반도체 장치는 제1 및 제2 전하차단막들 중 하나를 포함하거나, 제1 및 제2 전하차단막들을 둘다 포함할 수 있다. 도 2에서는 반도체 장치가 제1 전하차단막을 포함하는 경우를 도시하였다.
플로팅 게이트들(24)은 수직채널막(27)을 감싸는 링 형태로 형성된다. 플로팅 게이트들(24)은 폴리실리콘막, 금속막 또는 실리사이드막을 포함할 수 있으며, 예를 들어, 실리사이드막은 루테늄 실리사이드막(RuSix)일 수 있다.
여기서, 플로팅 게이트들(24)은 일정 거리 이격되어 배치되며, 층간절연막들(23)에 의해 상호 분리된다. 본 발명의 일 실시예에 따르면, 적층된 메모리 셀들(MC) 사이의 스페이스 영역(SP)에 형성된 플로팅 게이트용 물질막을 식각하여 적층된 메모리 셀들(MC)의 플로팅 게이트들(24)을 상호 분리시킨다. 따라서, 식각 과정에서 메모리 셀 영역의 플로팅 게이트용 물질막들도 일부 식각될 수 있다. 따라서, 플로팅 게이트들(24)의 폭(W1)은 콘트롤 게이트(22) 또는 전하차단막(25)의 폭(W2)과 동일하거나 더 작은 값을 가질 수 있다(W1≤W2).
이와 같은 구조를 갖는 반도체 장치의 구동 방법을 간단히 살펴보면 다음과 같다.
소거 동작시, 수직채널막들(27)에는 양의 소거 전압(Vers)을 인가하고 콘트롤 게이트들(22)은 접지시킨다. 또는, 수직 채널막들(27)은 접지시키고 콘트롤 게이트들(22)에 음의 소거 전압(Vers)을 인가한다. 이러한 경우, 각 메모리 셀의 플로팅 게이트(24)에 저장된 전하들이 수직 채널막(27)으로 방출된다.
프로그램 동작시, 선택된 메모리 셀들의 콘트롤 게이트들(22)에 프로그램 전압(Vpgm)을 인가한다. 이러한 경우, 수직채널막(27)으로부터 선택된 메모리 셀들의 플로팅 게이트들(24)로 전하가 주입된다.
리드 동작시, 선택된 메모리 셀들의 콘트롤 게이트(22)에 리드 전압(Vread)을 인가하고, 선택되지 않은 메모리 셀들의 콘트롤 게이트들(22)에는 턴온 전압(Von)을 인가한다. 여기서, 턴온 전압(Von)은 메모리 셀이 프로그램된 상태인지 또는 소거된 상태인지에 상관없이 메모리 셀을 턴온시키는 전압이다. 또한, 리드 전압(Vread)은 메모리 셀이 프로그램된 상태이면 턴오프시키고, 메모리 셀이 소거된 상태이면 턴온시키는 전압이다.
본 발명의 일 실시예에 따르면, 상/하로 적층된 메모리 셀들의 플로팅 게이트들(24) 및 전하차단막들(25)이 층간절연막들(23)에 의해 분리된다. 따라서, 적층된 메모리 셀들의 플로팅 게이트들(24)에 저장된 전하가 이동하여 데이터가 손상되는 것을 방지할 수 있다.
플로팅 게이트들(24)은 균일한 두께를 갖는 직선 타입(straigh type)으로 형성된다. 따라서, 셀 전류를 증가시키고, 반도체 장치의 제조 공정 난이도를 낮출 수 있다.
또한, 메모리 셀의 커플링 비(Coupling Ratio;CR)를 증가시켜 메모리 소자의 구동 특성을 향상시킬 수 있다. 커플링 비(CR)는 하기의 수학식 1에 의해 결정된다. 여기서, C1은 전하차단막(25)의 가장자리에서의 캐패시턴스를 나타내고, C3는 전하차단막(25)의 중심에서의 캐패시턴스를 나타내고, C2는 터널절연막에 의한 캐패시턴스를 나타낸다.
Figure pat00001
본 발명의 일 실시예에 따르면, 적층된 메모리 셀들의 플로팅 게이트들(24)을 상호 분리시킴으로써 전하차단막(25)의 가장자리에서의 캐패시턴스(C2)을 증가시킬 수 있다. 따라서, 메모리 소자의 커플링 비가 증가되어 프로그램/소거 속도를 개선할 수 있다.
도 3a 내지 도 3c는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 소스 영역(41) 등 요구되는 하부구조물이 형성된 기판(40) 상에 제1 희생막들(30) 및 제2 희생막들(31)을 교대로 형성한다. 여기서, 소스 영역(41)은 기판(40)의 표면에 N타입의 불순물을 도핑하여 형성될 수 있다.
제1 희생막들(30)은 콘트롤 게이트들 또는 선택 게이트들을 형성하기 위한 것이다. 제1 희생막들(30) 중에서 최하부의 적어도 한 층의 제1 희생막(30) 및 최상부의 적어도 한 층의 제1 희생막(30)은 선택 게이트들을 형성하기 위한 것이고, 나머지 제1 희생막들(30)은 콘트롤 게이트들을 형성하기 위한 것이다. 선택 게이트들을 형성하기 위한 제1 희생막들(30)은 선택 트랜지스터의 특성을 고려하여 콘트롤 게이트들을 형성하기 위한 제1 희생막들(30)에 비해 두꺼운 두께로 형성될 수 있다. 제2 희생막들(31)은 적층된 콘트롤 게이트들 및 선택 게이트들을 상호 분리시키기 위한 것이다.
제1 희생막(30)과 제2 희생막(31)은 상호 식각 선택비가 큰 물질막으로 형성된다. 제1 실시예에서는 제1 희생막(30)은 산화막(SiO2)으로 형성되고, 제2 희생막(31)은 질화막(SiN)으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 희생막들(30) 및 제2 희생막들(31)을 식각하여 채널 홀들을 형성한다. 채널 홀들은 매트릭스 형태로 배열되거나, 지그재그 형태로 배열될 수 있다.
이어서, 각 채널 홀들 내에 플로팅 게이트용 물질막(34)을 형성한다. 여기서, 플로팅 게이트용 물질막(34)은 채널 홀들의 내면을 따라 균일한 두께로 형성되므로, 적층된 메모리 셀들이 균일한 두께의 플로팅 게이트를 포함하게 된다. 플로팅 게이트용 물질막(34)은 폴리실리콘막, 금속막 및 실리사이드막 중 적어도 하나를 포함하도록 형성될 수 있다. 또한, 플로팅 게이트용 물질막(34)은 10nm 이하의 두께로 형성될 수 있다.
이어서, 터널절연막(36)을 형성한 후, 터널절연막(36) 상에 제1 채널막을 형성한다. 이때, 플로팅 게이트용 도전막(34), 터널절연막(36) 및 제1 채널막은 채널 홀들의 측벽 뿐만 아니라 채널 홀들의 저면에도 형성된다. 따라서, 소스 영역(41)을 노출시키기 위해, 채널 홀들의 저면에 형성된 플로팅 게이트용 도전막(34), 터널절연막(36) 및 제1 채널막을 식각한다. 이때, 제1 채널막은 식각 과정에서 터널절연막(36)이 손상되는 것을 방지하는 보호막으로서의 역할을 수행할 수 있다.
이어서, 제1 채널막 상에 제2 채널막을 형성한다. 이로써, 제1 채널막 및 제2 채널막을 포함하며, 기판(40)으로부터 돌출된 수직채널막들(37)이 형성된다. 이때, 제2 채널막을 형성하기에 앞서 제1 채널막을 제거하는 것도 가능하다. 또한, 제2 채널막은 채널 홀을 완전히 매립하도록 형성하거나, 중심 영역이 오픈된 구조로 형성될 수 있다. 오픈된 중심 영역에는 절연막이 매립된다.
도 3b에 도시된 바와 같이, 제1 희생막들(30) 및 제2 희생막들(31)을 식각하여 채널 홀들 사이에 슬릿들(S)을 형성한다. 이때, 채널 홀들 사이마다 슬릿들(S)을 형성하거나, 채널 홀들 사이의 일부에 한해 슬릿들(S)을 형성할 수 있다.
이어서, 슬릿들(S) 내에 노출된 제1 희생막들(30)을 제거하여 제1 리세스 영역들을 형성한다. 이어서, 제1 리세스 영역들 내에 전하차단막들(35)을 형성한다. 전하차단막들(35)은 하프늄산화막(HfO) 등의 고유전상수(high-k) 물질막으로 형성되거나, 산화막, 질화막 및 산화막이 적층된 ONO막으로 형성될 수 있다.
이어서, 전하차단막들(35)이 형성된 제1 리세스 영역들 내에 도전막(32)을 형성한다. 여기서, 도전막(32)은 폴리실리콘막으로 형성되거나, 텅스텐막 등의 금속막으로 형성될 수 있다. 예를 들어, 제1 리세스 영역들이 매립되도록 도전막(32)을 증착한 후, 에치백 공정으로 슬릿들(S)의 내벽에 증착된 도전막(32)을 제거하여, 제1 리세스 영역들에 매립된 도전막(32)을 각각 분리시킨다. 이로써, 수직채널막(37)을 따라 적층된 적어도 한 개의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 한 개의 상부 선택 트랜지스터가 형성된다.
도 3c에 도시된 바와 같이, 슬릿들(S) 내에 노출된 제2 희생막들(31)을 제거하여 제2 리세스 영역들을 형성한다. 이어서, 제2 리세스 영역들에 노출된 플로팅 게이트용 물질막(34)을 식각한다. 이때, 스페이스 영역들(SP)에 형성된 플로팅 게이트용 물질막들(34)이 제거되고, 메모리 셀 영역들에 한 해 플로팅 게이트용 물질막들(34)이 잔류된다. 이로써, 플로팅 게이트들(34A)이 형성된다.
여기서, 플로팅 게이트용 물질막들(34)을 식각하는 과정에서 메모리 셀 영역의 플로팅 게이트용 물질막들(34)도 일부 식각될 수 있다. 따라서, 플로팅 게이트용 물질막들(34)을 10nm 이하의 얇은 두께로 형성함으로써, 메모리 셀 영역의 플로팅 게이트용 물질막들(34)이 식각되는 것을 최소화할 수 있다.
이어서, 플로팅 게이트용 물질막들(34)이 식각된 제2 리세스 영역들 및 슬릿들(S) 내에 절연막(38)을 형성한다. 이때, 제2 리세스 영역들에 형성된 절연막(38)은 적층된 도전막들(32), 즉, 적층된 콘트롤 게이트들 및 선택 게이트들을 상호 분리시키는 층간절연막이 된다. 참고적으로, 절연막(38)의 증착 조건을 조절하여 제2 리세스 영역들 및 슬릿들(S) 중 적어도 일부에 에어 갭을 형성하는 것도 가능하다.
전술한 바와 같은 제1 실시예에 따르면, 플로팅 게이트를 포함한 3차원 비휘발성 메모리 소자를 용이하게 형성할 수 있다. 특히, 적층된 메모리 셀들의 플로팅 게이트들을 하나의 증착 공정으로 형성함으로써, 균일한 두께의 플로팅 게이트들을 용이하게 형성할 수 있다. 따라서, 3차원 비휘발성 메모리 소자의 제조 공정 난이도를 낮출 수 있다.
한편, 제1 실시예에서는 제1 희생막들을 먼저 제거하고 제2 희생막들을 나중에 제거하는 경우에 대해 설명하였으나, 제2 희생막들을 먼저 제거하고 제1 희생막들을 나중에 제거하는 것도 가능하다.
또한, 제1 실시예에서는 수직 채널막(37)을 따라 차례로 적층된 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터를 동시에 형성하는 경우에 대해 설명하였으나, 이들을 별도의 공정으로 형성하는 것 또한 가능하다.
제1 실시예의 경우, 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터는 모두 동일한 구조를 가지며, 하부 선택 트랜지스터 및 상부 선택 트랜지스터에 포함된 터널절연막(36), 플로팅 게이트(34A) 및 전하차단막(35)은 게이트 절연막으로서 역할을 하게 된다.
그러나, 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터를 별도의 공정으로 형성하는 경우, 하부 및 상부 선택 트랜지스터들은 메모리 셀들과 상이한 구조로 형성될 수 있다. 예를 들어, 하부 선택 트랜지스터를 형성한 후에, 복수의 메모리 셀들을 형성하고, 이어서, 상부 선택 트랜지스터를 형성한다. 여기서, 하부 선택 트랜지스터 및 상부 선택 트랜지스터를 형성할 때는, 채널 홀들 내에 산화막 등의 게이트 절연막을 형성한다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 소스 영역(61) 등 요구되는 하부구조물이 형성된 기판(60) 상에 제1 희생막들(50) 및 제2 희생막들(51)을 교대로 형성한다. 제2 실시예에서는 제1 희생막(50)은 산화막으로 형성되고, 제2 희생막(51)은 질화막으로 형성되는 경우에 대해 설명하도록 한다.
이어서, 제1 희생막들(50) 및 제2 희생막들(51)을 식각하여 채널 홀들을 형성한 후, 각 채널 홀들 내에 제1 전하차단막(59), 플로팅 게이트용 물질막(54), 터널절연막(56) 및 수직채널막(57)을 형성한다. 여기서, 제1 전하차단막(59)은 하프늄산화막(HfO) 등의 고유전상수(high-k) 물질막으로 형성되거나, 산화막, 질화막 및 산화막이 적층된 ONO막으로 형성될 수 있다.
도 4b에 도시된 바와 같이, 제1 희생막들(50) 및 제2 희생막들(51)을 식각하여 채널 홀들 사이에 슬릿들(S)을 형성한다. 이어서, 슬릿들(S) 내에 노출된 제1 희생막들(50)을 제거하여 제1 리세스 영역들을 형성한다. 이어서, 제1 리세스 영역들 내에 제2 전하차단막들(55) 및 도전막(52)을 형성한다. 여기서, 제2 전하차단막들(55)을 형성하는 공정은 생략하고, 제1 리세스 영역들 내에 도전막(52)만을 형성하는 것도 가능하다.
도 4c에 도시된 바와 같이, 슬릿들(S) 내에 노출된 제2 희생막들(51)을 제거하여 제2 리세스 영역들을 형성한다. 이어서, 제2 리세스 영역들에 노출된 제1 전하차단막(59) 및 플로팅 게이트용 물질막(54)을 식각한다. 이로써, 제1 전하차단막(59A) 및 플로팅 게이트들(54A)이 형성된다. 이어서, 제2 리세스 영역들 및 슬릿들(S) 내에 절연막(58)을 형성한다.
전술한 바와 같은 제2 실시예에 따르면, 각 메모리 셀들이 수직채널막(57)을 감싸는 링 형태의 제1 전하차단막(59A) 및 도전막(52), 즉 콘트롤 게이트를 감싸는 "ㄷ" 형태의 제2 전하차단막(55)을 포함하게 된다. 따라서, 메모리 소자의 데이터 리텐션 특성을 향상시킬 수 있다.
도 5a 및 도 5b는 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 앞서 제1 및 제2 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 5a에 도시된 바와 같이, 소스 영역(81) 등 요구되는 하부구조물이 형성된 기판(80) 상에 도전막들(70) 및 희생막들(71)을 교대로 형성한다. 여기서, 도전막들(70)은 폴리실리콘막, 도프드 폴리실리콘막, 도프드 비정질 실리콘막, 금속막 등으로 형성되고, 희생막들(71)은 산화막, 질화막, 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등으로 형성될 수 있다. 제3 실시예에서는 도전막(70)은 텅스텐막으로 형성되고, 희생막(71)은 질화막으로 형성되는 경우에 대해 설명하도록 한다.
이어서, 도전막들(70) 및 희생막들(71)을 식각하여 채널 홀들을 형성한 후, 각 채널 홀들 내에 전하차단막(79), 플로팅 게이트용 물질막(74), 터널절연막(76) 및 수직채널막(77)을 형성한다.
도 5b에 도시된 바와 같이, 도전막들(70) 및 희생막들(71)을 식각하여 채널 홀들 사이에 슬릿들(S)을 형성한다. 이어서, 슬릿들(S) 내에 노출된 희생막들(71)을 제거하여 리세스 영역들을 형성한다. 이어서, 리세스 영역들에 노출된 제1 전하차단막(79) 및 플로팅 게이트용 물질막(74)을 식각한다. 이로써, 제1 전하차단막(79A) 및 플로팅 게이트들(74A)이 형성된다. 이어서, 리세스 영역들 및 슬릿들(S) 내에 절연막(78)을 형성한다.
전술한 바와 같은 제3 실시예에 따르면, 리세스 영역들 내에 전하차단막을 형성하지 않으므로, 적층막들의 높이를 감소시킬 수 있다. 또한, 희생막들을 제거한 후 도전막을 형성하는 공정을 실시하지 않으므로, 공정 단계를 감소시켜 제조 비용을 절감할 수 있다.
도 6은 본 발명의 제4 실시예에 따른 반도체 장치의 단면을 나타내는 단면도이다.
도 6에 도시된 바와 같이, 제4 실시예에 따른 반도체 장치는 파이프 게이트(90A, 90B) 및 파이프 게이트(90A, 90B) 상에 교대로 적층된 층간절연막들(91) 및 도전막들(92)을 포함한다. 여기서, 최상부의 적어도 한 층의 도전막들(92)은 선택 게이트로 사용되고, 나머지 도전막들(92)은 콘트롤 게이트로 사용된다. 또한, 반도체 장치는 U형태의 채널막들(97)을 더 포함하며, 각 채널막(97)은 파이프 게이트(90A, 90B) 내에 형성된 파이프 채널막과 파이프 채널막에 의해 하단이 연결된 제1 및 제2 수직채널막들을 포함한다.
이와 같은 구조에 따르면, 제1 및 제2 수직채널막들을 따라 복수의 메모리 셀들(MC)이 적층되고, 복수의 메모리 셀들의 상부에 선택 트랜지스터들(ST)이 적층된다. 또한, 제1 수직채널막을 따라 적층된 메모리 셀들(MC)과 제2 수직채널막을 따라 적층된 메모리 셀들(MC)은 파이프 트랜지스터(Trp)에 의해 연결되어 하나의 스트링(string)을 구성한다.
본 도면에는 도시되지 않았으나, 제1 수직채널막은 선택 게이트의 상부에 형성된 소스라인(미도시됨)과 연결되고, 제2 수직채널막은 선택 게이트의 상부에 형성된 비트라인(미도시됨)과 연결된다.
각 메모리 셀(MC) 및 선택 트랜지스터(ST)는 제1 또는 제2 수직채널막을 감싸는 터널절연막(96), 플로팅 게이트(94A), 전하차단막(95) 및 콘트롤 게이트(92)를 포함한다. 여기서, 선택 트랜지스터(ST)에 포함된 터널절연막(96), 플로팅 게이트(94A) 및 전하차단막(95)은 게이트 절연막으로 사용된다. 또한, 앞서 설명한 바와 같이 메모리 셀(MC)과 선택 트랜지스터(ST)를 별도의 공정으로 형성하는 경우, 선택 트랜지스터(ST)는 플로팅 게이트(94A)를 포함하지 않고 산화막으로 이루어진 게이트절연막을 포함할 수 있다.
파이프 트랜지스터(Trp)는 파이프 채널막을 감싸는 터널절연막(96), 플로팅 게이트용 물질막(94B), 및 파이프 게이트(90A, 90B)를 포함한다. 여기서, 제2 파이프 게이트(90B)는 슬릿들(S)을 형성하기 위한 식각 공정에서 식각정지막으로 역할을 할 뿐만 아니라, 파이프 채널막의 상부면을 감싸 셀 전류를 개선시키는 역할을 한다. 또한, 플로팅 게이트용 물질막(94B)은 파이프 게이트(90A, 90B)와 접하도록 형성되므로, 파이프 게이트로서의 역할을 하게 된다.
제4 실시예에 따른 반도체 장치의 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 제1 파이프 게이트(90A)를 식각하여 트렌치들을 형성한 후, 트렌치들 내에 실리콘 질화막, 티타늄 질화막 등의 제1 희생막들을 형성한다. 이어서, 제1 희생막들이 형성된 제1 파이프 게이트(90A) 상에 제2 파이프 게이트(90B)를 형성한 후, 제2 희생막들 및 제3 희생막들을 교대로 적층한다. 이어서, 제2 희생막들, 제3 희생막들 및 제2 파이프 게이트(90B)를 식각하여 파이프 트렌치들과 연결되는 채널 홀들을 형성한다. 이어서, 트렌치들 내의 제1 희생막을 제거한 후, 채널 홀들 및 트렌치들의 내면을 따라 플로팅 게이트용 물질막 및 터널절연막(96)을 형성한다. 이어서, 터널절연막(96) 상에 채널막(97)을 형성한다. 이어서, 제2 희생막들 및 제3 희생막들을 식각하여 슬릿들(S)을 형성하고, 전하차단막(95) 및 도전막(92) 등을 형성하는 공정은 앞서 제1 실시예에서 설명한 바와 동일하게 실시된다.
참고로, 제2 파이프 게이트(90B)를 형성하는 공정은 생략할 수 있다. 또한, 채널 홀들의 내벽에 플로팅 게이트용 물질막을 형성한 후에 제1 희생막들을 제거하는 것도 가능하다. 이러한 경우, 파이프 트랜지스터(Trp)는 플로팅 게이트용 물질막(94B)을 포함하지 않는다.
한편, 제4 실시예에서는 제1 실시예를 적용하여 반도체 장치를 제조하는 방법에 대해 설명하였으나, 제2 또는 제3 실시예를 적용하여 반도체 장치를 제조하는 것 또한 가능하다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 제1 내지 제4 실시예에서 설명된 셀 구조를 포함하도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 7을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
22: 콘트롤 게이트 23: 층간절연막
24: 플로팅 게이트 25: 전하차단막
26: 터널절연막 27: 수직채널막

Claims (20)

  1. 기판으로부터 돌출된 수직채널막들;
    상기 수직채널막들을 감싸면서 교대로 적층된 콘트롤 게이트들 및 층간절연막들;
    상기 수직채널막들과 상기 콘트롤 게이트들 사이에 개재되어 상기 층간절연막들에 의해 상호 분리된 플로팅 게이트들; 및
    상기 플로팅 게이트들과 상기 콘트롤 게이트들 사이에 형성된 전하차단막들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 전하차단막들은 상기 플로팅 게이트들을 감싸는 링 형태의 제1 전하차단막들인
    반도체 장치.
  3. 제1항에 있어서,
    상기 전하차단막들은 상기 콘트롤 게이트들을 각각 감싸도록 상기 플로팅 게이트들과 상기 콘트롤 게이트들 사이 및 상기 콘트롤 게이트들과 상기 층간절연막들 사이에 개재된 제2 전하차단막들인
    반도체 장치.
  4. 제1항에 있어서,
    상기 전하차단막들은,
    상기 플로팅 게이트들을 감싸는 링 형태의 제1 전하차단막들; 및
    상기 콘트롤 게이트들을 각각 감싸도록 상기 제1 전하차단막들과 상기 콘트롤 게이트들 사이 및 상기 콘트롤 게이트들과 상기 층간절연막들 사이에 개재된 제2 전하차단막들을 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 플로팅 게이트들은 폴리실리콘막, 금속막 또는 실리사이드막을 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 플로팅 게이트는 10nm 이하의 두께를 갖는
    반도체 장치.
  7. 제1항에 있어서,
    상기 플로팅 게이트들의 폭은 상기 층간절연막들의 폭과 동일하거나 작은 값을 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 콘트롤 게이트들은 폴리실리콘막 또는 텅스텐막을 포함하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 수직채널막들의 측벽을 끊김없이 감싸는 제1 터널절연막
    을 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 콘트롤 게이트들의 하부에 형성된 적어도 하나의 하부 선택 트랜지스터; 및
    상기 콘트롤 게이트들의 상부에 형성된 적어도 하나의 상부 선택 트랜지스터
    를 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 콘트롤 게이트들의 하부에 형성된 파이프 게이트;
    상기 파이프 게이트 내에 형성되어 상기 수직채널막들의 하단을 연결시키는 파이프 채널막; 및
    상기 콘트롤 게이트들의 상부에 형성된 선택 게이트들
    를 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 파이프 채널막을 감싸는 제2 터널절연막; 및
    상기 제2 터널절연막과 상기 파이프 게이트 사이에 개재된 플로팅 게이트용 도전막
    을 더 포함하는 반도체 장치.
  13. 제1 희생막들 및 제2 희생막들을 교대로 형성하는 단계;
    상기 제1 희생막들 및 상기 제2 희생막들을 식각하여 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 플로팅 게이트용 물질막, 터널절연막 및 채널막을 형성하는 단계;
    상기 제1 희생막들 및 상기 제2 희생막들을 식각하여 슬릿을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 제1 희생막들을 제거하여 제1 리세스 영역들을 형성하는 단계;
    상기 제1 리세스 영역들 내에 제1 전하차단막들을 형성하는 단계;
    상기 제1 전하차단막들이 형성된 상기 제1 리세스 영역들 내에 도전막들을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 제2 희생막들을 제거하여 제2 리세스 영역들을 형성하는 단계;
    상기 제2 리세스 영역들에 노출된 상기 플로팅 게이트용 물질막을 식각하여 플로팅 게이트들을 형성하는 단계; 및
    상기 플로팅 게이트용 물질막이 식각된 상기 제2 리세스 영역들에 내에 층간절연막들을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 플로팅 게이트용 물질막을 형성하기 전에, 상기 채널 홀 내에 제2 전하차단막을 형성하는 단계; 및
    상기 제1 리세스 영역들을 형성한 후에, 상기 제1 리세스 영역들에 노출된 상기 제2 전하차단막을 식각하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 제1 희생막은 산화막으로 형성되고, 상기 제2 희생막은 질화막으로 형성된
    반도체 장치 제조 방법.
  16. 제13항에 있어서,
    상기 도전막들은 폴리실리콘막 또는 텅스텐막을 포함하는
    반도체 장치 제조 방법.
  17. 제13항에 있어서,
    상기 플로팅 게이트용 물질막은 10nm 이하의 두께로 형성된
    반도체 장치 제조 방법.
  18. 도전막들 및 희생막들을 교대로 형성하는 단계;
    상기 도전막들 및 상기 희생막들을 식각하여 채널 홀을 형성하는 단계;
    상기 채널 홀 내에 전하차단막, 플로팅 게이트용 물질막, 터널절연막 및 채널막을 형성하는 단계;
    상기 도전막들 및 상기 희생막들을 식각하여 슬릿을 형성하는 단계;
    상기 슬릿 내에 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계;
    상기 리세스 영역들에 노출된 상기 전하차단막 및 상기 플로팅 게이트용 물질막을 식각하는 단계; 및
    상기 전하차단막 및 상기 플로팅 게이트용 물질막이 식각된 상기 리세스 영역들에 내에 층간절연막들을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 도전막들은 폴리실리콘막 또는 텅스텐막으로 형성되고, 상기 희생막들은 산화막 또는 질화막으로 형성된
    반도체 장치 제조 방법.
  20. 제18항에 있어서,
    상기 플로팅 게이트용 물질막은 10nm 이하의 두께로 형성된
    반도체 장치 제조 방법.
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