CN111276488B - 非易失性存储器件 - Google Patents

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Abstract

一种非易失性存储器件包括：基板，包括单元区域和***电路区域；在单元区域上的堆叠结构，该堆叠结构包括彼此分隔并依次堆叠的多个栅极图案；半导体图案，穿过堆叠结构连接到基板；***电路元件，在***电路区域上；第一层间绝缘膜，在单元区域和***电路区域上，该第一层间绝缘膜覆盖***电路元件；以及下接触，穿过第一层间绝缘膜连接到***电路元件，下接触的顶表面的高度低于或等于所述多个栅极图案中在第一层间绝缘膜上的最下面的栅极图案的底表面的高度。

Description

非易失性存储器件
技术领域
本公开涉及一种非易失性存储器件及其制造方法，更具体地，涉及包括***电路接触的非易失性存储器件及其制造方法。
背景技术
半导体存储器件是使用半导体诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)实现的存储器件。半导体存储器件通常可以分为易失性存储器件和非易失性存储器件。
易失性存储器件是存储在其中的数据在电源中断时丢失的存储器件。易失性存储器件的代表性示例可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器件是即使在电源被切断时也保持存储在其中的数据的存储器件。非易失性存储器件的代表性示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、电阻存储器件(例如，相变RAM(PRAM)、铁电RAM(FRAM)、电阻RAM(RRAM))等。
另外，非易失性存储器件的集成度已经提高以满足消费者所需的优异性能和低价格。然而，在二维或平面存储器件的情况下，集成度由单位存储单元占据的面积确定。因此，近来，已经发展了其中单位存储单元垂直地布置的三维存储器件。
发明内容
一些示例实施方式通过在***电路区域中形成下接触而提供具有提高的集成度、可靠性和性能的非易失性存储器件。
一些示例实施方式还提供一种通过在***电路区域中形成下接触而制造具有提高的集成度、可靠性和性能的非易失性存储器件的方法。
然而，一些其它的示例实施方式不限于这里阐述的那些。通过参照下面给出的本发明的详细描述，本发明的以上和其它的方面对于本发明所属的领域内的普通技术人员将变得更加明显。
根据本发明构思的一些示例实施方式，提供一种非易失性存储器件，该非易失性存储器件包括：基板，包括单元区域和***电路区域；在单元区域上的堆叠结构，该堆叠结构包括彼此分隔并依次堆叠的多个栅极图案；半导体图案，穿过堆叠结构连接到基板；在***电路区域上的***电路元件；第一层间绝缘膜，在单元区域和***电路区域上，该第一层间绝缘膜覆盖***电路元件；以及下接触，穿过第一层间绝缘膜连接到***电路元件，该下接触的顶表面的高度低于或等于所述多个栅极图案中在第一层间绝缘膜上的最下面的栅极图案的底表面的高度。
根据本发明构思的一些示例实施方式，提供一种非易失性存储器件，该非易失性存储器件包括：基板，包括单元区域和***电路区域；在单元区域上的接地选择线，该接地选择线沿着基板的顶表面延伸；在***电路区域上的***电路元件；在基板上的第一层间绝缘膜，该第一层间绝缘膜覆盖接地选择线和***电路元件；在单元区域的第一层间绝缘膜上的模结构，该模结构包括交替堆叠的字线和绝缘图案；在第一层间绝缘膜上的第二层间绝缘膜，该第二层间绝缘膜覆盖模结构和***电路区域；半导体图案，穿过接地选择线、第一层间绝缘膜和模结构连接到基板；以及***电路接触，包括下接触和上接触，该下接触穿过第一层间绝缘膜连接到***电路元件，该上接触穿过第二层间绝缘膜连接到下接触。
根据本发明构思的一些示例实施方式，提供一种非易失性存储器件，该非易失性存储器件包括：基板，包括单元区域和***电路区域；堆叠结构，在单元区域上，该堆叠结构包括彼此分隔并从基板的顶表面起依次堆叠的第一栅极图案、第二栅极图案和第三栅极图案；半导体图案，穿过堆叠结构连接到基板；***电路元件，在***电路区域上；第一层间绝缘膜，在基板上，该第一层间绝缘膜覆盖第一栅极图案和***电路元件；以及下接触，穿过第一层间绝缘膜连接到***电路元件，第一栅极图案和第二栅极图案之间的分隔距离大于第二栅极图案和第三栅极图案之间的分隔距离，并且下接触的顶表面的高度低于或等于第三栅极图案的底表面的高度。
根据本发明构思的一些示例实施方式，提供一种制造非易失性存储器件的方法，该方法包括：提供包括单元区域和***电路区域的基板；在***电路区域上形成***电路元件；在单元区域和***电路区域上形成第一层间绝缘膜，该第一层间绝缘膜覆盖***电路元件；在***电路区域上形成下接触，该下接触穿过第一层间绝缘膜连接到***电路元件；在单元区域的第一层间绝缘膜上形成模结构，该模结构包括彼此分隔并依次堆叠的多个栅极图案；以及形成穿过模结构连接到基板的半导体图案。
根据本发明构思的一些示例实施方式，提供一种制造非易失性存储器件的方法，该方法包括：提供包括单元区域和***电路区域的基板；在***电路区域上形成***电路元件；在单元区域的基板和***电路元件上形成第一牺牲图案；在第一牺牲图案上形成第一层间绝缘膜；形成穿过***电路区域的第一层间绝缘膜连接到***电路元件的下接触；在单元区域的第一层间绝缘膜上形成模结构，该模结构包括彼此分隔并依次堆叠的多个第二牺牲图案；在第一层间绝缘膜上形成第二层间绝缘膜，该第二层间绝缘膜覆盖模结构和***电路区域；形成彼此分隔并依次堆叠的多个栅极图案，代替第一牺牲图案和所述多个第二牺牲图案；以及形成穿过第二层间绝缘膜连接到下接触的上接触。
附图说明
通过参照附图详细描述本发明的示例实施方式，本公开的以上和其它的方面和特征将变得更加明显，附图中：
图1是示出根据本发明构思的一些示例实施方式的非易失性存储器件的示意性平面图。
图2是说明图1的非易失性存储器件的框图。
图3是示出根据本发明构思的一些示例实施方式的非易失性存储器件的存储单元阵列的示意性电路图。
图4是根据本发明构思的一些示例实施方式的非易失性存储器件的布局图。
图5是沿着图4的线A-A和B-B截取的剖视图。
图6是图5的区域R1的放大图。
图7A至图7E是图5的区域R2的各种放大图。
图8是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图9是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图10是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图11是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图12是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图13是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。
图14至图29是示出根据本发明构思的一些示例实施方式的制造非易失性存储器件的方法的中间步骤的图。
图30至图34是示出根据本发明构思的一些示例实施方式的制造非易失性存储器件的方法的中间步骤的图。
具体实施方式
在下文，将参照图1至图13描述根据本发明构思的一些示例实施方式的非易失性存储器件。
图1是示出根据本发明构思的一些示例实施方式的非易失性存储器件的示意性平面图。图2是说明图1的非易失性存储器件的框图。
参照图1和图2，根据一些示例实施方式的非易失性存储器件可以包括单元区域CELL和***电路区域PERI。***电路区域PERI可以包括行解码器区域ROW DCR、页缓冲器区域PBR和列解码器区域COL DCR。
单元区域CELL可以包括单元阵列区域CAR和接触区域CTR。
包括多个存储单元的存储单元阵列1可以形成在单元阵列区域CAR中。存储单元阵列1可以包括多个存储单元以及电连接到存储单元的多个字线和位线。在一些示例实施方式中，存储单元阵列1可以包括多个存储块BLK0至BLKn作为数据擦除单元。后面将进一步描述存储单元阵列1。
接触区域CTR可以插设在单元阵列区域CAR和***电路区域PERI之间。例如，接触区域CTR可以插设在单元阵列区域CAR和行解码器区域ROW DCR之间。
用于选择存储单元阵列1的字线的行解码器2可以设置在行解码器区域ROW DCR中。用于将存储单元阵列1电连接到行解码器2的接触布线结构可以形成在接触区域CTR中。行解码器2可以根据地址信息选择存储单元阵列1的存储块BLK0至BLKn中的一个，并选择所选的存储块的字线中的一条。行解码器2可以响应于控制电路(未示出)的控制分别向所选择的字线和未选择的字线提供从电压产生电路(未示出)产生的字线电压。
在页缓冲器区域PBR中，可以形成页缓冲器3以读取存储在存储单元中的信息。页缓冲器3可以根据操作模式临时存储将被存储在存储单元中的数据或者读出存储在存储单元中的数据。页缓冲器3可以在编程操作模式下作为写驱动器电路操作，并可以在读操作模式下作为读出放大器电路操作。
连接到存储单元阵列1的位线的列解码器4可以形成在列解码器区域COL DCR中。列解码器4可以在页缓冲器3和外部装置(例如存储器控制器，未示出)之间提供数据传输路径。
图3是示出根据本发明构思的一些示例实施方式的非易失性存储器件的存储单元阵列的示意性电路图。
参照图3，根据一些示例实施方式的非易失性存储器件的存储单元阵列可以包括公共源极线CSL、多个位线BL和多个单元串CSTR。
所述多个位线BL可以二维地布置。例如，位线BL可以彼此分隔并分别在第二方向D2上延伸。所述多个单元串CSTR可以并联连接到每个位线BL。单元串CSTR可以共同连接到公共源极线CSL。也就是，所述多个单元串CSTR可以设置在所述多个位线BL和公共源极线CSL之间。
在一些示例实施方式中，多个公共源极线CSL可以二维地布置。例如，公共源极线CSL可以彼此分隔并分别在第一方向D1上延伸。电学上相同的电压可以被施加到公共源极线CSL，或者不同的电压可以被施加到公共源极线CSL并单独控制。
每个单元串CSTR可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及布置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。每个存储单元晶体管MCT可以包括数据存储元件。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以公共地连接到接地选择晶体管GST的源极。此外，接地选择线GSL、多个字线WL0-WLn和串选择线SSL可以设置在公共源极线CSL和位线BL之间。接地选择线GSL可以用作接地选择晶体管GST的栅电极，所述多个字线WL0至WLn可以用作存储单元晶体管MCT的栅电极，串选择线SSL可以用作串选择晶体管SST的栅电极。
图4是根据本发明构思的一些示例实施方式的非易失性存储器件的布局图。图5是沿着图4的线A-A和B-B截取的剖视图。图6是图5的区域R1的放大图。图7A至图7E是图5的区域R2的各种放大图。
参照图4至图7E，根据一些示例实施方式的非易失性存储器件包括基板100、堆叠结构SS、垂直沟道结构VS、公共源极接触结构250、元件隔离层110、***电路元件300、第一牺牲图案212、第一至第四层间绝缘膜120、140、150和160、沟道接触410、位线415、单元接触420、第一连接布线425、***电路接触430a和430b以及第二连接布线435。
例如，基板100可以包括半导体基板，诸如硅基板、锗基板或硅锗基板。或者，基板100可以包括绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
堆叠结构SS可以形成在单元区域CELL的基板100上。堆叠结构SS可以包括多个栅极图案220a、220b、220c和220d、单元区域CELL的第一层间绝缘膜120、以及多个绝缘图案130。栅极图案220a、220b、220c和220d以及绝缘图案130可以在平行于基板100的顶表面的方向上伸长(或延伸)。
设置在栅极图案220a、220b、220c和220d的最下部处的第一栅极图案220a可以沿着基板100的顶表面延伸。在一些示例实施方式中，第一栅极图案220a可以被提供为图3的接地选择线GSL。然而，本发明构思的一些其它的示例实施方式不限于此。例如，在一些其它的示例实施方式中，第一栅极图案220a可以被提供给除了图3的接地选择晶体管GST的栅电极之外的晶体管(例如开关晶体管)的栅电极。
第一层间绝缘膜120可以形成在基板100上。单元区域CELL的第一层间绝缘膜120可以覆盖第一栅极图案220a。
第一层间绝缘膜120可以包括例如硅氧化物，但是本发明构思的一些其它的示例实施方式不限于此。
第一层间绝缘膜120上的栅极图案220b、220c和220d以及绝缘图案130可以形成模结构MS。模结构MS的栅极图案220b、220c和220d以及绝缘图案130可以交替且重复地堆叠。
设置在模结构MS的栅极图案220b、220c和220d中的最下部处的第二栅极图案220b可以沿着第一层间绝缘膜120的顶表面延伸。模结构MS可以包括在第二栅极图案220b上彼此分隔并按顺序堆叠的多个第三栅极图案220c。在一些示例实施方式中，第二栅极图案220b和第三栅极图案220c可以被提供为图3的字线WL0至WLn。然而，本发明构思的一些其它的示例实施方式不限于此。例如，在一些其它的示例实施方式中，第二栅极图案220b可以被提供为图3的接地选择线GSL。
设置在模结构MS的栅极图案220b、220c和220d的最上部处的第四栅极图案220d可以沿着绝缘图案130当中的最上面的绝缘图案的顶表面延伸。在一些示例实施方式中，第四栅极图案220d可以被提供为图3的串选择线SSL。
尽管示出了栅极图案220a、220b、220c和220d具有相同的厚度，但是本发明构思的一些其它的示例实施方式不限于此。例如，在一些其它的示例实施方式中，栅极图案220a、220b、220c和220d可以具有不同的厚度。
栅极图案220a、220b、220c和220d可以包括导电材料。栅极图案220a、220b、220c和220d可以包括诸如硅的半导体材料或诸如钨(W)、钴(Co)和/或镍(Ni)的金属，但是本发明构思的一些其它的示例实施方式不限于此。
绝缘图案130可以包括绝缘材料。所述多个绝缘图案130可以包括例如硅氧化物，但是本发明构思不限于此。在一些实施方式中，绝缘图案130可以具有与第一层间绝缘膜120基本上相同的材料成分。例如，绝缘图案130可以包括与第一层间绝缘膜120中包括的硅氧化物相同的材料。
垂直沟道结构VS可以穿过堆叠结构SS连接到基板100。例如，垂直沟道结构VS可以在基板100上形成为柱状，以穿过所述多个栅极图案220a、220b、220c和220d以及所述多个绝缘图案130。因此，栅极图案220a、220b、220c和220d可以与垂直沟道结构VS相交。
可以提供多个垂直沟道结构VS。此外，所述多个垂直沟道结构VS可以分别设置在公共源极接触结构250的两侧。
垂直沟道结构VS可以包括第一半导体图案234、间隙填充图案236、第二半导体图案230、电荷存储结构232和沟道焊盘238。
第一半导体图案234可以穿过堆叠结构SS连接到基板100。第一半导体图案234可以例如形成为杯形。例如，垂直沟道结构VS可以包括柱状间隙填充图案236和沿着间隙填充图案236的底部和侧壁共形地延伸的第一半导体图案234。间隙填充图案236可以包括例如硅氧化物。然而，本发明构思的一些其它的示例实施方式不限于此，并且第一半导体图案234可以具有各种形状，诸如圆筒形、矩形管形、填充柱形等。
第一半导体图案234可以包括诸如单晶硅的半导体材料、有机半导体材料和碳纳米结构，但是本发明构思的一些其它的示例实施方式不限于此。
第二半导体图案230可以插设在基板100和第一半导体图案234之间。第二半导体图案230可以穿过例如第一栅极图案220a。第二半导体图案230可以电连接到第一半导体图案234。第二半导体图案230可以通过例如选择性外延生长(SEG)而形成在基板100上。然而，在一些其它的示例实施方式中，可以省略第二半导体图案230。
第二半导体图案230可以包括例如具有与基板100相同的导电类型的单晶本征半导体材料(例如p型半导体材料)。
电荷存储结构232可以插设在第一半导体图案234和堆叠结构SS之间。例如，电荷存储结构232可以插设在第一半导体图案234与模结构MS的栅极图案220b、220c和220d之间。
在一些示例实施方式中，电荷存储结构232可以包括多个膜。例如，如图6所示，电荷存储结构232可以包括依次堆叠在第一半导体图案234上的隧道绝缘膜232a、电荷存储膜232b和阻挡绝缘膜232c。
电荷存储结构232可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或具有比硅氧化物的介电常数高的介电常数的高k材料中的至少一种。例如，隧道绝缘膜232a可以包括硅氧化物或高k材料(例如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。例如，电荷存储膜232b可以包括硅氮化物。例如，阻挡绝缘膜232c可以包括硅氧化物或高k材料(例如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。
沟道焊盘238可以形成在垂直沟道结构VS的上部中。沟道焊盘238可以连接到第一半导体图案234。尽管在图5中示出沟道焊盘238设置在第一半导体图案234的顶表面、电荷存储结构232的顶表面和间隙填充图案236的顶表面上，但是本发明构思的一些其它的示例实施方式不限于此。例如，与示出的示例实施方式不同，第一半导体图案234的上部可以形成为沿着沟道焊盘238的侧壁延伸。
沟道焊盘238可以包括导电材料。沟道焊盘238可以包括例如掺杂杂质的多晶硅，但是本发明构思的一些其它的示例实施方式不限于此。
在一些示例实施方式中，第一栅极绝缘层240可以形成在电荷存储结构232与栅极图案220a、220b、220c和220d之间。
为了简化描述，第一栅极绝缘层240将被描述为被包括在栅极图案220a、220b、220c和220d中。例如，栅极图案220a、220b、220c和220d的厚度可以指相应的栅极图案220a、220b、220c和220d的厚度与围绕相应栅极图案220a、220b、220c和220d的第一栅极绝缘层240的厚度之和。
第一栅极绝缘层240可以包括例如硅氧化物或高k材料(例如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。
公共源极接触结构250可以穿过堆叠结构SS连接到基板100中的第一杂质区105。例如，第一杂质区105可以在第一方向D1上延伸。公共源极接触结构250和/或第一杂质区105可以被提供作为图1的公共源极线CSL。
在一些示例实施方式中，公共源极接触结构250可以包括公共源极插塞图案252和公共源极间隔物254。公共源极插塞图案252可以穿过堆叠结构SS连接到基板100中的第一杂质区105。公共源极插塞图案252可以包括导电材料。公共源极间隔物254可以沿着公共源极插塞图案252的侧壁延伸。公共源极间隔物254可以包括绝缘材料。
***电路元件300可以形成在在***电路区域PERI中的基板100上。例如，***电路元件300可以形成在由***电路区域PERI中的元件隔离层110限定的基板100的有源区上。
在以下的描述中，***电路元件300被描述为晶体管，但是这仅是示范性的，本发明构思的一些其它的示例实施方式不限于此。例如，***电路元件300可以包括各种无源元件诸如电容器、电阻器和/或电感器以及各种有源元件诸如晶体管。
在一些示例实施方式中，***电路元件300可以是高电压晶体管或低电压晶体管。例如，***电路元件300可以包括***电路栅极图案320和330、第二栅极绝缘层310、覆盖图案340、栅极间隔物350和第二杂质区112。
***电路栅极图案320和330可以形成在***电路区域PERI的基板100上。***电路栅极图案320和330可以形成在由元件隔离层110限定的基板100的有源区上。尽管在图4和图5中示出***电路栅极图案320和330在第二方向D2上延伸，但是这仅是示范性的，本发明构思的一些其它的示例实施方式不限于此。例如，***电路栅极图案320和330可以在不同于第二方向D2的方向上延伸。
***电路栅极图案320和330可以包括导电材料。在一些示例实施方式中，***电路栅极图案320和330可以包括多个导电膜。例如，***电路栅极图案320和330可以包括依次堆叠在基板100上的第一导电层320和第二导电层330。第一导电层320可以包括例如多晶硅，第二导电层330可以包括例如金属材料。
第二栅极绝缘层310可以插设在基板100与***电路栅极图案320和330之间。例如，第二栅极绝缘层310可以在***电路区域PERI中沿着基板100的顶表面延伸。
第二栅极绝缘层310可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或具有比硅氧化物的介电常数高的介电常数的高k材料中的至少一种。
覆盖图案340可以形成在***电路栅极图案320和330的顶表面上。例如，覆盖图案340可以包括但不限于硬掩模材料。
栅极间隔物350可以形成在***电路栅极图案320和330的两个侧壁上。例如，第二栅极绝缘层310、***电路栅极图案320和330以及覆盖图案340可以形成为填充由基板100的顶表面和栅极间隔物350的内侧壁形成的沟槽。
第二杂质区112可以形成在***电路栅极图案320和330的两侧的基板100中。第二杂质区112可以形成在由元件隔离层110限定的基板100的有源区中。第二杂质区112可以掺杂有杂质。例如，当***电路元件300是n型(或p型)晶体管时，第二杂质区112可以掺杂有p型(或n型)杂质。
在一些示例实施方式中，第二杂质区112可以是形成在基板中的浅结。
第一牺牲图案212可以形成在***电路区域PERI的基板100和***电路元件300上。第一牺牲图案212可以沿着***电路区域PERI的基板100和***电路元件300共形地延伸。
第一牺牲图案212可以包括与第一层间绝缘膜120不同的材料。第一牺牲图案212可以包括相对于第一层间绝缘膜120具有蚀刻选择性的材料。例如，在第一层间绝缘膜120包括硅氧化物的情况下，第一牺牲图案212可以包括硅氮化物。
在一些示例实施方式中，第一栅极图案220a(例如接地选择线GSL)的厚度TH11可以基本上等于第一牺牲图案212的厚度TH12。这里使用的术语“相同”不仅表示完全相同，还包括由于工艺余量等而可能发生的微小差异。后面将参照图14至图29给出其描述。
***电路区域PERI的第一层间绝缘膜120可以形成在第一牺牲图案212上。因此，单元区域CELL的第一层间绝缘膜120可以覆盖第一栅极图案220a(例如接地选择线GSL)，***电路区域PERI的第一层间绝缘膜120可以覆盖***电路元件300(例如晶体管)。
在一些示例实施方式中，相对于基板100的顶表面，单元区域CELL的第二栅极图案220b(例如最下面的字线WL0)的底表面的高度H11可以基本等于***电路区域PERI的第一层间绝缘膜120的顶表面的高度H12。这可以归因于例如对第一层间绝缘膜120执行的平坦化工艺。
在一些示例实施方式中，缓冲绝缘层210可以形成在基板100上。缓冲绝缘层210可以沿着单元区域CELL和***电路区域PERI的基板100的顶表面共形地延伸。此外，缓冲绝缘层210可以沿着元件隔离层110的顶表面和***电路元件300共形地延伸。
缓冲绝缘层210可以包括例如硅氧化物，但是本发明构思的一些其它的示例实施方式不限于此。
第二层间绝缘膜140可以形成在第一层间绝缘膜120上。第二层间绝缘膜140可以覆盖第一层间绝缘膜120和模结构MS。第二层间绝缘膜140可以包括例如硅氧化物，但是本发明构思的一些其它的示例实施方式不限于此。
在一些示例实施方式中，第一层间绝缘膜120和第二层间绝缘膜140可以包括彼此不同的材料。例如，第一层间绝缘膜120和第二层间绝缘膜140可以分别包括不同的硅氧化物。
沟道接触410可以形成在沟道焊盘238上。沟道接触410可以连接到沟道焊盘238。例如，沟道接触410可以穿过第二层间绝缘膜140上的第三层间绝缘膜150连接到沟道焊盘238。
位线415可以形成在沟道接触410上。例如，位线415可以形成在第三层间绝缘膜150上的第四层间绝缘膜160中。位线415可以连接到沟道接触410。因此，位线415可以电连接到基板100和垂直沟道结构VS。
单元接触420可以形成在栅极图案220a、220b、220c和220d的端部上。多个单元接触420可以分别连接到栅极图案220a、220b、220c和220d。例如，相应的单元接触420可以穿过第二层间绝缘膜140和第三层间绝缘膜150连接到相应的栅极图案220a、220b、220c和220d。
在一些示例实施方式中，所述多个单元接触420的一部分可以穿过第一层间绝缘膜120、第二层间绝缘膜140和第三层间绝缘膜150而连接到第一栅极图案220a的端部。
在一些示例实施方式中，沟道接触410和单元接触420可以具有基本上相同的材料成分。例如，单元接触420可以包括与沟道接触410中包括的导电材料相同的材料。
第一连接布线425可以形成在单元接触420上。例如，第一连接布线425可以形成在第三层间绝缘膜150上的第四层间绝缘膜160中。第一连接布线425可以分别连接到单元接触420。因此，第一连接布线425可以分别电连接到栅极图案220a、220b、220c和220d。
***电路接触430a和430b可以形成在***电路元件300上。***电路接触430a和430b可以连接到***电路元件300。例如，***电路接触430a和430b可以包括连接到***电路元件300的第二杂质区112的第一***电路接触430a以及连接到***电路元件300的***电路栅极图案320和330的第二***电路接触430b。第一***电路接触430a和第二***电路接触430b可以彼此分开。
在一些示例实施方式中，***电路接触430a和430b可以具有与沟道接触410和单元接触420基本上相同的材料成分。例如，***电路接触430a和430b可以包括与包括在单元接触420和沟道接触410中的导电材料相同的材料。
***电路接触430a和430b可以包括下接触432a和432b以及上接触434a和434b。
下接触432a和432b可以穿过第一层间绝缘膜120和第一牺牲图案212连接到***电路元件300。例如，下接触432a和432b可以包括穿过第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210而连接到第二杂质区112的第一下接触432a以及穿过第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210而连接到***电路栅极图案320和330的第二下接触432b。第一下接触432a和第二下接触432b可以彼此分开。
下接触432a和432b的顶表面的高度可以与第一层间绝缘膜120的顶表面的高度基本上相同。例如，下接触432a和432b的顶表面的高度可以与单元区域CELL的第一层间绝缘膜120的高度H11和***电路区域PERI的第一层间绝缘膜120的高度H12基本上相同。
下接触432a和432b的顶表面的高度可以等于或低于设置在单元区域CELL的第一层间绝缘膜120上的栅极图案220b、220c和220d的最下部处的栅极图案的底表面的高度。例如，下接触432a和432b的顶表面的高度可以等于或低于设置在模结构MS的栅极图案220b、220c和220d的最下部处的第二栅极图案220b(例如最下面的字线WL0)的底表面的高度。例如，下接触432a和432b的顶表面可以基本上设置在与第一层间绝缘膜120的顶表面相同的平面上。
上接触434a和434b可以穿过第二层间绝缘膜140而连接到下接触432a和432b。例如，上接触434a和434b可以包括穿过第二层间绝缘膜140和第三层间绝缘膜150而连接到第一下接触432a的第一上接触434a以及穿过第二层间绝缘膜140和第三层间绝缘膜150而连接到第二下接触432b的第二上接触434b。第一上接触434a和第二上接触434b可以彼此分开。
下接触432a和432b的宽度可以在远离基板100的顶表面的方向上增大。这里使用的术语“宽度”表示在平行于基板100的顶表面的方向上的宽度。这可以归因于例如用于形成下接触432a和432b的蚀刻工艺的特性。类似地，上接触434a和434b的宽度可以在远离基板100的顶表面的方向上增大。
在一些示例实施方式中，在与第一层间绝缘膜120的顶表面相同的水平处，下接触432a和432b的宽度可以大于上接触434a和434b的宽度。例如，如图7A所示，在与第一层间绝缘膜120的顶表面相同的水平处，第一下接触432a的宽度W11可以大于第一上接触434a的宽度W12。因此，上接触434a和434b可以容易地连接到下接触432a和432b。
在一些示例实施方式中，第一下接触432a可以不完全穿过第二杂质区112。例如，如图7A所示，相对于基板100的顶表面，第二杂质区112的底表面的深度DP11可以大于第一下接触432a的底表面的深度DP12。
在一些示例实施方式中，穿过第二杂质区112的第一下接触432a的深度可以与穿过***电路栅极图案320和330的第二下接触432b的深度不同。例如，如图7A所示，从第二杂质区112的顶表面到第一下接触432a的底表面的深度DP12可以不同于从***电路栅极图案320和330的顶表面到第二下接触432b的底表面的深度DP13。
参照图7B，在根据一些示例实施方式的非易失性存储器件中，下接触432a和432b可以包括第一部分P11和P21以及第二部分P12和P22。
例如，第一下接触432a可以包括穿过第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210而连接到第二杂质区112的第一部分P11以及在第一部分P11上的连接到第一上接触434a的第二部分P12。例如，第二下接触432b可以包括穿过第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210而连接到***电路栅极图案320和330的第一部分P21以及在第一部分P21上的连接到第二上接触434b的第二部分P22。
在一些示例实施方式中，第二部分P12和P22的宽度可以大于第一部分P11和P21的宽度。例如，第二部分P12的最下部分的宽度W21可以大于第一部分P11的最上部分的宽度W22。因此，上接触434a和434b可以容易地连接到下接触432a和432b。
参照图7C，在根据一些示例实施方式的非易失性存储器件中，第二部分P12和P22的侧壁的斜度可以小于第一部分P11和P21的侧壁的斜度。
例如，相对于基板100的顶表面，第二部分P12的侧壁PS12的斜度可以小于第一部分P11的侧壁PS11的斜度。因此，在一些示例实施方式中，第二部分P12的最上部分的宽度W32可以大于第一部分P11的最上部分的宽度W31。因此，上接触434a和434b可以容易地连接到下接触432a和432b。
参照图7D，在根据一些示例实施方式的非易失性存储器件中，第一上接触434a穿过(或穿透)第一下接触432a的深度可以与第二上接触434b穿过(或穿透)第二下接触432b的深度不同。
例如，相对于第一层间绝缘膜120的顶表面，第一上接触434a的底表面的深度DP21可以与第二上接触434b的底表面的深度DP22不同。尽管在
图7D中示出第一上接触434a的底表面的深度DP21大于第二上接触434b的底表面的深度DP22，但是这仅是示范性的，并且在一些其它的示例实施方式中，第一上接触434a的底表面的深度DP21可以小于第二上接触434b的底表面的深度DP22。
参照图7E，在根据一些示例实施方式的非易失性存储器件中，上接触434a和434b可以不穿过(或穿透)下接触432a和432b。例如，上接触434a和434b的底表面的高度可以与第一层间绝缘膜120的顶表面的高度基本上相同。
第二连接布线435可以形成在***电路接触430a和430b上。例如，第二连接布线435可以形成在第三层间绝缘膜150上的第四层间绝缘膜160中。第二连接布线435可以连接到***电路接触430a和430b。因此，第二连接布线435可以经由***电路接触430a和430b电连接到***电路元件300。
随着非易失性存储器件变得高度集成，需要具有高的高宽比(AR)的接触。然而，具有高的高宽比的接触具有难以控制穿透深度的问题，这会导致非易失性存储器件中的缺陷。例如，由于难以控制具有高的高宽比的接触的穿透深度，所以这样的接触可能完全穿过***电路区域的基板中的浅结(例如第二杂质区112)，这会导致非易失性存储器件中的缺陷。
然而，在根据一些示例实施方式的非易失性存储器件中，***电路接触430a和430b可以包括下接触432a和432b，其顶表面低于或等于模结构MS的底表面。也就是，无论模结构的高宽比如何，都可以形成下接触432a和432b。因此，可以形成***电路接触430a和430b，对于其来说控制***电路区域PERI中的穿透深度(例如，与具有高的高宽比的接触相比)是相对容易的，并且可以提供具有提高的集成度、可靠性和性能的非易失性存储器件。
图8是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。作为参考，图8表示沿着图4的线A-A和B-B截取的剖视图。为了简化描述，将简要地给出或省略与参照图1至图7E的描述重复的描述。
参照图8，根据一些示例实施方式的非易失性存储器件还包括第一***绝缘层213。
第一***绝缘层213可以形成在第一层间绝缘膜120上。例如，第一***绝缘层213可以沿着单元区域CELL和***电路区域PERI的第一层间绝缘膜120的顶表面共形地延伸。
单元区域CELL的第一***绝缘层213可以插设在第一层间绝缘膜120和模结构MS之间。此外，***电路区域PERI的第一***绝缘层213可以插设在第一层间绝缘膜120和第二层间绝缘膜140之间。因此，下接触432a和432b的顶表面的高度可以低于设置在第一层间绝缘膜120上的栅极图案220b、220c和220d的最下部处的栅极图案的底表面的高度。例如，下接触432a和432b的顶表面的高度可以低于设置在模结构MS的栅极图案220b、220c和220d的最下部处的第二栅极图案220b(例如最下面的字线WL0)的底表面的高度。
第一***绝缘层213可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物中的至少一种，但是本发明构思的一些其它的示例实施方式不限于此。
图9是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。作为参考，图9表示沿着图4的线A-A和B-B截取的剖视图。为了简化描述，将简要地给出或省略与参照图1至图7E的描述重复的描述。
参照图9，在根据一些示例实施方式的非易失性存储器件中，所有的栅极图案220b、220c和220d形成在第一层间绝缘膜120上。
例如，栅极图案可以不形成在第一层间绝缘膜120中。例如，可以省略形成在图5的第一层间绝缘膜120中的第一栅极图案220a。因此，在一些示例实施方式中，下接触432a和432b的顶表面的高度可以低于或等于设置在所有的栅极图案220b、220c和220d的最下部处的第二栅极图案220b的底表面的高度。
在一些示例实施方式中，第二栅极图案220b可以被提供为图3的接地选择线GSL，第三栅极图案220c可以被提供为图3的字线WL0至WLn。
在一些示例实施方式中，相对于基板100的顶表面，设置在所有的栅极图案220b、220c和220d的最下部处的第二栅极图案220b的底表面的高度H11可以基本上等于***电路区域PERI的第一层间绝缘膜120的顶表面的高度H12。
图10是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。为了简化描述，将简要地给出或省略与参照图1至图7E的描述重复的描述。
参照图10，根据一些示例实施方式的非易失性存储器件还包括第五栅极图案220e、第二牺牲图案216和第二***绝缘层122。
第五栅极图案220e可以形成在单元区域CELL的第一层间绝缘膜120上。第五栅极图案220e可以插设在第一栅极图案220a和第二栅极图案220b之间。因此，第五栅极图案220e和第二***绝缘层122可以构成堆叠结构SS。在一些示例实施方式中，第五栅极图案220e可以被提供为虚设字线。例如，第五栅极图案220e可以不是由图2的行解码器2选择的字线。
第二牺牲图案216可以形成在***电路区域PERI的第一层间绝缘膜120上。第二牺牲图案216可以沿着***电路区域PERI的第一层间绝缘膜120的顶表面的至少一部分共形地延伸。
第二牺牲图案216可以包括与第一层间绝缘膜120的材料不同的材料。第二牺牲图案216可以包括相对于第一层间绝缘膜120具有蚀刻选择性的材料。例如，在第一层间绝缘膜120包括硅氧化物的情况下，第二牺牲图案216可以包括硅氮化物。
在一些示例实施方式中，第五栅极图案220e(例如虚设字线)的厚度TH21可以基本上等于第二牺牲图案216的厚度TH22。后面将参照图30至图34给出其描述。
第二***绝缘层122可以形成在第五栅极图案220e和第二牺牲图案216上。单元区域CELL的第二***绝缘层122可以覆盖第五栅极图案220e。此外，***电路区域PERI的第二***绝缘层122可以沿着第二牺牲图案216的顶表面的至少一部分延伸。
第二***绝缘层122可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物中的至少一种，但是本发明构思的一些其它的示例实施方式不限于此。
在一些示例实施方式中，第五栅极图案220e与第一栅极图案220a之间的分隔距离可以大于第五栅极图案220e与第二栅极图案220b之间的分隔距离。例如，第五栅极图案220e与第一栅极图案220a之间的第一层间绝缘膜120的厚度TH23可以大于第五栅极图案220e与第二栅极图案220b之间的第二***绝缘层122的厚度TH24。
第五栅极图案220e可以设置在第二栅极图案220b下面，该第二栅极图案220b设置在模结构MS的栅极图案220b、220c和220d的最下部处，从而防止(或减少)可能由于第一层间绝缘膜120而在第二栅极图案220b下面发生的非易失性存储器件的缺陷。
在一些示例实施方式中，第五栅极图案220e上的第二***绝缘层122的厚度TH24可以与第二牺牲图案216上的第二***绝缘层122的厚度TH25基本上相同。因此，在一些实施方式中，第五栅极图案220e的厚度TH21与第二***绝缘层122的厚度TH24之和(TH21+TH24)可以与第二牺牲图案216的厚度TH22和第二***绝缘层122的厚度TH25之和(TH22+TH25)基本上相同。后面将参照图30至图34给出其描述。
在一些示例实施方式中，第二牺牲图案216可以暴露第一层间绝缘膜120的顶表面的一部分。此外，在一些示例实施方式中，第二***绝缘层122可以暴露第二牺牲图案216的顶表面的一部分和第一层间绝缘膜120的顶表面的一部分。在这种情况下，相对于基板100的顶表面，第二栅极图案220b(例如最下面的字线WL0)的底表面的高度H11可以基本上等于***电路区域PERI的第一层间绝缘膜120的最上表面的高度H12。这可以归因于例如对第一层间绝缘膜120、第二牺牲图案216和第二***绝缘层122执行的平坦化工艺。
图11是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。为了简化描述，将简要地给出或省略与参照图1至图7E和图10的描述重复的描述。
参照图11，在根据一些示例实施方式的非易失性存储器件中，下接触432a和432b的一部分穿过(或穿透)第二牺牲图案216和第二***绝缘层122。例如，第一下接触432a可以依次穿过第二***绝缘层122、第二牺牲图案216、第一层间绝缘膜120和第一牺牲图案212，并可以连接到***电路元件300a。
在一些示例实施方式中，下接触432a和432b的一部分可以不穿过(或穿透)第二牺牲图案216和/或第二***绝缘层122。例如，第二下接触432b可以仅依次穿过第一层间绝缘膜120和第一牺牲图案212，并可以连接到***电路元件300a。
这可以归因于例如提供在***电路区域PERI上的***电路元件300a的尺寸和/或用于形成第一层间绝缘膜120、第二牺牲图案216和第二***绝缘层122的沉积工艺的特性。
图12是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。作为参考，图12表示沿着图4的线A-A和B-B截取的剖视图。为了简化描述，将简要地给出或省略与参照图1至图10的描述重复的描述。
参照图12，在根据一些示例实施方式的非易失性存储器件中，所有的栅极图案220b、220c和220d形成在第二***绝缘层122上。
例如，栅极图案可以不形成在第一层间绝缘膜120和第二***绝缘层122中。例如，可以省略图10的形成在第一层间绝缘膜120中的第一栅极图案220a和图10的形成在第二***绝缘层122中的第五栅极图案220e。因此，在一些示例实施方式中，下接触432a和432b的上表面的高度可以低于或等于设置在所有的栅极图案220b、220c和220d的最下部处的第二栅极图案220b的底表面的高度。
在一些示例实施方式中，相对于基板100的顶表面，单元区域CELL的第二***绝缘层122的顶表面的高度H13可以基本上等于***电路区域PERI的第一层间绝缘膜120的最上表面的高度H12。
在一些示例实施方式中，单元区域CELL的第二***绝缘层122的厚度TH26可以与第二牺牲图案216的厚度TH22和***电路区域PERI的第二***绝缘层122的厚度TH25之和(TH22+TH25)基本上相同。
图13是根据本发明构思的一些示例实施方式的非易失性存储器件的剖视图。为了简化描述，将简要地给出或省略与参照图1至图7E和图10的描述重复的描述。
参照图13，在根据一些示例实施方式的非易失性存储器件中，相对于基板100的顶表面，第五栅极图案220e(例如虚设字线)的底表面的高度H21可以基本上等于***电路区域PERI的第一层间绝缘膜120的顶表面的高度H22。
在一些示例实施方式中，第五栅极图案220e可以是模结构MS的栅极图案中的最下面的栅极图案。例如，第五栅极图案220e可以通过绝缘图案130中的最下面的绝缘图案而与第二栅极图案220b分隔开。
在一些示例实施方式中，第五栅极图案220e与第一栅极图案220a之间的分隔距离可以大于第五栅极图案220e与第二栅极图案220b之间的分隔距离。例如，第五栅极图案220e和第一栅极图案220a之间的第一层间绝缘膜120的厚度TH31可以大于第五栅极图案220e和第二栅极图案220b之间的绝缘图案130的厚度TH32。
在下文，将参照图14至图34描述根据本发明构思的一些示例实施方式的制造非易失性存储器件的方法。
图14至图29是示出根据本发明构思的一些示例实施方式的制造非易失性存储器件的方法的中间步骤的图。为了简化描述，将简要地给出或省略与参照图1至图13的描述重复的描述。
参照图14，提供包括单元区域CELL和***电路区域PERI的基板100。
***电路元件300可以形成在***电路区域PERI的基板100上。***电路元件300可以形成在由***电路区域PERI中的元件隔离层110限定的基板100的有源区上。
在一些示例实施方式中，***电路元件300可以是高电压晶体管或低电压晶体管。例如，***电路元件300可以包括***电路栅极图案320和330、第二栅极绝缘层310、覆盖图案340、栅极间隔物350和第二杂质区112。
参照图15，在基板100和***电路元件300上形成第一牺牲层212L。
第一牺牲层212L可以沿着单元区域CELL的基板100、***电路区域PERI的基板100以及***电路元件300共形地形成。
第一牺牲层212L可以包括相对于将在后面描述的第一层间绝缘膜120具有蚀刻选择性的材料，例如，在第一层间绝缘膜120包括硅氧化物的情况下，第一牺牲图案212可以包括硅氮化物。
在一些示例实施方式中，在形成第一牺牲层212L之前，可以在基板100和***电路元件300上形成缓冲绝缘层210。缓冲绝缘层210可以包括例如硅氧化物，但是本发明构思的一些其它的示例实施方式不限于此。
参照图16，图案化第一牺牲层212L以形成第一牺牲图案212。
例如，可以去除单元区域CELL的第一牺牲层212L的与***电路区域PERI相邻的部分。在一些示例实施方式中，可以不去除***电路区域PERI上的第一牺牲层212L。因此，第一牺牲图案212可以形成为沿着单元区域CELL的基板100的一部分、***电路区域PERI的基板100和***电路元件300延伸。
参照图17，在第一牺牲图案212上依次形成第一层间绝缘膜120和平坦化膜PL。
平坦化膜PL可以包括相对于第一层间绝缘膜120具有蚀刻选择性的材料。例如，平坦化膜PL可以包括但不限于硅氮化物。
参照图18，对平坦化膜PL执行第一平坦化工艺。
执行第一平坦化工艺以去除平坦化膜PL的至少一部分，直到暴露第一层间绝缘膜120的顶表面，但是本发明构思的一些其它的示例实施方式不限于此。例如，第一平坦化工艺还可以去除第一层间绝缘膜120的一部分。
第一平坦化工艺可以包括例如化学机械抛光(CMP)，但是本发明构思的一些其它的示例实施方式不限于此。
参照图19，第一接触孔CH1a和CH1b被形成为穿过第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210而暴露***电路元件300的至少一部分。
例如，可以形成暴露***电路元件300的第二杂质区112的至少一部分的第一接触孔CH1a以及暴露***电路元件300的***电路栅极图案320和330的至少一部分的第一接触孔CH1b。
参照图20，下接触432a和432b形成在第一接触孔CH1a和CH1b中。
例如，可以形成填充第一接触孔CH1a的第一下接触432a和填充第一接触孔CH1b的第二下接触432b。可以形成连接到第二杂质区112的第一下接触432a和连接到***电路栅极图案320和330的第二下接触432b。
参照图21，去除平坦化膜PL。
例如，可以对平坦化膜PL执行第二平坦化工艺。可以执行第二平坦化工艺，直到例如去除平坦化膜PL(例如，在第一平坦化工艺之后保留的平坦化膜PL的任何部分)。因此，在一些示例实施方式中，作为第二平坦化工艺的结果，第一层间绝缘膜120的顶表面可以被暴露。
参照图22，在第一层间绝缘膜120上形成多个第二牺牲膜214L和多个绝缘膜130L。
第二牺牲膜214L和绝缘膜130L可以交替且重复地堆叠。
参照图23，在单元区域CELL的第一层间绝缘膜120上形成包括多个第三牺牲图案214和多个绝缘图案130的模结构MS。
第三牺牲图案214和绝缘图案130可以交替且重复地堆叠。模结构MS可以在接触区域CTR上被图案化为阶梯结构。例如，模结构MS可以在接触区域CTR中具有阶梯结构的端部。图案化模结构MS可以例如通过蚀刻工艺来执行，该蚀刻工艺被重复执行以减小形成在所述多个绝缘图案130和所述多个第三牺牲图案214上的掩模图案(未示出)的宽度。
参照图24，形成垂直沟道结构VS，其穿过模结构MS连接到基板100。
例如，覆盖模结构MS的第二层间绝缘膜140可以形成在第一层间绝缘膜120上。然后，垂直沟道结构VS可以形成为依次穿过(或穿透)第二层间绝缘膜140、模结构MS、第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210，并可以连接到基板100。
在一些示例实施方式中，垂直沟道结构VS可以包括第一半导体图案234、间隙填充图案236、第二半导体图案230、电荷存储结构232和沟道焊盘238。
参照图25，公共源极接触孔SH被形成为与垂直沟道结构VS分隔开并暴露单元区域CELL的基板100的一部分。
例如，可以在第二层间绝缘膜140上形成第三层间绝缘膜150。随后，可以形成公共源极接触孔SH以依次穿过第三层间绝缘膜150、第二层间绝缘膜140、模结构MS、第一层间绝缘膜120、第一牺牲图案212和缓冲绝缘层210，并暴露基板100的一部分。
在一些示例实施方式中，第一杂质区105可以形成在由公共源极接触孔SH暴露的基板100中。
参照图26，去除由公共源极接触孔SH暴露的第三牺牲图案214。
去除第三牺牲图案214可以例如通过各向异性蚀刻工艺来执行。因此，凹陷RC可以形成在第三牺牲图案214被去除的区域中。
参照图27，形成多个栅极图案220a、220b、220c和220d以及公共源极接触结构250。
例如，可以形成填充凹陷RC的所述多个栅极图案220a、220b、220c和220d。在一些示例实施方式中，在形成所述多个栅极图案220a、220b、220c和220d之前，第一栅极绝缘层240可以被形成为沿着凹陷RC的内表面和绝缘图案130的侧壁延伸。
然后，可以形成填充公共源极接触孔SH的公共源极接触结构250。在一些示例实施方式中，公共源极接触结构250可以包括公共源极插塞图案252和公共源极间隔物254。
参照图28，形成第二接触孔CH2、第三接触孔CH3和第四接触孔CH4a和CH4b。
第二接触孔CH2可以形成为暴露沟道焊盘238的顶表面。第三接触孔CH3可以形成为暴露栅极图案220a、220b、220c和220d的端部。第四接触孔CH4a和CH4b可以形成为分别暴露下接触432a和432b。
第二接触孔CH2、第三接触孔CH3以及第四接触孔CH4a和CH4b可以同时形成或不同时形成(例如，顺序地)。
参照图29，形成沟道接触410、单元接触420以及***电路接触430a和430b以分别填充第二接触孔CH2、第三接触孔CH3以及第四接触孔CH4a和CH4b。
在一些示例实施方式中，沟道接触410、单元接触420和***电路接触430a和430b可以被同时形成。
然后，参照图5，位线415、第一连接布线425和第二连接布线435分别形成在沟道接触410、单元接触420和***电路接触430a和430b上。
图30至图34是示出根据本发明构思的一些示例实施方式的制造非易失性存储器件的方法的中间步骤的图。作为参考，图30是说明图16之后的步骤的图。
参照图30，在第一牺牲图案212上依次形成第一层间绝缘膜120和第二牺牲图案216。第一层间绝缘膜120的形成与参照图17的以上描述类似，因此，将省略其详细描述。
例如，可以在单元区域CELL和***电路区域PERI的第一层间绝缘膜120上形成第二牺牲层(未示出)。然后，第二牺牲层被图案化以形成沿着单元区域CELL的基板100的一部分、***电路区域PERI的基板100和***电路元件300延伸的第二牺牲图案216。
参照图31，在第二牺牲图案216上依次形成第二***绝缘层122和平坦化膜PL。
第二***绝缘层122可以沿着第一层间绝缘膜120和第二牺牲图案216共形地形成。第二***绝缘层122可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物中的至少一种，但是本发明构思的一些其它的示例实施方式不限于此。
例如，在第一层间绝缘膜120包括硅氧化物的情况下，平坦化膜PL可以包括硅氮化物。
参照图32，对平坦化膜PL执行第一平坦化工艺。
执行第一平坦化工艺以去除***电路区域PERI中的平坦化膜PL的至少一部分和第二***绝缘层122的至少一部分，直到第二牺牲图案216的顶表面被暴露，但是本发明构思的一些其它的示例实施方式不限于此。例如，第一平坦化工艺还可以去除***电路区域PERI中的第二牺牲图案216的一部分。
参照图33，形成第一接触孔CH1a和CH1b以穿过第二牺牲图案216和第一层间绝缘膜120并暴露***电路元件300的至少一部分。第一接触孔CH1a和CH1b的形成类似于以上参照图19的描述，因此，将省略其详细描述。
参照图34，去除平坦化膜PL。
例如，可以对平坦化膜PL执行第二平坦化工艺。可以执行第二平坦化工艺直到例如去除平坦化膜PL(例如，在第一平坦化工艺之后保留的平坦化膜的任何部分)，但是本发明构思的一些其它的示例实施方式不限于此。例如，第二平坦化工艺还可以在***电路区域PERI中去除第二***绝缘层122的一部分、第二牺牲图案216的一部分和第一层间绝缘膜120的一部分，但是可以留下单元区域CELL中的平坦化膜PL的与***电路区域PERI相邻的部分。因此，在一些示例实施方式中，第二***绝缘层122的顶表面可以由于第二平坦化工艺而暴露。此外，在一些示例实施方式中，作为第二平坦化工艺的结果，第一层间绝缘膜120的顶表面的一部分和第二牺牲图案216的一部分可以在***电路区域PERI中暴露。
然后，可以执行图20和图22至图29的步骤。在一些其它的示例实施方式中，图20的步骤(形成填充第一接触孔CH1a和CH1b的下接触432a和432b)可以在图34的步骤(第二平坦化工艺)之前执行。因此，可以制造图10的非易失性存储器件。
尽管已经参照本发明构思的一些示例实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离本发明构思的精神和范围的情况下可以在其中进行形式和细节上的各种改变，本发明构思的范围由权利要求书限定。因此，所意欲的是，当前的示例实施方式在所有的方面都被认为是说明性的而非限制性的，参考权利要求书而不是前面的描述来指示本发明的范围。
本申请要求于2018年12月4日在韩国知识产权局提交的韩国专利申请第10-2018-0154259号的优先权以及由其获得的所有权益，其全部内容通过引用结合于此。

Claims (19)

1.一种非易失性存储器件，包括：
基板，包括单元区域和***电路区域；
接地选择线，在所述单元区域上，所述接地选择线沿着所述基板的顶表面延伸；
模结构，在所述单元区域上，所述模结构包括彼此分隔并依次堆叠在所述接地选择线上的多个字线；
半导体图案，穿过所述模结构和所述接地选择线连接到所述基板；
***电路元件，在所述***电路区域上；
第一层间绝缘膜，在所述单元区域和所述***电路区域上，所述第一层间绝缘膜覆盖所述***电路元件和所述接地选择线；以及
下接触，穿过所述第一层间绝缘膜连接到所述***电路元件，
所述下接触的顶表面的高度低于或等于所述多个字线中最下面的字线的底表面的高度，
所述多个字线中最下面的字线是与所述接地选择线最相邻的字线。
2.根据权利要求1所述的非易失性存储器件，还包括：
第二层间绝缘膜，覆盖所述模结构和所述第一层间绝缘膜；和
上接触，穿过所述第二层间绝缘膜连接到所述下接触。
3.根据权利要求2所述的非易失性存储器件，其中在与所述第一层间绝缘膜的顶表面相同的水平处，所述下接触的宽度大于所述上接触的宽度。
4.根据权利要求2所述的非易失性存储器件，其中所述下接触和所述上接触包括彼此不同的材料。
5.根据权利要求2所述的非易失性存储器件，其中所述上接触的底表面低于所述下接触的最上表面。
6.根据权利要求1所述的非易失性存储器件，其中所述多个字线中的所述最下面的字线沿着所述第一层间绝缘膜的顶表面延伸。
7.根据权利要求1所述的非易失性存储器件，其中所述下接触的所述顶表面的高度等于所述第一层间绝缘膜的顶表面的高度。
8.根据权利要求1所述的非易失性存储器件，其中
所述下接触包括直接连接到所述***电路元件的第一部分以及在所述第一部分上的第二部分，以及
在所述第一部分和所述第二部分之间的边界处，所述第二部分的最下部分的宽度大于所述第一部分的最上部分的宽度。
9.根据权利要求1所述的非易失性存储器件，其中
所述下接触包括直接连接到所述***电路元件的第一部分以及在所述第一部分上的第二部分，以及
相对于所述基板的顶表面，所述第二部分的侧壁的斜度小于所述第一部分的侧壁的斜度。
10.一种非易失性存储器件，包括：
基板，包括单元区域和***电路区域；
接地选择线，在所述单元区域上，所述接地选择线沿着所述基板的顶表面延伸；
***电路元件，在所述***电路区域上；
在所述基板上的第一层间绝缘膜，所述第一层间绝缘膜覆盖所述接地选择线和所述***电路元件；
模结构，在所述单元区域的所述第一层间绝缘膜上，所述模结构包括交替堆叠的字线和绝缘图案；
第二层间绝缘膜，在所述第一层间绝缘膜上，所述第二层间绝缘膜覆盖所述模结构和所述***电路区域；
半导体图案，穿过所述接地选择线、所述第一层间绝缘膜和所述模结构而连接到所述基板；以及
***电路接触，包括下接触和上接触，所述下接触穿过所述第一层间绝缘膜连接到所述***电路元件，所述上接触穿过所述第二层间绝缘膜而连接到所述下接触，
其中所述模结构中最下面的字线是与所述接地选择线最相邻的字线，
所述下接触的顶表面的高度高于所述接地选择线的顶表面的高度，并且低于或等于所述模结构中最下面的字线的底表面的高度。
11.根据权利要求10所述的非易失性存储器件，还包括穿过所述第二层间绝缘膜而连接到所述字线的多个单元接触。
12.根据权利要求11所述的非易失性存储器件，其中所述上接触和所述多个单元接触具有相同的材料成分。
13.根据权利要求10所述的非易失性存储器件，还包括牺牲图案，该牺牲图案沿着所述第一层间绝缘膜中的所述***电路元件的顶表面的轮廓延伸，
其中所述下接触穿过所述牺牲图案连接到所述***电路元件。
14.根据权利要求13所述的非易失性存储器件，其中所述牺牲图案的厚度等于所述接地选择线的厚度。
15.根据权利要求10所述的非易失性存储器件，还包括：虚设字线，设置在所述接地选择线和所述字线之间，并沿着所述单元区域的所述第一层间绝缘膜的顶表面延伸。
16.根据权利要求15所述的非易失性存储器件，还包括沿着所述***电路区域的所述第一层间绝缘膜的所述顶表面延伸的牺牲图案，
其中所述牺牲图案的厚度等于所述虚设字线的厚度。
17.根据权利要求10所述的非易失性存储器件，其中
所述***电路元件包括***电路栅极图案和在所述***电路栅极图案的两侧的所述基板中的杂质区，
所述下接触包括第一下接触和第二下接触，所述第一下接触连接到所述杂质区，所述第二下接触与所述第一下接触分隔开并且连接到所述***电路栅极图案，
所述上接触包括第一上接触和第二上接触，所述第一上接触连接到所述第一下接触，所述第二上接触与所述第一上接触分隔开并且连接到所述第二下接触，以及
所述第一上接触的底表面的高度和所述第二上接触的底表面的高度彼此不同。
18.一种非易失性存储器件，包括：
基板，包括单元区域和***电路区域；
堆叠结构，在所述单元区域上，所述堆叠结构包括彼此相邻并从所述基板的顶表面起依次堆叠的第一栅极图案、第二栅极图案和第三栅极图案；
半导体图案，穿过所述堆叠结构连接到所述基板；
***电路元件，在所述***电路区域上；
在所述基板上的第一层间绝缘膜，所述第一层间绝缘膜覆盖所述第一栅极图案和所述***电路元件；以及
下接触，穿过所述第一层间绝缘膜连接到所述***电路元件，
所述第一栅极图案与所述第二栅极图案之间的分隔距离大于所述第二栅极图案与所述第三栅极图案之间的分隔距离，
所述下接触的顶表面的高度低于或等于所述第二栅极图案的底表面的高度，
其中所述第一栅极图案是接地选择线，其沿着所述基板的所述顶表面延伸。
19.根据权利要求18所述的非易失性存储器件，其中所述第二栅极图案是沿着所述单元区域的所述第一层间绝缘膜的顶表面延伸的虚设字线。
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