CN113921529A - 半导体存储器件 - Google Patents

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CN113921529A CN202110776606.4A CN202110776606A CN113921529A CN 113921529 A CN113921529 A CN 113921529A CN 202110776606 A CN202110776606 A CN 202110776606A CN 113921529 A CN113921529 A CN 113921529A
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朱益亨
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Abstract

一种半导体存储器件包括：第一堆叠结构，包括第一阶梯部分；第二堆叠结构，在第一堆叠结构上并包括与第一阶梯部分重叠的第二阶梯部分；第一接触插塞，穿透第一堆叠结构和第二堆叠结构、电连接到第一堆叠结构并且不电连接到第二堆叠结构；以及第二接触插塞，穿透第一堆叠结构和第二堆叠结构、电连接到第二堆叠结构并且不电连接到第一堆叠结构。

Description

半导体存储器件
技术领域
本发明构思总体上涉及半导体存储器件。
背景技术
为了满足消费者对优异性能和低廉价格的需求，期望增大半导体器件的集成密度。在半导体器件中，因为其集成密度是决定产品价格的重要因素，所以特别需要增大的集成密度。在二维或平面半导体器件的情况下，因为其集成密度主要由单位存储单元所占据的面积决定，所以它受到精细图案形成技术的水平的极大影响。
然而，因为图案的小型化需要极其昂贵的设备，所以二维半导体器件的集成密度已经增大，但是仍然受到限制。因此，已经提出了具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的实施方式提供具有相对减小的尺寸的半导体存储器件。
本发明构思的某些实施方式提供一种半导体存储器件，其包括：在衬底上的第一堆叠结构，第一堆叠结构包括单元区域和在第一方向上延伸的第一阶梯部分；在第一堆叠结构上的第二堆叠结构，第二堆叠结构包括在第一方向上延伸的第二阶梯部分，第二阶梯部分在第二方向上与第一阶梯部分至少部分地重叠；在第一阶梯部分和第二阶梯部分上的第一接触插塞，第一接触插塞穿透第一堆叠结构和第二堆叠结构并在第二方向上延伸，其中第一接触插塞电连接到第一堆叠结构并且不电连接到第二堆叠结构；以及在第一阶梯部分和第二阶梯部分上的第二接触插塞，第二接触插塞穿透第一堆叠结构和第二堆叠结构并在第二方向上延伸，其中第二接触插塞电连接到第二堆叠结构并且不电连接到第一堆叠结构。
本发明构思的某些实施方式提供一种半导体存储器件，其包括：在衬底上的第一堆叠结构，第一堆叠结构包括单元区域和在第一方向上延伸的第一阶梯部分；在第一堆叠结构上的第二堆叠结构，第二堆叠结构包括在第一方向上延伸的第二阶梯部分，第二阶梯部分在第二方向上与第一阶梯部分至少部分地重叠；以及在第一阶梯部分和第二阶梯部分上的第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞穿透第一堆叠结构和第二堆叠结构，其中第一堆叠结构包括在第二方向上堆叠的第一电极垫，第二堆叠结构包括在第二方向上堆叠的第二电极垫，第一电极垫中的一个围绕第一接触插塞的外表面，并且第二电极垫中的一个围绕第二接触插塞的外表面。
本发明构思的某些实施方式提供一种半导体存储器件，其包括***电路结构和单元阵列结构，***电路结构包括***电路，单元阵列结构包括：第一堆叠结构，包括在第一方向上延伸的第一阶梯部分；在第一堆叠结构上的第二堆叠结构，第二堆叠结构包括在第一方向上延伸的第二阶梯部分，第二阶梯部分在第二方向上与第一阶梯部分至少部分地重叠；以及在第一阶梯部分和第二阶梯部分上的第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞穿透第一堆叠结构和第二堆叠结构并连接到***电路，其中第一接触插塞电连接到第一堆叠结构并且不电连接到第二堆叠结构，第二接触插塞电连接到第二堆叠结构并且不电连接到第一堆叠结构，第一接触插塞和第二接触插塞在第一方向上交替地设置。
附图说明
鉴于下文关于附图描述的某些实施方式，本发明构思的以上和其它的方面和特征将变得更加明显，附图中：
图1是示出根据本发明构思的实施方式的半导体存储器件的框图；
图2是进一步部分地示出根据本发明构思的实施方式的半导体存储器件的电路图；
图3是根据本发明构思的实施方式的半导体存储器件的布局(或俯视)图；
图4是沿着图3的线A-A'截取的剖视图；
图5、图6和图7分别是图4的部分S1的放大图；
图8和图9分别是图4的部分S2的放大图；
图10、图11和图12分别是示出根据本发明构思的各种实施方式的半导体存储器件的剖视图；
图13是图12的部分S3的放大图；
图14是示出根据本发明构思的实施方式的半导体存储器件的剖视图；
图15是与图14的部分S4对应的放大透视图；
图16和图17分别是示出根据本发明构思的实施方式的半导体存储器件的剖视图；以及
图18、图19、图20、图21、图22、图23、图24、图25和图26(“图18至图26”)是在一个示例中示出根据本发明构思的实施方式的制造半导体存储器件的方法的相关剖视图。
具体实施方式
贯穿书面描述和附图，相同的附图标记和符号用于表示相同或相似的元件和/或特征。贯穿书面描述，某些几何术语可以用于强调关于本发明构思的某些实施方式的元件、部件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语在本质上是相对的，在描述的(多种)关系上是任意的，和/或针对所示实施方式的(多个)方面。几何术语可以包括例如：高度/宽度；垂直/水平；顶部/底部；更高/更低；更近/更远；更厚/更薄；接近/远离；在……之上/在……之下；在……下方/在……上方；上/下；中心/侧面；围绕；上覆/下覆；诸如此类。
图1是示出根据本发明构思的实施方式的半导体存储器件10的框图。
参照图1，半导体存储器件10可以总体上包括存储单元阵列20和***电路30。
这里，存储单元阵列20可以包括存储单元块BLK1至BLKn，其中存储单元块BLK1至BLKn中的每个可以包括存储单元。存储单元块BLK1至BLKn可以通过位线BL、字线WL、至少一条串选择线SSL和至少一条接地选择线GSL连接到***电路30。
即，存储单元块BLK1至BLKn可以通过字线WL、至少一条串选择线SSL和至少一条接地选择线GSL连接到行解码器33。此外，存储单元块BLK1至BLKn可以通过位线BL连接到页缓冲器35。
***电路30可以从一个或更多个外部电路接收一个或更多个地址(ADDR)、命令(CMD)、控制信号(CTRL)和数据信号(DATA)(在下文统称或单独称为CAD信号)。响应于各种CAD信号，***电路30可以与(多个)外部电路通信(例如，发送和/或接收)数据。在一些实施方式中，***电路30可以包括控制逻辑37、行解码器33和页缓冲器35。
尽管没有在图1中示出，但是***电路30还可以包括其它部件，诸如(多个)输入/输出(I/O)电路、配置为生成半导体存储器件10的操作所需的各种电压的(多个)电压生成电路、和/或配置为检测和/或校正通信数据(例如，读取数据和/或写入数据)中的(多个)错误的(多个)纠错电路。
就此而言，控制逻辑37可以连接到行解码器33、(多个)电压生成电路和/或(多个)I/O电路，以便控制半导体存储器件10的总体操作。控制逻辑37可以响应于各种CAD信号(例如，一个或更多个命令CMD和/或控制信号CTRL)生成半导体存储器件10中使用的各种内部控制信号。
例如，控制逻辑37可以在存储器操作(诸如编程操作和擦除操作)的执行期间调节与字线WL和/或位线BL相关联的某个(某些)电压电平。
行解码器33可以响应于接收到的地址ADDR来选择存储单元块BLK1至BLKn中的至少一个。此外，行解码器33可以选择与存储单元块BLK1至BLKn当中的所选择的存储单元块相关联的至少一条字线WL、至少一条串选择线SSL和至少一条接地选择线GSL。行解码器33可以将用于执行存储器操作的电压发送到存储单元块BLK1至BLKn中的所选择的至少一个存储单元块的字线WL。
页缓冲器35可以通过位线BL连接到存储单元阵列20。页缓冲器35可以作为写入驱动器或感测放大器操作。即，在编程操作期间，页缓冲器35可以作为写入驱动器操作以向位线BL施加与意欲存储在存储单元阵列20中的数据(DATA)相对应的电压。替代地，在读取操作期间，页缓冲器35可以作为感测放大器操作以感测存储在存储单元阵列20中的数据(DATA)。
图2是进一步以相关部分示出根据本发明构思的实施方式的半导体存储器件的存储单元阵列的电路图。
参照图2，存储单元阵列可以包括公共源极线CSL、堆叠结构ST1和ST2、位线BL以及单元串CSTR。
堆叠结构ST1和ST2可以包括第一堆叠结构ST1和设置在第一堆叠结构ST1上的第二堆叠结构ST2。第一堆叠结构ST1可以包括接地选择线GSL以及一组下字线WL11至WL1n和DWL1。第二堆叠结构ST2可以包括一组上字线WL21至WL2n和DWL2以及串选择线SSL。尽管在图2中示出了两个堆叠结构ST1和ST2，但是本发明构思不限于此，而是可以包括三个或更多个堆叠结构。
单元串CSTR可以分别并联连接到位线BL。单元串CSTR可以共同地连接到公共源极线CSL。即，单元串CSTR可以设置在位线BL和一条公共源极线CSL之间。公共源极线CSL可以二维地布置。相同的电压可以被施加到公共源极线CSL。替代地，公共源极线CSL可以被施加不同的电压以被单独地控制。
每个单元串CSTR可以包括例如连接到公共源极线CSL的接地选择晶体管GST、连接到每条位线BL的串选择晶体管SST、以及设置在接地选择晶体管GST和串选择晶体管SST之间的存储单元晶体管MCT。即，接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。每个存储单元晶体管MCT可以包括数据存储元件。
每个单元串CSTR还可以包括分别连接在存储单元晶体管MCT之间以及在串选择晶体管SST和存储单元晶体管MCT之间的虚设单元晶体管DMCT1和DMCT2。尽管没有在图2中示出，但是每个单元串CSTR还可以包括连接在接地选择晶体管GST和存储单元晶体管MCT之间的虚设单元晶体管。此外，每个单元串CSTR还可以包括连接在公共源极线CSL和接地选择线GSL之间的栅极诱导漏极泄漏(GIDL)晶体管。
公共源极线CSL可以共同地连接到接地选择晶体管GST的源极。此外，栅电极(例如，接地选择线GSL、字线WL11至WL1n和WL21至WL2n以及串选择线SSL)可以设置在公共源极线CSL和每条位线BL之间。
接地选择线GSL可以用作接地选择晶体管GST的栅电极。字线WL11至WL1n和WL21至WL2n可以用作存储单元晶体管MCT的栅电极。串选择线SSL可以用作串选择晶体管SST的栅电极。
图3是根据本发明构思的实施方式的半导体存储器件的布局图(或俯视图)，图4是沿着图3的线A-A'截取的剖视图。
参照图3和图4，根据本发明构思的实施方式的半导体存储器件还可以包括***电路结构PS和单元阵列结构CS。
***电路结构PS可以包括***电路PTR、***逻辑绝缘层110和第一布线连接器115。
***电路PTR可以形成在第一衬底100上。***电路PTR可以被包括在图1的页缓冲器35和图1的行解码器33中。
这里，第一衬底100可以是体硅或绝缘体上硅(SOI)衬底。替代地，第一衬底100可以是硅衬底，或者可以包括其它材料，诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但是本发明构思不限于此。
***逻辑绝缘层110可以形成在第一衬底100上。***逻辑绝缘层110可以包括例如硅氧化物、硅氮化物或硅氮氧化物中的至少一种。
第一布线连接器115可以形成在***逻辑绝缘层110中。第一布线连接器115可以连接到***电路PTR。
单元阵列结构CS可以包括在***电路结构PS上的水平半导体层120、在水平半导体层120上的第一堆叠结构ST1和在第一堆叠结构ST1上的第二堆叠结构ST2。水平半导体层120、第一堆叠结构ST1和第二堆叠结构ST2可以在第二方向DR2上依次堆叠。尽管在一些附图中示出了设置在水平半导体层120上的两个堆叠结构，但是本发明构思不限于此，在本发明构思的别的实施方式中，三个或更多个堆叠结构可以设置在水平半导体层120上。
单元阵列结构CS可以包括单元区域CAR和单元接触区域CTR，单元接触区域CTR包括第一阶梯部分CTR1和第二阶梯部分CTR2。单元区域CAR可以是与图1的存储单元阵列20对应的区域，单元接触区域CTR可以是用于将图1的存储单元阵列20电连接到***电路30的区域。
水平半导体层120可以设置在***电路结构PS上。水平半导体层120可以沿着***电路结构PS的顶表面延伸。水平半导体层120可以包括暴露部分***电路结构PS的开口OP。
水平半导体层120可以包括下支撑半导体层122和在下支撑半导体层122上的公共源极板124。水平半导体层120可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)和其混合物中的至少一种。水平半导体层120可以具有包括选自单晶结构、非晶结构和多晶结构的至少一种的晶体结构。
公共源极板124可以用作图2的公共源极线CSL。
与图3和图4的所示示例不同，整个水平半导体层120可以是不包括下支撑半导体层122的公共源极板124。替代地，公共源极板124可以是形成在水平半导体层120中的具有在第一方向DR1上延伸的线形而非二维平面形状的公共源极线。
填充绝缘层126可以形成在***电路结构PS上。填充绝缘层126可以填充开口OP。填充绝缘层126可以包括例如硅氧化物，但是不限于此。
第一堆叠结构ST1可以包括在第二方向DR2上堆叠的第一电极垫141至146、设置在第一电极垫141至146之间的第一绝缘层130、以及覆盖第一电极垫141至146和第一绝缘层130的第一层间绝缘层150。这里，为了清楚起见，第一堆叠结构ST1包括六(6)个电极垫，但是本发明构思不限于此。
第一电极垫141至146可以在第一方向DR1上延伸，并且可以包括具有以不同长度延伸的台阶的第一阶梯部分CTR1。因此，第一电极垫141至146的长度可以在第二方向DR2上减小。
第二堆叠结构ST2可以包括在第二方向DR2上堆叠的第二电极垫241至246、设置在第二电极垫241至246之间的第二绝缘层230、以及在第一层间绝缘层150上覆盖第二电极垫241至246和第二绝缘层230的第二层间绝缘层250。这里再次地，为了清楚起见，第二堆叠结构ST2被示出为仅包括六(6)个电极垫，但是本发明构思不限于此。
第二电极垫241至246可以在第一方向DR1上延伸，并且可以包括具有以不同长度延伸的台阶的第二阶梯部分CTR2。因此，第二电极垫241至246的长度可以在第二方向DR2上减小。
第二阶梯部分CTR2的至少部分可以在第二方向DR2上与第一阶梯部分CTR1重叠。例如，第二电极垫241至246当中的最下面的第二电极垫241可以比第一电极垫141至146当中的最上面的第一电极垫146在第一方向DR1上延伸得更远。即，最下面的第二电极垫241的长度相比于最上面的第一电极垫146的长度可以相对较长。
第一电极垫141至146中的每个可以包括第一导电区域160和第一绝缘区域170。第二电极垫241至246中的每个可以包括第二导电区域260和第二绝缘区域270。
第一导电区域160和第二导电区域260可以设置在单元区域CAR和单元接触区域CTR中，第一绝缘区域170和第二绝缘区域270可以设置在单元接触区域CTR中。第一导电区域160和第一绝缘区域170可以在单元接触区域CTR中在第一方向DR1上交替地设置。第二导电区域260和第二绝缘区域270可以在单元接触区域CTR中在第一方向DR1上交替地设置。
第一绝缘区域170和第二绝缘区域270可以在第二方向DR2上布置。第一绝缘区域170和第二绝缘区域270可以在第二方向DR2上设置在彼此对应的位置。
第一导电区域160可以至少部分地围绕第一接触插塞310。第一导电区域160可以接触第一接触插塞310的外表面。相应第一导电区域160可以接触一个第一接触插塞310的外表面。
第一绝缘区域170可以围绕第二接触插塞320。第一绝缘区域170可以接触第二接触插塞320的外表面。
第二导电区域260可以接触第二接触插塞320的外表面。第二导电区域260可以接触第二接触插塞320的外表面。相应第二导电区域260可以接触一个第二接触插塞320的外表面。
第二绝缘区域270可以围绕第一接触插塞310。第二绝缘区域270可以接触第一接触插塞310的外表面。
第一导电区域160和第二导电区域260可以包括导电材料。第一导电区域160和第二导电区域260可以包括例如金属(诸如钨(W)、钴(Co)和镍(Ni))或半导体材料(诸如硅)，但是不限于此。
第一绝缘层130和第二绝缘层230以及第一绝缘区域170和第二绝缘区域270可以包括绝缘材料。第一绝缘层130和第二绝缘层230以及第一绝缘区域170和第二绝缘区域270可以包括例如硅氧化物，但是不限于此。
第一接触插塞310和第二接触插塞320可以连接到参照图2描述的串选择晶体管SST的栅电极、接地选择晶体管GST的栅电极、以及存储单元晶体管MCT的栅电极。
第一接触插塞310和第二接触插塞320可以设置在第一阶梯部分CTR1和第二阶梯部分CTR2上。第一接触插塞310和第二接触插塞320可以沿第一方向DR1布置。第一接触插塞310和第二接触插塞320可以沿第一方向DR1交替地布置。
第一接触插塞310和第二接触插塞320可以穿透第一堆叠结构ST1和第二堆叠结构ST2。第一接触插塞310和第二接触插塞320可以穿过开口OP电连接到***电路结构PS的***电路PTR。
第一接触插塞310和第二接触插塞320可以在第二方向DR2上延伸。第一接触插塞310和第二接触插塞320可以在第二方向DR2上具有相同的长度。第一接触插塞310的底表面可以设置在与第二接触插塞320的底表面相同的平面上。
第一接触插塞310可以电连接到第一堆叠结构ST1，而不电连接到第二堆叠结构ST2。第一接触插塞310可以在穿透第一电极垫的同时电连接到其中最上面的第一电极垫。即，第一电极垫141至146中的每个可以电连接到穿透其的第一接触插塞310中的最外面的一个。
例如，第一接触插塞310可以包括在第一方向DR1上间隔开的第一子接触插塞311至316。第一子接触插塞311至316中的至少一些可以分别连接到第一电极垫141至146。
即，第一子接触插塞316可以穿透最上面的第一电极垫146中包括的第一导电区域160、设置在最上面的第一电极垫146下面的第一电极垫141至145中包括的第一绝缘区域170以及第二电极垫241至246中包括的第二绝缘区域270。
第二接触插塞320可以电连接到第二堆叠结构ST2，而不电连接到第一堆叠结构ST1。第二接触插塞320可以在穿透第二电极垫的同时电连接到其中最上面的第二电极垫。即，第二电极垫241至246中的每个可以电连接到穿透其的第二接触插塞320中的最外面的一个。
例如，第二接触插塞320可以包括在第一方向DR1上间隔开的第二子接触插塞321至326。第二子接触插塞321至326中的至少一些可以分别连接到第二电极垫241至246。
即，第二子接触插塞326可以穿透最上面的第二电极垫246中包括的第二导电区域260、设置在最上面的第二电极垫246下面的第二电极垫241至245中包括的第二绝缘区域270、以及第一电极垫141至146中包括的第一绝缘区域170。
此外，第一接触插塞310可以连接到第一电极垫141至146当中的在第二方向DR2上被堆叠在第n位置(“n”是自然数)的第一电极垫，最靠近第一接触插塞310的第二接触插塞320可以连接到第二电极垫241至246当中的在第二方向DR2上被堆叠在第n位置的第二电极垫。例如，第一子接触插塞313可以连接到第一电极垫141至146当中的被第三个堆叠(即在第二方向DR2上被堆叠在第三位置)的第一电极垫143，最靠近第一子接触插塞313的第二子接触插塞323可以连接到第二电极垫241至246当中的被第三个堆叠(即在第二方向DR2上被堆叠在第三位置)的第二电极垫243。
尽管第一接触插塞310和第二接触插塞320在图3和图4中被示出为相对于沟道结构CH交替地布置，但是本发明构思不限于此。第二接触插塞320和第一接触插塞310可以相对于沟道结构CH交替地布置。
切割线WLC可以设置在第一堆叠结构ST1和第二堆叠结构ST2中。切割线WLC可以穿透第一堆叠结构ST1和第二堆叠结构ST2。切割线WLC可以在第三方向DR3上间隔开。
切割线WLC可以在第一方向DR1上延伸以切割第一堆叠结构ST1和第二堆叠结构ST2。切割线WLC可以切割第一电极垫141至146和第二电极垫241至246。
切割线WLC可以包含一种或更多种绝缘材料，诸如例如硅氧化物。与前述所示示例不同，切割线WLC可以包括沿着字线WL的侧壁形成的衬层和在衬层上的填充层。在一些实施方式中，衬层可以包含绝缘材料，并且填充层可以包含导电材料。替代地，衬层可以包含导电材料，并且填充层可以包含绝缘材料。
子切割线SLC可以在单元区域CAR上设置在相邻的切割线WLC之间。至少一条子切割线SLC可以设置在相邻的切割线WLC之间。子切割线SLC可以在第一方向DR1上延伸。例如，子切割线SLC可以具有线形形状。
沟道结构CH可以设置在单元区域CAR上。沟道结构CH可以在第二方向DR2上延伸。沟道结构CH可以穿透第一堆叠结构ST1和第二堆叠结构ST2。替代地，虚设沟道可以进一步设置在单元区域CAR的端部和单元接触区域CTR处。
第三层间绝缘层350可以设置在第二堆叠结构ST2上。第三层间绝缘层350可以设置在第二层间绝缘层250上。第一至第三层间绝缘层150、250和350可以包括例如硅氧化物，但是不限于此。
位线360可以设置在第三层间绝缘层350上。位线360可以通过设置在第三层间绝缘层350中的位线接触336电连接到沟道结构CH。
上连接布线370可以通过设置在第三层间绝缘层350中的上接触355电连接到第一接触插塞310和第二接触插塞320。
在根据本发明构思的实施方式的半导体存储器件中，第一堆叠结构ST1的第一阶梯部分CTR1和第二堆叠结构ST2的第二阶梯部分CTR2可以在第二方向DR2上重叠，从而允许半导体存储器件的总体尺寸减小。
图5、图6和图7分别是图4的部分S1的放大图。
参照图5，沟道结构CH可以包括沟道图案330、信息存储层332、绝缘图案334和沟道垫335。
沟道图案330可以穿透第一堆叠结构ST1和第二堆叠结构ST2。沟道图案330被示出为杯子形状，但是这仅是示例性的。例如，沟道图案330可以具有各种形状，诸如圆筒形状、矩形管形状和实心柱形状。
沟道图案330可以包括例如半导体材料，诸如硅(Si)、锗(Ge)或其混合物。替代地，沟道图案330可以包括金属氧化物半导体材料。
信息存储层332可以设置在沟道图案330与第一和第二堆叠结构ST1和ST2之间。信息存储层332可以包括多个层。信息存储层332可以包括例如依次堆叠在沟道图案330上的隧道绝缘层332a、电荷存储层332b和阻挡绝缘层332c。
隧道绝缘层332a可以包括例如硅氧化物或具有比硅氧化物高的介电常数的高介电常数材料(例如，铝氧化物(Al2O3)或铪氧化物(HfO2))。电荷存储层332b可以包括例如硅氮化物。阻挡绝缘层332c可以包括例如硅氧化物或具有比硅氧化物高的介电常数的高介电常数材料(例如，铝氧化物(Al2O3)或铪氧化物(HfO2))。
绝缘图案334可以形成为填充沟道图案330的内部。绝缘图案334可以包括例如硅氧化物。
沟道垫335可以设置在第二层间绝缘层250中。沟道垫335可以设置在沟道图案330上。因此，沟道结构CH可以通过沟道图案330、沟道垫335和位线接触336电连接到位线360。
参照图6，第一堆叠结构ST1和第二堆叠结构ST2还可以包括水平绝缘图案148。水平绝缘图案148可以设置在第一电极垫141至146与第一绝缘层130之间、在第二电极垫241至246与第二绝缘层230之间以及在第一和第二电极垫141至146和241至246与阻挡绝缘层332c之间。
水平绝缘图案148可以包括例如硅氧化物或高介电常数绝缘层。
第一接触插塞310和第二接触插塞320分别可以在穿透第一导电区域160和第二导电区域260的同时在第一导电区域160和第二导电区域260中朝向第一导电区域160和第二导电区域260延伸第一长度D1。第一接触插塞310和第二接触插塞320分别可以在穿透第一绝缘区域170和第二绝缘区域270的同时在第一绝缘区域170和第二绝缘区域270中朝向第一绝缘区域170和第二绝缘区域270延伸第二长度D2。例如，第一长度D1和第二长度D2可以基本相同。
参照图7，第一长度D1可以不同于第二长度D2。例如，第一长度D1可以比第二长度D2短。替代地，第一长度D1可以比第二长度D2长。
图8和图9分别是图4的部分S2的放大图。
参照图8，堆叠的隧道绝缘层332a、电荷存储层332b和阻挡绝缘层332c可以在沟道图案330的底部分隔开。沟道图案330的侧壁部分可以不被暴露，并且沟道图案330的底部可以被暴露。设置在沟道图案330的底部和公共源极板124之间的隧道绝缘层332a、电荷存储层332b和阻挡绝缘层332c可以被去除。沟道图案330可以通过沟道图案330的底部电连接到公共源极板124。
参照图9，支撑层125可以进一步设置在公共源极板124和第一堆叠结构ST1之间。
隧道绝缘层332a、电荷存储层332b和阻挡绝缘层332c可以在沟道图案330的侧壁的下部分隔开。堆叠并分隔开的隧道绝缘层332a、电荷存储层332b和阻挡绝缘层332c可以暴露沟道图案330的部分。支撑层125可以设置在堆叠并分隔开的隧道绝缘层332a、电荷存储层332b和阻挡绝缘层332c之间。支撑层125可以将公共源极板124电连接到沟道图案330。
支撑层125可以包括例如半导体材料，诸如硅(Si)、锗(Ge)或其混合物。
图10和图11分别是示出根据本发明构思的实施方式的半导体存储器件的剖视图。相对于前面关于图3至图9的描述，在图10和图11的相应描述中将仅强调不同之处。
参照图10，在根据本发明构思的另一些实施方式的半导体存储器件中，水平半导体层120可以设置在第一衬底100上。水平半导体层120可以包括暴露部分第一衬底100的开口OP。填充绝缘层126可以形成在第一衬底100上。填充绝缘层126可以填充开口OP。第一堆叠结构ST1和第二堆叠结构ST2可以设置在水平半导体层120上。
参照图11，在根据本发明构思的另一些实施方式的半导体存储器件中，第一堆叠结构ST1可以设置在第一衬底100上。
切割线WLC可以包括插塞图案210和间隔物220。插塞图案210可以在穿透第一堆叠结构ST1和第二堆叠结构ST2的同时连接到第一衬底100。在一些实施方式中，插塞图案210可以被提供作为图2的半导体存储器件的公共源极线CSL。例如，插塞图案210可以包含导电材料。此外，插塞图案210可以连接到第一衬底100中的杂质区域124L。杂质区域124L可以例如在第一方向DR1上延伸。
间隔物220可以插置在插塞图案210与第一和第二堆叠结构ST1和ST2之间。例如，间隔物220可以沿着插塞图案210的侧表面延伸。间隔物220可以包含绝缘材料。因此，插塞图案210可以与第一堆叠结构ST1的第一电极垫141至146和第二堆叠结构ST2的第二电极垫241至246电分离。
沟道结构CH还可以包括与第一衬底100直接接触的外延层331。外延层331可以设置在第一衬底100的凹陷区域中。外延层331可以在第二方向DR2上设置在沟道结构CH的最下部。
外延层331可以是使用选择性外延生长(SEG)工艺从第一衬底100生长的外延层。即，沟道图案330可以通过外延层331电连接到第一衬底100。
第一接触插塞310和第二接触插塞320可以通过第一衬底100中的衬底绝缘层102与第一衬底100电绝缘。衬底绝缘层102可以设置在第一衬底100的凹陷区域中。替代地，衬底绝缘层102可以设置在第一衬底100上而不使第一衬底100凹入。
图12是示出根据本发明构思的实施方式的半导体存储器件的剖视图，
图13是图12的部分S3的放大图。相对于前面关于图3至图9的描述，在图12和图13的描述中将仅强调不同之处。
参照图12和图13，第一电极垫141至146可以包括在第二方向DR2上具有第一厚度T1的第一部分R1、在第二方向DR2上具有第二厚度T2的第二部分R2和在第二方向DR2上具有第三厚度T3的第三部分R3。第一部分R1至第三部分R3可以在第一方向DR1上依次布置。第二部分R2可以设置在第一部分R1和第三部分R3之间，并连接到第一部分R1和第三部分R3。
第一部分R1的底表面可以设置在与第二部分R2的底表面相同的平面上，并且第二厚度T2可以大于第一厚度T1。第二部分R2的顶表面可以设置在第一部分R1的顶表面之上。
第三部分R3的顶表面可以设置在与第二部分R2的顶表面相同的平面上，并且第三厚度T3可以小于第一厚度T1。第二部分R2的底表面可以设置在第三部分R3的底表面之下。第三部分R3可以是在第一方向DR1上突出的部分。
第一导电区域160可以设置在第二部分R2和第三部分R3处。第一接触插塞310可以穿透第二部分R2。第二接触插塞320可以穿透第一部分R1。第二电极垫241至246中的每个可以在第二方向DR2上具有第一厚度T1。
图14是示出根据本发明构思的实施方式的半导体存储器件的剖视图，图15是与图14的部分S4对应的放大透视图。相对于前面关于图3至图9的描述，在图14和图15的相应描述中将仅强调不同之处。
参照图14，第一电极垫141至146中的每个可以包括第一子导电区域160_1、第二子导电区域160_2和电介质区域161。
第一子导电区域160_1可以设置在单元区域CAR上。第二子导电区域160_2可以在单元接触区域CTR上设置在第一电极垫141至146的端部。电介质区域161可以设置在单元接触区域CTR上。电介质区域161可以设置在第一子导电区域160_1和第二子导电区域160_2之间。电介质区域161可以被第一子导电区域160_1和第二子导电区域160_2至少部分地围绕。
第一接触插塞310可以在穿透第一堆叠结构ST1的同时围绕第二子导电区域160_2的顶表面和侧表面。因此，第一接触插塞310可以在穿透第一电极垫的同时电连接到其中最上面的第一电极垫，并且可以与设置在该最上面的第一电极垫下面的第一电极垫电绝缘。
第二子导电区域160_2可以在第二方向DR2上彼此不重叠。第二子导电区域160_2可以在第二方向DR2上与其它第一电极垫141至146中包括的电介质区域161重叠。
围绕第二子导电区域160_2的侧表面的第一接触插塞310可以在第二方向DR2上延伸。第一接触插塞310可以穿透设置在其所电连接到的第一电极垫下面的第一电极垫的电介质区域161。因此，第一接触插塞310可以与设置在其所电连接到的第一电极垫下面的第一电极垫电绝缘。
如图14所示，第一接触插塞310可以具有倒L形。
替代地，参照图15，第一接触插塞310可以围绕第二子导电区域160_2的两个侧表面。第一接触插塞310可以在第二子导电区域160_2和电介质区域161彼此接触的一个表面处在第二方向DR2上延伸，并至少部分地穿透第一电极垫141至146。
第二接触插塞320可以穿透电介质区域161。电介质区域161可以围绕第二接触插塞320。因此，第二接触插塞320可以与第一电极垫141至146绝缘。
电介质区域161，其是在制造工艺期间使用的如下文描述的第一牺牲层的剩余部分，可以包含氮化物等。(见例如图18中的元件140)。
第一接触插塞310和第二接触插塞320在第一方向DR1上的宽度可以从例如第一衬底100到第一堆叠结构ST1和第二堆叠结构ST2彼此接触的表面增大，并在第一堆叠结构ST1和第二堆叠结构ST2彼此接触的表面处减小。第一接触插塞310和第二接触插塞320在第一方向DR1上的宽度可以从第一堆叠结构ST1和第二堆叠结构ST2彼此接触的表面在第二方向DR2上增大。
图16是示出根据本发明构思的实施方式的半导体存储器件的剖视图。相对于前面关于图3至图9的描述，在图16的描述中将仅强调不同之处。
参照图16，第一接触插塞310和第二接触插塞320还可以分别包括第一绝缘间隔物318和第二绝缘间隔物328。
第一绝缘间隔物318可以设置在第一接触插塞310和第一电极垫141至146之间。第一绝缘间隔物318可以沿着第一接触插塞310的侧壁在第二方向DR2上延伸。第一绝缘间隔物318可以延伸到第一接触插塞310所穿透的第一电极垫当中的最上面的第一电极垫的底表面。第一绝缘间隔物318的顶表面可以设置在与第一接触插塞310所穿透的第一电极垫当中的最上面的第一电极垫的底表面相同的平面上。因此，第一接触插塞310可以在穿透第一电极垫的同时与其中设置在最上面的第一电极垫下面的第一电极垫绝缘。
第一接触插塞310可以在穿透第一电极垫的同时被其中最上面的第一电极垫围绕。因此，第一接触插塞310可以在穿透第一电极垫的同时电连接到其中最上面的第一电极垫。
第二绝缘间隔物328可以设置在第二接触插塞320和第一电极垫141至146之间。第二绝缘间隔物328可以沿着第二接触插塞320的侧壁在第二方向DR2上延伸。第二绝缘间隔物328的顶表面可以设置在与第二接触插塞320所穿透的第一电极垫当中的最上面的第一电极垫的顶表面相同的平面上。因此，第二接触插塞320可以与第一电极垫141至146绝缘。
分别设置在第一绝缘间隔物318和第二绝缘间隔物328中的第一接触插塞310和第二接触插塞320在第一方向DR1上的宽度可以从例如第一衬底100在第二方向DR2上增大，并分别在第一绝缘间隔物318的顶表面和第二绝缘间隔物328的顶表面处减小。第一接触插塞310和第二接触插塞320在第一方向DR1上的宽度可以分别从第一绝缘间隔物318的顶表面和第二绝缘间隔物328的顶表面在第二方向DR2上增大。
图17是示出根据本发明构思的实施方式的半导体存储器件的剖视图。相对于前面关于图3至图9的描述，在图17的描述中将仅强调不同之处。
参照图17，假设半导体存储器件具有芯片到芯片(C2C)结构。这里，术语“芯片到芯片(C2C)结构”表示通过在第一晶片上制造包括单元阵列结构CS的上芯片、在不同于第一晶片的第二晶片上制造包括***电路结构PS的下芯片、之后使用接合方法连接上芯片和下芯片而获得的结构。这里，接合方法可以包括将形成在上芯片的最上面的金属层上的接合金属电连接到形成在下芯片的最上面的金属层上的接合金属的方法。例如，当接合金属由铜(Cu)形成时，接合方法可以是Cu-Cu接合方法，接合金属也可以由铝或钨形成。
半导体存储器件的***电路结构PS和单元阵列结构CS中的每个可以包括单元区域CAR、单元接触区域CTR和外部垫接合区域PA。
***电路结构PS可以包括第一衬底100、***逻辑绝缘层110、形成在第一衬底100上的***电路PTRa和PTRb、连接到***电路PTRa和PTRb中的每个的第一布线连接器115、以及形成在第一布线连接器115上的第一接合金属440。
***电路PTRa和PTRb可以被包括在图1的页缓冲器35和图1的行解码器33中。例如，单元区域CAR的***电路PTRa可以提供行解码器，单元接触区域CTR的***电路PTRb可以提供页缓冲器。在一个示例中，提供页缓冲器的***电路PTRb的工作电压可以高于提供行解码器的***电路PTRa的工作电压。
具有与第二接合金属430的形状相同的形状的第一接合金属440可以形成在***电路结构PS处，以对应于单元阵列结构CS中包括的第二接合金属430。
在外部垫接合区域PA中形成在***电路结构PS的最下部的第一接合金属440可以不连接到另外的第一布线连接器115。在单元区域CAR中形成在***电路结构PS的最下部的第一接合金属440可以通过接合方法电连接到形成在单元阵列结构CS的最上部的第二接合金属430。在单元接触区域CTR中形成在***电路结构PS的最下部的第一接合金属440可以不连接到另外的位线接触336。
在一些实施方式中，第一布线连接器115a可以由具有相对高的电阻的钨形成，第一布线连接器115b可以由具有相对低的电阻的铜形成。然而，本发明构思不限于此，一个或更多个布线连接器可以进一步形成在第一布线连接器115上。形成在第一布线连接器115上的一个或更多个布线连接器的至少部分可以由具有比形成第一布线连接器115b的铜的电阻低的电阻的铝等形成。
在外部垫接合区域PA中，可以布置公共源极线接触插塞410、下输入/输出(I/O)垫400和上I/O垫500以及上I/O接触插塞510。公共源极线接触插塞410可以由诸如金属、金属化合物的导电材料、或诸如多晶硅等的导电材料形成，并且可以电连接到公共源极板124。
下I/O垫400和上I/O垫500可以设置在外部垫接合区域PA中。上I/O垫500可以形成在第一衬底100的顶表面上形成的上绝缘层105上。上I/O垫500可以经由上I/O接触插塞510连接到***电路结构PS的***电路PTRa和PTRb中的至少一个，并且可以通过上绝缘层105与第一衬底100分隔开。此外，侧绝缘层可以设置在上I/O接触插塞510和第一衬底100之间，以将上I/O接触插塞510与第一衬底100电绝缘。
单元阵列结构CS可以提供至少一个存储块。单元阵列结构CS可以包括第二衬底600、在第二衬底600上的水平半导体层120、以及依次堆叠在水平半导体层120上的第一堆叠结构ST1和第二堆叠结构ST2。第一堆叠结构ST1和第二堆叠结构ST2可以是参照图4至图16描述的第一堆叠结构ST1和第二堆叠结构ST2之一。
在单元区域CAR中，在第一堆叠结构ST1和第二堆叠结构ST2上的位线360可以连接到第二接合金属430，第二接合金属430可以连接到与页缓冲器的***电路PTRb连接的第一接合金属440。
在单元接触区域CTR中，第二接合金属430可以设置在第一接触插塞310和第二接触插塞320上，并且第一接触插塞310和第二接触插塞320可以经由第一接合金属440和第二接合金属430连接到***电路结构PS。
下绝缘层605可以形成在第二衬底600下面，并且下I/O垫400可以设置在下绝缘层605的底表面上。下I/O垫400可以经由下I/O接触插塞420连接到***电路结构PS的***电路PTRa和PTRb中的至少一个。
取决于各种实施方式的性质，第二衬底600、水平半导体层120等可以不布置在其中设置下I/O接触插塞420的区域中。下I/O接触插塞420可以在穿透第一层间绝缘层150和第二层间绝缘层250以及下绝缘层605的同时连接到下I/O垫400。
因此，取决于各种实施方式的性质，可以选择性地形成上I/O垫500和下I/O垫400。例如，半导体存储器件可以仅包括设置在第一衬底100上面的上I/O垫500，或者仅包括设置在第二衬底600下面的下I/O垫400，或者可以包括上I/O垫500和下I/O垫400两者。
图18至图26是与图3的线A-A'对应并且在一个示例中示出根据本发明构思的实施方式的制造半导体存储器件的方法的相关剖视图。
参照图18，可以在***电路结构PS上形成水平半导体层120。可以在水平半导体层120的开口OP中形成填充绝缘层126。可以在水平半导体层120上形成第一自由堆叠结构ST1'，该第一自由堆叠结构ST1'包括依次堆叠的第一绝缘层130和第一牺牲层140以及第一层间绝缘层150。
可以在第一牺牲层140中形成第一杂质区域162。例如，第一杂质区域162可以通过将杂质注入到第一牺牲层140的通过第一阶梯部分CTR1的台阶暴露的区域中来形成。杂质可以通过离子注入工艺注入。因此，第一杂质区域162可以形成在第一牺牲层140的端部。即，第一杂质区域162可以形成于在顶部暴露的第一牺牲层140中。
在使用特定蚀刻剂的情况下或在特定蚀刻条件下，杂质可以是相对于第一牺牲层140具有蚀刻选择性的物质。例如，杂质可以是氢(H)、氮(N)、碳(C)和硼(B)中的至少一种。在另一示例中，第一杂质区域162可以仅仅由于第一牺牲层140的物理性质的变化而形成。
然后，可以在单元区域CAR上形成第一沟道孔CHH1。第一沟道孔CHH1可以穿透第一自由堆叠结构ST1'。可以在第一沟道孔CHH1中形成沟道牺牲图案163。
然后，可以在单元接触区域CTR上形成暴露第一布线连接器115的顶表面的第一沟槽TR1。第一沟槽TR1可以穿透第一杂质区域162。两个第一沟槽TR1可以形成在一个第一牺牲层140中包括的第一杂质区域162中。
然后，可以去除第一牺牲层140的由第一沟槽TR1暴露的部分。可以相对于第一绝缘层130、第一层间绝缘层150和第一杂质区域162选择性地去除第一牺牲层140。因此，可以形成从第一沟槽TR1在第一方向DR1上延伸的第一隧道部分LT1。第一隧道部分LT1可以从第一沟槽TR1的两个侧壁以基本相同的长度延伸。
然后，可以在第一隧道部分LT1中形成第一子绝缘区域170_1。第一子绝缘区域170_1可以填充第一隧道部分LT1。可以在第一沟槽TR1中形成第一牺牲图案164。第一牺牲图案164可以填充第一沟槽TR1。
参照图19，可以在第一沟槽TR1中在第一牺牲图案164上形成第二沟槽TR2。每个第二沟槽TR2可以形成在设置于穿透一个第一杂质区域162的第一沟槽TR1中的一个第一沟槽中的第一牺牲图案164上。例如，每个第二沟槽TR2可以在设置于相应第一牺牲层140的最外部的第一沟槽TR1中形成在第一牺牲图案164上。
参照图20，可以去除第一杂质区域162的由第二沟槽TR2暴露的部分。可以相对于第一层间绝缘层150、第一绝缘层130和第一牺牲层140选择性地去除第一杂质区域162。因此，可以形成从第二沟槽TR2在第一方向DR1上延伸的第二隧道部分LT2。第二隧道部分LT2可以从第二沟槽TR2的两个侧壁以基本相同的长度延伸。
参照图21，可以在第二隧道部分LT2中形成第二子绝缘区域170_2。第二子绝缘区域170_2可以填充第二隧道部分LT2。因此，可以形成第一绝缘区域170。
参照图22，可以在第二沟槽TR2中形成第二牺牲图案166。第二牺牲图案166可以填充第二沟槽TR2。
然后，执行平坦化工艺，使得第一层间绝缘层150的顶表面、沟道牺牲图案163的顶表面以及第一牺牲图案164和第二牺牲图案166的顶表面共面。
参照图23，可以在第一自由堆叠结构ST1'上形成第二自由堆叠结构ST2'。第二自由堆叠结构ST2'可以包括依次堆叠的第二绝缘层230和第二牺牲层240以及第二层间绝缘层250。
然后，可以在沟道牺牲图案163上形成第二沟道孔CHH2。可以通过第二沟道孔CHH2去除沟道牺牲图案163。然后，可以在第一沟道孔CHH1和第二沟道孔CHH2中形成信息存储层332、沟道图案330、绝缘图案334和沟道垫335。因此，可以形成沟道结构CH。
然后，可以在第二牺牲层240中形成第二杂质区域262。第二杂质区域262可以通过与以上参照图18描述的用于第一杂质区域162的方法相同的方法形成。
然后，可以在第一牺牲图案164和第二牺牲图案166中的每个上形成第三沟槽TR3。第三沟槽TR3可以穿透第二自由堆叠结构ST2'。
然后，可以去除第二牺牲层240的由第三沟槽TR3暴露的部分以形成第三隧道部分LT3。可以在第三隧道部分LT3中形成第三子绝缘区域270_1。第三子绝缘区域270_1可以填充第三隧道部分LT3。第三隧道部分LT3和第三子绝缘区域270_1可以通过与以上参照图18描述的用于第一隧道部分LT1和第一子绝缘区域170_1的方法相同的方法形成。
参照图24，可以在第三沟槽TR3中形成第三牺牲图案167。第三牺牲图案167可以填充第三沟槽TR3。
参照图25，可以通过去除第一牺牲图案167的部分来形成第四沟槽TR4。例如，每个第四沟槽TR4可以通过去除设置在相应第二杂质区域262的内侧部分的一个第一牺牲图案167来形成。可以去除第二杂质区域262的由第四沟槽TR4暴露的部分，从而可以形成第四隧道部分LT4。可以在第四隧道部分LT4中形成第四子绝缘区域270_2。第四子绝缘区域270_2可以填充第四隧道部分LT4。因此，可以形成第二绝缘区域270。
第四隧道部分LT4和第四子绝缘区域270_2可以通过与以上参照图20和图21描述的用于第二隧道部分LT2和第二子绝缘区域170_2的方法相同的方法形成。
然后，可以在第四沟槽TR4中形成第四牺牲图案168。第四牺牲图案168可以填充第四沟槽TR4。
参照图26，可以在第二层间绝缘层250上形成第三绝缘层280。
然后，可以在单元区域CAR上形成穿透第一自由堆叠结构ST1'和第二自由堆叠结构ST2'的切割线沟槽WLC_T。
然后，可以通过切割线沟槽WLC_T去除第一牺牲层140和第二牺牲层240以及第一杂质区域162和第二杂质区域262。第一电极垫141至146和第二电极垫241至246可以分别形成在其中去除了第一牺牲层140和第二牺牲层240以及第一杂质区域162和第二杂质区域262的空间中。
即，第一牺牲层140和第二牺牲层240以及第一杂质区域162和第二杂质区域262可以通过置换金属栅极工艺分别由第一电极垫141至146和第二电极垫241至246替换。因此，可以形成第一堆叠结构ST1和第二堆叠结构ST2。
然后，可以形成切割线WLC以填充切割线沟槽WLC_T。
然后，可以通过平坦化工艺去除第三绝缘层280，并且可以暴露第四牺牲图案168的上部。可以去除第一至第四牺牲图案164、166、167和168。第一接触插塞310和第二接触插塞320可以形成在其中去除了第一至第四牺牲图案164、166、167和168的空间中。
然后，在第二层间绝缘层250上形成第三层间绝缘层350、位线接触336、上接触355、位线360和上连接布线370。以这种方式，可以制造(例如)图4所示的半导体存储器件。
当总结此详细描述时，应当注意，本领域技术人员将理解，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以对所示实施方式进行许多变化和修改。
本申请要求2020年7月9日在韩国知识产权局提交的第10-2020-0084741号韩国专利申请的优先权权益，该韩国专利申请的主题通过引用合并于此。

Claims (20)

1.一种半导体存储器件，包括：
在衬底上的第一堆叠结构，所述第一堆叠结构包括单元区域和在第一方向上延伸的第一阶梯部分；
在所述第一堆叠结构上的第二堆叠结构，所述第二堆叠结构包括在所述第一方向上延伸的第二阶梯部分，所述第二阶梯部分在第二方向上与所述第一阶梯部分至少部分地重叠；
在所述第一阶梯部分和所述第二阶梯部分上的第一接触插塞，所述第一接触插塞穿透所述第一堆叠结构和所述第二堆叠结构并在所述第二方向上延伸，其中所述第一接触插塞电连接到所述第一堆叠结构并且不电连接到所述第二堆叠结构；以及
在所述第一阶梯部分和所述第二阶梯部分上的第二接触插塞，所述第二接触插塞穿透所述第一堆叠结构和所述第二堆叠结构并在所述第二方向上延伸，其中所述第二接触插塞电连接到所述第二堆叠结构并且不电连接到所述第一堆叠结构。
2.根据权利要求1所述的半导体存储器件，其中所述衬底包括第一表面和相反的第二表面，所述第一堆叠结构设置在所述第二表面上，
所述第一堆叠结构包括在所述第二方向上堆叠的第一电极垫，
所述第二堆叠结构包括在所述第二方向上堆叠的第二电极垫，
所述第一接触插塞连接到所述第一电极垫当中的从所述第二表面在所述第二方向上堆叠在第n位置的第一电极垫，以及
所述第二接触插塞连接到所述第二电极垫当中的从所述第二表面在所述第二方向上堆叠在第n位置的第二电极垫。
3.根据权利要求2所述的半导体存储器件，其中所述第一接触插塞包括在所述第一方向上间隔开的第一子接触插塞，
所述第二接触插塞包括在所述第一方向上间隔开的第二子接触插塞，以及
所述第一子接触插塞当中的连接到堆叠在所述第n位置的所述第一电极垫的第一子接触插塞最靠近所述第二子接触插塞当中的连接到堆叠在所述第n位置的所述第二电极垫的第二子接触插塞。
4.根据权利要求1所述的半导体存储器件，其中所述第一堆叠结构包括在所述第二方向上堆叠的第一电极垫，
所述第二堆叠结构包括在所述第二方向上堆叠的第二电极垫，
所述第一接触插塞包括在所述第一方向上间隔开的第一子电极插塞，
所述第二接触插塞包括在所述第二方向上间隔开的第二子电极插塞，
每个所述第一电极垫电连接到穿透所述第一电极垫的所述第一子电极插塞当中的最外面的第一子电极插塞，以及
每个所述第二电极垫电连接到穿透所述第二电极垫的所述第二子电极插塞当中的最外面的第二子电极插塞。
5.根据权利要求1所述的半导体存储器件，其中所述第一堆叠结构包括在所述第二方向上堆叠的第一电极垫，
所述第二堆叠结构包括在所述第二方向上堆叠的第二电极垫，以及
所述第二电极垫当中的最下面的第二电极垫比所述第一电极垫当中的最上面的第一电极垫在所述第一方向上延伸得更远。
6.根据权利要求1所述的半导体存储器件，其中所述第一堆叠结构包括在所述第二方向上堆叠的第一电极垫，
所述第二堆叠结构包括在所述第二方向上堆叠的第二电极垫，
所述第一接触插塞在穿透所述第一电极垫的同时连接到其中最上面的第一电极垫，以及
所述第二接触插塞在穿透所述第二电极垫的同时连接到其中最上面的第二电极垫。
7.根据权利要求6所述的半导体存储器件，其中每个所述第一电极垫包括第一导电区域和第一绝缘区域，
每个所述第二电极垫包括第二导电区域和第二绝缘区域，
所述第一接触插塞穿透所述最上面的第一电极垫中包括的第一导电区域和设置在所述最上面的第一电极垫下面的所述第一电极垫中包括的第一绝缘区域，以及
所述第二接触插塞穿透所述最上面的第二电极垫中包括的第二导电区域和设置在所述最上面的第二电极垫下面的所述第二电极垫中包括的第二绝缘区域。
8.根据权利要求7所述的半导体存储器件，其中所述第一接触插塞的外表面在所述最上面的第一电极垫中包括的所述第一导电区域和设置在所述最上面的第一电极垫下面的所述第一电极垫中包括的所述第一绝缘区域中在所述第一方向上延伸，以及
所述第二接触插塞的外表面在所述最上面的第二电极垫中包括的所述第二导电区域和设置在所述最上面的第二电极垫下面的所述第二电极垫中包括的所述第二绝缘区域中在所述第一方向上延伸。
9.根据权利要求6所述的半导体存储器件，其中每个所述第一电极垫包括在所述第二方向上具有第一厚度的第一部分和具有大于所述第一厚度的第二厚度的第二部分，以及
所述第一接触插塞穿透所述第二部分。
10.根据权利要求9所述的半导体存储器件，其中每个所述第二电极垫在所述第二方向上具有所述第一厚度。
11.根据权利要求6所述的半导体存储器件，其中所述第一接触插塞还包括第一绝缘间隔物，所述第一绝缘间隔物在设置于所述最上面的第一电极垫下面的所述第一电极垫中沿着所述第一接触插塞的侧壁延伸，以及
所述第二接触插塞还包括第二绝缘间隔物，所述第二绝缘间隔物在所述第一电极垫中沿着所述第二接触插塞的侧壁延伸。
12.根据权利要求11所述的半导体存储器件，其中所述第一接触插塞包括设置在所述第一绝缘间隔物中的第一部分和不设置在所述第一绝缘间隔物中的第二部分，
所述第二接触插塞包括设置在所述第二绝缘间隔物中的第三部分和不设置在所述第二绝缘间隔物中的第四部分，
所述第一部分和所述第三部分在所述第一方向上具有第一宽度，以及
所述第二部分和所述第四部分具有小于所述第一宽度的第二宽度。
13.一种半导体存储器件，包括：
在衬底上的第一堆叠结构，所述第一堆叠结构包括单元区域和在第一方向上延伸的第一阶梯部分；
在所述第一堆叠结构上的第二堆叠结构，所述第二堆叠结构包括在所述第一方向上延伸的第二阶梯部分，所述第二阶梯部分在第二方向上与所述第一阶梯部分至少部分地重叠；以及
在所述第一阶梯部分和所述第二阶梯部分上的第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞穿透所述第一堆叠结构和所述第二堆叠结构，
其中所述第一堆叠结构包括在所述第二方向上堆叠的第一电极垫，所述第二堆叠结构包括在所述第二方向上堆叠的第二电极垫，所述第一电极垫中的一个围绕所述第一接触插塞的外表面，并且所述第二电极垫中的一个围绕所述第二接触插塞的外表面。
14.根据权利要求13所述的半导体存储器件，其中每个所述第一电极垫包括围绕所述第二接触插塞的所述外表面的第一绝缘区域，以及
每个所述第二电极垫包括围绕所述第一接触插塞的所述外表面的第二绝缘区域。
15.根据权利要求13所述的半导体存储器件，其中所述第一电极垫当中的在所述第二方向上最远离所述衬底设置的第一电极垫围绕所述第一接触插塞的所述外表面，以及
所述第二电极垫当中的在所述第二方向上最远离所述衬底设置的第二电极垫围绕所述第二接触插塞的所述外表面。
16.根据权利要求13所述的半导体存储器件，其中所述第一接触插塞的底表面设置在与所述第二接触插塞的底表面相同的平面上。
17.根据权利要求13所述的半导体存储器件，其中所述第一接触插塞和所述第二接触插塞在所述第一方向上交替地设置。
18.一种半导体存储器件，包括：
***电路结构，包括***电路；以及
单元阵列结构，包括：
第一堆叠结构，包括在第一方向上延伸的第一阶梯部分；
在所述第一堆叠结构上的第二堆叠结构，所述第二堆叠结构包括在所述第一方向上延伸的第二阶梯部分，所述第二阶梯部分在第二方向上与所述第一阶梯部分至少部分地重叠；以及
在所述第一阶梯部分和所述第二阶梯部分上的第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞穿透所述第一堆叠结构和所述第二堆叠结构并连接到所述***电路，
其中所述第一接触插塞电连接到所述第一堆叠结构并且不电连接到所述第二堆叠结构，
所述第二接触插塞电连接到所述第二堆叠结构并且不电连接到所述第一堆叠结构，以及
所述第一接触插塞和所述第二接触插塞在所述第一方向上交替地设置。
19.根据权利要求18所述的半导体存储器件，其中所述单元阵列结构还包括公共源极板，所述公共源极板设置在所述***电路结构和所述第一堆叠结构之间并包括开口，以及
所述第一接触插塞和所述第二接触插塞穿过所述开口连接到所述***电路。
20.根据权利要求18所述的半导体存储器件，其中所述***电路结构包括第一衬底，
所述单元阵列结构包括不同于所述第一衬底的第二衬底，以及
所述***电路、所述第一堆叠结构、所述第二堆叠结构、所述第一接触插塞和所述第二接触插塞设置在所述第一衬底和所述第二衬底之间。
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