CN111244095B - 三维存储器及其制备方法 - Google Patents

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Abstract

本申请公开了一种三维存储器及其制备方法。三维存储器包括衬底、选择性外延生长结构及沟道结构，沟道结构包括第一沟道结构及第二沟道结构，第一沟道结构位于核心区，第二沟道结构位于台阶区，第一沟道结构包括第一介质层及第一存储通道，第一介质层位于第一存储通道的外侧，位于第一沟道结构底部的选择性外延生长结构设有缺口，部分第一存储通道位于缺口内，且接触选择性外延生长结构；第二沟道结构包括第二介质层及第二存储通道，第二介质层位于第二存储通道与选择性外延生长结构之间，且隔离第二存储通道与选择性外延生长结构。本申请提供的三维存储器避免位于台阶区的选择性外延生长结构出现过刻蚀现象，从而提高制备三维存储器的良率。

Description

三维存储器及其制备方法
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种三维存储器及其制备方法。
背景技术
三维(3Dimension,3D)存储器作为一种典型的垂直沟道式三维存储器，通常包括衬底以及位于衬底上的堆栈结构。三维存储器的工艺制备过程中，需要先在堆栈结构下形成选择性外延生长(selective epitaxy growth，SEG)结构，然后再形成贯穿堆栈结构的存储单元。
其中，在形成存储单元的过程中需要先形成贯穿堆栈结构的通孔，再在通孔内形成存储单元。由于位于三维存储器台阶区通孔的孔径大于位于核心区通孔的孔径，使得在通孔内形成存储单元的过程中，位于台阶区的选择性外延生长结构刻蚀的深度大于位于核心区选择性外延生长结构刻蚀的深度，使得位于台阶区的选择性外延生长结构出现过刻蚀的现象，容易造成漏电的情况，从而影响三维存储器的良率。
发明内容
基于上述位于台阶区的选择性外延生长结构出现过刻蚀的问题，本申请提供了一种三维存储器的制备方法，避免位于台阶区的选择性外延生长结构出现过刻蚀现象，从而提高制备三维存储器的良率。本申请还提供一种位于台阶区的选择性外延生长结构不被刻蚀的三维存储器。
第一方面，本申请提供了一种三维存储器。三维存储器包括衬底、选择性外延生长结构及沟道结构，所述选择性外延生长结构及所述沟道结构均沿垂直于所述衬底的方向设置，且所述沟道结构位于所述选择性外延生长结构远离所述衬底的一侧；
所述三维存储器包括核心区及位于所述核心区周边的台阶区，所述沟道结构包括第一沟道结构及第二沟道结构，所述第一沟道结构位于所述核心区，所述第二沟道结构位于所述台阶区，所述第一沟道结构包括第一介质层及第一存储通道，所述第一介质层位于所述第一存储通道的外侧，位于所述第一沟道结构底部的所述选择性外延生长结构设有缺口，部分所述第一存储通道位于所述缺口内，且接触所述选择性外延生长结构；所述第二沟道结构包括第二介质层及第二存储通道，所述第二介质层位于所述第二存储通道与所述选择性外延生长结构之间，且隔离所述第二存储通道与所述选择性外延生长结构。
在一种实施方式中，所述第二介质层包括至少一层介电层。
在一种实施方式中，所述第一存储通道至少部分***所述选择性外延生长结构。
在一种实施方式中，所述三维存储器还包括位于所述衬底上的第一堆叠层及存储堆叠层，所述第一堆叠层位于所述衬底与所述存储堆叠层之间，所述选择性外延生长结构至少穿透部分所述第一堆叠层和部分所述衬底，所述存储堆叠层设有贯穿所述存储堆叠层的第一沟道孔及第二沟道孔，所述第一沟道结构位于所述第一沟道孔，所述第二沟道结构位于所述第二沟道孔，所述第一介质层位于所述第一存储通道与所述存储堆叠层之间。
在一种实施方式中，所述第二沟道孔的孔径大于所述第一沟道孔的孔径。
第二方面，本申请还提供一种三维存储器的制备方法。所述三维存储器包括核心区及位于所述核心区周边的台阶区。一种三维存储器的制备方法包括：
提供衬底；
沿所述衬底形成选择性外延生长结构；
在所述选择性外延生长结构上形成垂直于所述衬底的沟道层，且所述沟道层接触所述选择性外延生长结构；
形成位于所述台阶区的保护层，且所述保护层遮盖位于所述台阶区的沟道层；
刻蚀部分位于核心区所述沟道层的底部，以暴露出部分所述选择性外延生长结构；其中，所述保护层用于保护位于所述台阶区的沟道层，避免位于所述台阶区的所述沟道层被刻蚀。
在一种实施方式中，在所述“形成位于所述台阶区的保护层”之前，所述制备方法还包括：
在所述衬底上形成多层绝缘层与牺牲层交替堆叠设置的堆栈层；
刻蚀位于所述台阶区的部分堆栈层，以使远离所述衬底一侧的堆栈层形成具有高度差的阶梯结构。
在一种实施方式中，所述“形成位于所述台阶区的保护层”包括：
在形成有所述阶梯结构的堆栈层上沉积第一保护层；
研磨部分所述第一保护层，以去除位于所述核心区的第一保护层；其中，保留于所述台阶区的第一保护层为所述保护层。
在一种实施方式中，所述“刻蚀位于所述台阶区的部分堆栈层，以使远离所述衬底一侧的所述堆栈层形成具有高度差的阶梯结构”包括：
在所述堆栈层上形成阻挡层；
在所述阻挡层上形成抗反射层；
在所述抗反射层上形成位于所述核心区的光阻，暴露出位于所述台阶区的所述抗反射层；
采用光刻工艺刻蚀部分所述堆栈层，以使所述堆栈层形成具有高度差的阶梯结构。
在一种实施方式中，在所述“采用光刻工艺刻蚀部分所述堆栈层”之后，所述制备方法还包括：
去除残留于所述核心区的阻挡层；其中，所述阻挡层用于保护位于所述核心区的堆栈层，避免在所述光刻工艺中刻蚀位于所述核心区的堆栈层。
在一种实施方式中，最多刻蚀所述堆栈层中的两层所述绝缘层。
在一种实施方式中，在所述“在所述堆栈层上形成阻挡层”之前，所述制备方法还包括：
刻蚀所述堆栈层，以形成贯穿所述堆栈层的沟道孔；
沿所述沟道孔的侧壁形成隔离层，所述隔离层用于避免所述阻挡层残留于所述沟道孔。
在一种实施方式中，在所述“采用光刻工艺刻蚀部分所述堆栈层，以使所述堆栈层形成具有高度差的阶梯结构”之后，且在所述“形成位于所述台阶区的保护层，且所述保护层遮盖位于所述台阶区的沟道层”之前，所述制备方法还包括：
去除所述隔离层；
沿所述沟道孔的轴向依次形成介质层及半导体层，所述介质层包括至少一层介电层。
在一种实施方式中，在所述“刻蚀部分所述沟道层的底部，以暴露出部分所述选择性外延生长结构”之后，所述制备方法还包括：
去除所述保护层；
沿所述沟道孔轴向形成第一存储通道，所述第一存储通道至少部分***所述选择性外延生长结构。
在一种实施方式中，位于所述核心区的沟道孔为第一沟道孔，位于所述台阶区的沟道孔为第二沟道孔，所述第二沟道孔的孔径大于所述第一沟道孔的孔径。
第三方面，本申请还提供一种三维存储器。三维存储器包括采用如上所述三维存储器的制备方法制备。
在本申请实施例中，一方面，位于台阶区(SS)的第二介质层并未形成缺口，以有效间隔选择性外延生长结构与第二存储通道。而由于第二存储通道无需接触选择性外延生长结构，因此无需刻蚀第二介质层的底部，以使朝向选择性外延生长结构一侧的第二介质层形成缺口，有效地避免了位于台阶区(SS)的选择性外延生长结构被刻蚀，从而避免三维存储器的漏电，提高了三维存储器的良率。
另一方面，位于台阶区(SS)第二介质层的底部无需被刻蚀，从而避免去除第二介质层底部时对第二介质层侧壁造成的损坏，从而进一步地提高了三维存储器的良率。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以如这些附图获得其他的附图。
图1是本申请实施例提供的三维存储器的部分截面示意图；
图2是本申请提供的三维存储器的制备方法的部分流程示意图；
图3是图2所示步骤S170的流程示意图；
图4A-图4H是图2所示制备三维存储器部分步骤对应的工艺截面示意图；
图5是图2所示步骤S150的流程示意图；
图6A-图6G是图5所示形成阶梯结构步骤对应的工艺截面示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。在不冲突的情况下，本申请的实施方式及实施方式中的特征可以相互组合。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1，图1是本申请实施例提供的三维存储器100的部分截面示意图。三维存储器100的储存单元采用三维模式层层堆叠的结构，使得三维存储器100具有单位面积存储密度，高效存储单元性能的优点。三维存储器100包括核心区(core)以及围绕核心区(core)设置的台阶区(SS)。也即，台阶区(SS)设置于核心区(core)的周边。核心区(core)用于信息的存储。台阶区(SS)位于三维存储器100的端部，用于向核心区(core)传输控制信息，以实现信息在核心区(core)的读写。如图1所示，左边区域表示核心区(core)，右边区域表示台阶区(SS)。
三维存储器100包括衬底10及位于衬底10上的第一堆叠层20及存储堆叠层30。第一堆叠层20位于衬底10与存储堆叠层30之间，存储堆叠层30设有存储单元。在一种实施方式中，第一堆叠层20包括：第一绝缘层、导电层及第二绝缘层。本实施例中的第一堆叠层20结构仅为示例，并不以此为限制。在其他实方式中，第一堆叠层20可以为多个绝缘层，或者多个导电层与绝缘层交替堆叠结构皆可。
可以理解的，衬底10用于支撑在其上的层结构，例如第一堆叠层20及存储堆叠层30。衬底10可以是但不限于Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底等。
存储堆叠层30包括交替堆叠设置的多个栅极层301及多个绝缘层302。任意两层栅极层301之间设有绝缘层302。其中，台阶区(SS)栅极层301的数量不同于核心区(core)栅极层301的数量。核心区(core)的栅极层301与绝缘层302呈阵列排布，台阶区(SS)的栅极层301呈现台阶状。可以理解的，核心区(core)栅极层301与绝缘层302的排布均一，台阶区(SS)栅极层301与绝缘层302的排布不均一。
存储堆叠层30的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，存储堆叠层30数越多，三维存储器100的集成度越高。绝缘层302的材料可以是但不限于氧化物材料，栅极层301的材料可以是但不限于氮化物材料。
三维存储器100还包括选择性外延生长结构(SEG)40及沟道结构50。选择性外延生长结构40及沟道结构50均沿垂直于衬底10的方向设置，且沟道结构50位于选择性外延生长结构40远离衬底10的一侧。如图1所示，选择性外延生长结构40形成于第一堆叠层20中，且至少部分贯通第一堆叠层20。沟道结构50形成于存储堆叠层30中，且至少部分贯通存储堆叠层30。沟道结构50形成于存储堆叠层30的过程中，需先刻蚀存储堆叠层30以形成贯穿存储堆叠层30的沟槽，再在沟槽内形成沟道结构50。
其中，现有技术中，由于三维存储器100中位于核心区(core)沟槽的孔径小于位于台阶区(SS)沟槽的孔径大小不同，而位于核心区(core)与台阶区(SS)的沟道结构50采用相同的工艺，使得在形成沟道结构50的过程中，对位于台阶区(SS)的选择性外延生长结构40的刻蚀程度大于位于核心区(core)的选择性外延生长结构40的刻蚀程度，容易造成台阶区(SS)的选择性外延生长结构40出现过刻蚀，而导致三维存储器100漏电。本申请通过工艺改进使得位于台阶区(SS)的沟道结构50不同于位于核心区(core)的沟道结构50，以避免位于台阶区(SS)的选择性外延生长结构40过刻蚀现象。
具体地，请继续参阅图1，沟道结构50包括第一沟道结构51及第二沟道结构52。第一沟道结构51位于核心区(core)，第二沟道结构52位于台阶区(SS)。第一沟道结构51包括第一介质层511及第一存储通道512。第一介质层511位于第一存储通道512的外侧。也即，第一介质层511位于第一存储通道512与存储堆叠层30之间。位于第一沟道结构51底部的选择性外延生长结构40设有缺口，部分第一存储通道512位于缺口内，且接触选择性外延生长结构40。第二沟道结构52包括第二介质层521及第二存储通道522。第二介质层521位于第二存储通道522与选择性外延生长结构40之间，且隔离第二存储通道522与选择性外延生长结构40。
其中，存储堆叠层30形成有贯穿存储堆叠层30的第一沟道孔31及第二沟道孔32。第一沟道结构51形成于第一沟道孔31内，第二沟道结构52形成于第二沟道孔32内。第二沟道孔32的孔径大于第一沟道孔31的孔径。由于第二沟道孔32的孔径大于第一沟道孔31的孔径，如果同时刻蚀第一介质层511的底部与第二介质层521的底部，将会导致孔径较大的第二沟道孔32对应的选择性外延生长结构40过刻蚀，引起三维存储器100的漏电。因此，在本申请实施例中，避免位于台阶区(SS)底部的第二介质层521被刻蚀，从而不会出现位于台阶区(SS)的选择性外延生长结构40过刻蚀而漏电的现象，从而提高三维存储器100的良率。
可以理解的，第一存储通道512与选择性外延生长结构40电性连接，第二存储通道522与选择性外延生长结构40被介质层隔离。其中，第一介质层511位于第一存储通道512的外侧，使得沿沟槽先形成第一介质层511后，再形成第一存储通道512。若要实现第一存储通道512接触选择性外延生长结构40，在形成与选择性外延生长结构40电性连接的第一存储通道512时，需刻蚀第一介质层511的底部，使得朝向选择性外延生长结构40一侧的第一介质层511形成缺口，以漏出部分选择性外延生长结构40。而在刻蚀第一介质层511底部的过程中，至少刻蚀部分选择性外延生长结构40，以使第一存储通道512有效接触选择性外延生长结构40。
而在本申请实施例中，一方面，位于台阶区(SS)的第二介质层521并未形成缺口，以有效间隔选择性外延生长结构40与第二存储通道522。而由于第二存储通道522无需接触选择性外延生长结构40，因此无需刻蚀第二介质层521的底部，以使朝向选择性外延生长结构40一侧的第二介质层521形成缺口，有效地避免了位于台阶区(SS)的选择性外延生长结构40被刻蚀，从而避免三维存储器100的漏电，提高了三维存储器100的良率。
另一方面，位于台阶区(SS)第二介质层521的底部无需被刻蚀，从而避免去除第二介质层521底部时对第二介质层521侧壁造成的损坏，从而进一步地提高了三维存储器100的良率。
在一种实施方式中，选择性外延生长结构40至少穿透部分第一堆叠层20和部分衬底10。也即，选择性外延生长结构40至少部分***衬底10。其中，选择性外延生长结构40为通过外延(Epitaxy,Epi)生长形成。外延工艺是指在单晶衬底10上生长一层跟衬底10具有相同晶格排列的单晶材料。外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si或SiC/Si等)。实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。在本申请实施例中，以选择性外延生长结构40为选择性外延生长单晶硅(selective epitaxy growth，SEG)为例来进行描写。
进一步第，第二介质层521包括至少一层介电层。可以理解的，介电层采用绝缘材料。在一种实施方式中，第二介质层521可以包括从第二沟道孔32的外侧壁依次堆叠的阻挡层、电荷储存层和隧道绝缘层。
阻挡层可以包括硅氧化物或金属氧化物，例如铪氧化物或铝氧化物。电荷储存层可以包括氮化物，例如硅氮化物或金属氧化物。隧道绝缘层可以包括氧化物，例如硅氧化物。例如，第二介质层521可以具有氧化物-氮化物-氧化物(ONO)分层结构，该多层结构仅为示例，实际结构中可以存在其他多层结构，其结构排布与层数不受限制。
其中，第一介质层511的层结构与第二介质层521的层结构能够采用同一道工艺制程，只是后续仅刻蚀第一介质层511的底部，而不刻蚀第二介质层521的底部。可以理解的，第一介质层511呈两端开口的空心圆柱结构，其可以覆盖第一沟道孔31的外侧壁。第二介质层521呈底部封闭的桶状结构，其可以覆盖第二沟道孔32的外侧壁及底壁。
下面结合前面的三维存储器100对本申请提供的一种三维存储器100的制备方法进行详细介绍。在其他实施例中，采用本三维存储器100的制备方法获得的三维存储器100也可以不同于前述实施例的三维存储器100。
请参阅图2、图3及图4A-图4H，图2是本申请提供的三维存储器100的制备方法的部分流程示意图；图3是图2所示步骤S170的流程示意图；图4A-图4H是图2所示制备三维存储器100部分步骤对应的工艺截面示意图。三维存储器100包括核心区(core)及位于核心区(core)周边的台阶区(SS)。
三维存储器100的制备方法，包括：
S110：提供衬底10。
可以理解的，衬底10用于支撑在其上的器件结构。衬底10可以是但不仅限于Si衬底、Ge衬底、SiGe衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium OnInsulator，绝缘体22上锗)衬底等。
S120：在衬底10上形成第一堆叠层20。
在一种实施方式中，第一堆叠层20包括：第一绝缘层、导电层及第二绝缘层。如图4A所示，在本申请实施例中，以第一堆叠层20包括依次层叠设置于衬底10上的第一绝缘层、导电层及第二绝缘层三层结构为例进行描写。本实施例中的第一堆叠层20结构仅为示例，并不以此为限制。在其他实方式中，第一堆叠层20可以为多个绝缘层，或者多个导电层与绝缘层交替堆叠结构皆可。
S130：沿衬底10形成内嵌于所述第一堆叠层的选择性外延生长结构(SEG)40。
其中，在衬底10上形成选择性外延生长结构40包括刻蚀第一堆叠层20以形成贯穿第一堆叠层20的通孔，且通孔延伸至部分衬底10，自第一堆叠层20中的通孔沿衬底10通过外延(Epitaxy,Epi)生长形成选择性外延生长结构40。外延工艺是指在单晶衬底10上生长一层跟衬底10具有相同晶格排列的单晶材料。
S140：在衬底10上形成多层绝缘层302与牺牲层303交替堆叠设置的堆栈层300。
堆栈层300包括交替堆叠的多个绝缘层302及多个牺牲层303。任意两层牺牲层303之间设有绝缘层302。其中，堆栈层300的层数本领域技术人员可以根据实际需要进行选择，例如32层、64层、96层、128层、192层或者其他层数。一般来说，堆栈层300数越多，三维存储器100的集成度越高。绝缘层302的材料可以是但不限于氧化物材料，牺牲层303的材料可以是但不限于氮化物材料。其中，多个牺牲层303在后续工艺步骤中被置换为栅极层301。栅极层301的导电性能较高，例如采用金属钨等。堆栈层300中的牺牲层303被置换为栅极层301后形成前述存储堆叠层30。
其中，堆栈层300的厚度较厚，现有工艺将堆栈层300分上下两层结构，先形成下层结构再形成上层结构。其中在形成上层结构之前，在下层结构中的沟道孔内填充牺牲材料311，以使在形成上层结构时，上层结构的材料不会填充至下层结构的沟道孔内。牺牲材料311在后续工艺中会被去除。
在本申请实施例中，以堆栈层300形成在选择性外延生长结构40之后为了来进行描写。在其他实施例中，堆栈层300能够在形成选择性外延生长结构40之前形成，本申请并不限制。也即，在其他实施例中能够在衬底10上先形成依次堆叠设置的第一堆叠层20及堆栈层300后，刻蚀第一堆叠层20及堆栈层300至衬底10，再自衬底10选择性外延生长形成选择性外延生长层。
由于在沿衬底10选择性外延生长形成选择性外延生长结构(SEG)40的过程中，孔道越深，对选择性外延生长结构(SEG)40形成波动更大，造成形成选择性外延生长结构(SEG)40的表面越不均一。而在本申请实施例中，堆栈层300在选择性外延生长结构40之后形成，使得形成选择性外延生长结构40的孔道深度仅为第一堆叠层20的厚度，而第一堆叠层20仅包括第一绝缘层、导电层及第二绝缘层，使得第一堆叠层20的厚度较薄，从而能够使得核心区(core)生长的选择性外延生长结构(SEG)40更加均一，提高了三维存储器100制备方法的可靠性。
S150：刻蚀位于台阶区(SS)的部分堆栈层300，以使远离衬底10一侧的堆栈层300形成具有高度差的阶梯结构304。
如图4B所示，远离衬底10一侧的堆栈层300表面高度不一致，位于核心区(core)的堆栈层300高于位于台阶区(SS)的堆栈层300。可以理解的，在刻蚀部分堆栈层300时，仅刻蚀位于台阶区(SS)的堆栈层300，以使远离衬底10一侧的堆栈层300形成具有高度差的阶梯结构304。
在一种实施方式中，最多刻蚀堆栈层300中的两层绝缘层302。由于堆栈层300包括多层交替设置的绝缘层302与牺牲层303，任意两层牺牲层303之间设有一层绝缘层302，因此当刻蚀两层绝缘层302时必定会刻蚀一层牺牲层303。
进一步地，堆栈层300的最外层为绝缘层302。可以理解的，最少刻蚀堆栈层300中的一层绝缘层302，以使堆栈层300能够形成阶梯结构304。可以理解的，由于最多刻蚀堆栈层300中的两层绝缘层302，因此最多刻蚀堆栈层300的最后三层。
在本申请实施例中，最多刻蚀堆栈层300的三层结构，避免刻蚀堆栈层300过深而影响后续在堆栈层300中形成存储单元，从而有效保证三维存储器100的可靠性。
S160：在选择性外延生长结构40上形成垂直于衬底10的沟道层60，且沟道层60接触选择性外延生长结构30。
其中，在形成沟道层60之前，刻蚀堆栈层300以形成贯穿堆栈层300的沟道孔310。如图4C所示，沿沟道孔310的轴向依次形成介质层61及半导体层62。可以理解的，沟道层60包括介质层61与半导体层62，介质层61位于半导体层62与选择性外延生长结构40之间，且介质层61包括至少一层介电层。其中，核心区(core)和台阶区(SS)的沟道孔310均设有沟道层60。
在一种实施方式中，形成介质层61的步骤包括沿沟道孔310的轴向依次形成隧道绝缘层、电荷储存层和阻挡层。隧道绝缘层可以包括氧化物，例如硅氧化物。电荷储存层可以包括氮化物，例如硅氮化物或金属氧化物。阻挡层可以包括硅氧化物或金属氧化物，例如铪氧化物或铝氧化物。例如，介质层61可以具有氧化物-氮化物-氧化物(ONO)分层结构，该多层结构仅为示例，实际结构中可以存在其他多层结构，其结构排布与层数不受限制。
S170：形成位于台阶区(SS)的保护层70，且保护层70遮盖位于台阶区(SS)的沟道层60。
可以理解的，保护层70位于台阶区(SS)，用于保护台阶区(SS)的沟道层60，避免台阶区(SS)的沟道层60被刻蚀。
结合图4D及图4E，形成位于台阶区(SS)的保护层70包括：
S171：在形成有阶梯结构304的堆栈层300上沉积第一保护层701。
在一种实施方式中，采用沉积工艺在堆栈层300上沉积碳材料，以形成第一保护层701(kodiak)。在本申请实施例中，通过控制沉积的参数，例如压力、流量或流速等来控制第一保护层701的形成，减小第一保护层701落入沟道孔310内部，从而减小后续去除第一保护层701的难度。由于碳材料相对容易去除，因此第一保护层701采用碳材料，有利于后续有效去除第一保护层701，从而保证三维存储器100的可靠性。其中，如图4D所示，由于堆栈层300的表面形成阶梯结构304，使得沉积于堆栈层300上的第一保护层701的表面也不平整。
S172：研磨部分第一保护层701，以去除位于核心区(core)的第一保护层701；其中，保留于台阶区(SS)的第一保护层701为保护层70。
采用化学机械研磨(chemical mechanical polish，CMP)研磨部分第一保护层701。其中，研磨第一保护层701不仅为了保证第一保护层701表面的平整度，而且为了磨掉位于核心区(core)的第一保护层701，以形成仅位于台阶区(SS)的保护层70。可以理解的，由于工艺限制，使得采用沉积工艺形成的第一保护层701位于核心区(core)及台阶区(SS)，因此需要后续工艺去除位于核心区(core)的第一保护层701而保留位于台阶区(SS)的第一保护层701，使得后续工艺能够刻蚀位于核心区(core)的沟道层60，而无法刻蚀位于台阶区(SS)的沟道层60。
在本申请实施例中，刻蚀位于台阶区(SS)的部分堆栈层300以形成阶梯结构304，为了在此研磨第一保护层701时能够进去除位于核心区(core)的第一保护层701，而保留位于台阶区(SS)的第一保护层701，从而形成仅位于台阶区(SS)的保护层70。其中，在研磨部分第一保护层701的过程中，不仅能够去除位于核心区(core)的第一保护层701，也能够保证位于台阶区(SS)的第一保护层701的平整度。
S180：刻蚀部分沟道层60的底部，以暴露出部分选择性外延生长结构40。
可以理解的，在刻蚀沟道层60的底部以暴露出选择性外延生长结构40时，位于核心区(core)的介质层61及半导体层62底部均被刻蚀，以使位于核心区(core)的选择性外延生长结构40露出。如图4F所示，沟道层60的底部形成缺口，以使选择性外延生长结构40漏出。保护层70用于保护位于台阶区(SS)的沟道层60(介质层61及半导体层62)，避免位于台阶区(SS)的沟道层60(介质层61及半导体层62)被刻蚀。在步骤S170中形成遮盖位于台阶区(SS)沟道层60的保护层70，使得步骤S180中仅能刻蚀位于核心区(core)外露的沟道层60，无法刻蚀位于台阶区(SS)的沟道层60，从而避免位于台阶区(SS)的沟道层60被刻蚀。由于沟道层60的下层结构为选择性外延生长结构40，当无需刻蚀位于台阶区(SS)的沟道层60时，位于台阶区(SS)的选择性外延生长结构40也无需被刻蚀，从而不会出现位于台阶区(SS)的选择性外延生长结构40出现过刻蚀而漏电的现象。
其中，位于核心区(core)的沟道孔310为第一沟道孔31，位于台阶区(SS)的沟道孔310为第二沟道孔32。位于核心区(core)的沟道层60为第一沟道层，位于台阶区(SS)的沟道层60为第二沟道层。可以理解的，第一沟道层形成于第一沟道孔31，第二沟道层形成于第二沟道孔32。
由于第二沟道孔32的孔径大于第一沟道孔31的孔径，若同时刻蚀第一沟道层与第二沟道层的底部，则会导致刻蚀第二沟道层的速率大于第一沟道层的速率，使得位于第二沟道层下方的选择性外延生长结构40出现过刻蚀现象。而在本申请实施例中，形成遮盖位于台阶区(SS)沟道层60的保护层70，避免刻蚀第二沟道层的底部，从而有效避免刻蚀位于第二沟道层下层的选择性外延生长结构40，避免位于台阶区(SS)的选择性外延生长结构40过刻蚀而出现漏电，从而提高三维存储器100制备方法的可靠性。
S190：去除保护层70。
如图4G所示，位于阶梯结构304的保护层70被去除。可以理解的，在步骤S180中保护层70避免了位于台阶区(SS)的沟道层60被刻蚀，此步去除保护层70，避免台阶区(SS)残留多余的保护层70而使得核心区(core)与台阶区(SS)的层结构不一致，从而保证三维存储器100的可靠性。
S1100：沿沟道孔310轴向形成第一存储通道512，第一存储通道512至少部分***选择性外延生长结构40。
第一存储通道512在刻蚀部分沟道层60(介质层61及半导体层62)的底部后形成，使得第一存储通道512位于沟道层60的外层，且接触选择性外延生长结构40。也即，第一存储通道512与选择性外延生长结构40电性连接。如图4G所示，第一存储通道512朝向衬底10的一侧与选择性外延生长结构40相连。可以理解的，位于核心区(core)介质层61的底部被刻蚀，使得位于核心区(core)的选择性外延生长结构40露出，从而在形成第一存储通道512的过程中，实现了位于核心区(core)第一存储通道512与选择性外延生长结构40的导电连接。在一种实施方式中，在刻蚀位于核心区(core)沟道层60的底部时，相应地位于沟道层60外侧的半导体层62被去除，此半导体层62能够为牺牲介质层，使得在形成第一存储通道512时，第一存储通道512接触介质层61级选择性外延生长结构40。
可以理解的，沿沟道孔310依次形成包括隧道绝缘层、电荷储存层和阻挡层的介质层61及半导体层62为工艺上形成ONOP层。其中，电荷存储层存储有电子，使得电荷存储层的电子在加压的条件下，能够穿过隧道绝缘层进入第一存储通道512，为第一存储通道512提供更多的电子。
在本申请实施例中，第一存储通道512用于与选择性外延生长结构40实现电连接，实现了电路连通，使得核心区(core)能够用于信息存储，从而保证三维存储器100的可靠性。
S1110：将堆栈层300中的牺牲层303置换为栅极层301。
其中，栅极层301采用材料的导电性大于牺牲层303采用材料的导电性。如图4H所示，堆栈层300中的牺牲层303被置换为栅极层301。其中，栅极层301的导电性大于牺牲层303的导电性能。在一种实施方式中，栅极层301采用金属材料，牺牲层303采用氮化物或氮氧化物，例如，栅极层301采用导电性能较高的金属钨，牺牲层303采用导电性较差的氮化硅。将牺牲层303置换为栅极层301，避免先沉积栅极层301对在堆栈层300打孔及开槽造成困难。
请参阅图5及图6A-图6G，图5是图2所示步骤S150的流程示意图；图6A-图6G是图5所示形成阶梯结构304的步骤对应的工艺截面示意图。
刻蚀位于台阶区(SS)的部分堆栈层300，以使远离衬底10一侧的堆栈层300形成具有高度差的阶梯结构304包括：
S151：在堆栈层300上形成阻挡层71。
阻挡层71采用沉积工艺形成于堆栈层300上。其中，阻挡层71采用的材料及工艺与第一保护层701相同，例如碳材料。由于在形成阻挡层71之前，已经形成有贯穿堆栈层300的沟道孔310，此步在堆栈层300上先形成阻挡层71，能够使得在阻挡层71上形成不填充沟道孔310且覆盖堆栈层300的层结构。
在一种实施方式中，在堆栈层300上形成阻挡层71之前沿所沟道孔310的侧壁形成隔离层72。隔离层72用于避免阻挡层71残留于沟道孔310内。如图6B所示，隔离层72位于沟道孔310的侧壁与底壁，阻挡层71位于堆栈层30的上方。隔离层72用于保护堆栈层300，避免沉积阻挡层71时部分阻挡层71的材料残留于堆栈层300的沟道孔310内。
其中，隔离层72在工艺步骤S160之前会被去除。可以理解的，在隔离层72被去除后，选择性外延生长结构40上形成垂直于衬底10的介质层61及半导体层62，使得介质层61接触堆栈层300，保证三维存储器100的可靠性。
S152：在阻挡层71上形成抗反射层(SION)73。
如图6C所示，抗反射层73位于阻挡层71的上方。抗反射层73能够避免后续光刻过程中干涉效应，保证光刻的均一性。其中，通过沉积的方式在阻挡层71上形成抗反射层73。由于阻挡层71位于堆栈层300的上层结构，从而使得沉积抗反射层73时，抗反射层73材料无法落入沟道孔310内。
S153：在抗反射层73上形成位于核心区(core)的光阻74，暴露出位于台阶区(SS)的抗反射层73。
如图6D所示，光阻74仅位于核心区(core)。可以理解的，光阻74仅位于核心区(core)，使得位于台阶区(SS)的抗反射层73暴露，从而在刻蚀部分堆栈层300的过程中能够有效地刻蚀位于台阶区(SS)的堆栈层300，而不刻蚀位于核心区(core)的堆栈层300。
S154：采用光刻工艺刻蚀部分堆栈层300，以使堆栈层300形成具有高度差的阶梯结构304。
阻挡层71用于保护位于核心区(core)的堆栈层300，避免在光刻工艺中刻蚀位于核心区(core)的堆栈层300。
在本申请实施方中，通过S153步骤遮盖核心区(core)，避免光刻时刻蚀掉位于核心区(core)的堆栈层300，而仅刻蚀位于台阶区(SS)的堆栈层300，从而使得堆栈层300的表面形成具有高度差的阶梯结构304。
结合图6E及图6F所示，在光刻部分堆栈层300的过程中，不仅刻蚀位于台阶区(SS)的堆栈层300，位于核心区(core)的至少部分抗反射层73和/或部分阻挡层71也会被刻蚀。而残留在堆栈层300上的阻挡层71能够保护位于核心区(core)的堆栈层300，避免在光刻工艺中刻蚀位于核心区(core)的堆栈层300，使得在不损伤核心区(core)堆栈层300的基础上形成阶梯结构304。
其中，在形成阶梯结构304后，去除残留于核心区(core)的阻挡层71。
如图6G所示，在形成阶梯结构304之后，去除残留于核心区(core)的阻挡层71，使得第一沟道孔31与第二沟道孔32均漏出，从而能够在第一沟道孔31与第二沟道孔32内形成沟道结构。
以上对本申请实施方式进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种三维存储器，其特征在于，包括衬底、选择性外延生长结构及沟道结构，所述选择性外延生长结构及所述沟道结构均沿垂直于所述衬底的方向设置，且所述沟道结构位于所述选择性外延生长结构远离所述衬底的一侧；
所述三维存储器包括核心区及位于所述核心区周边的台阶区，所述沟道结构包括第一沟道结构及第二沟道结构，所述第一沟道结构位于所述核心区，所述第二沟道结构位于所述台阶区，所述第一沟道结构包括第一介质层及第一存储通道，所述第一介质层位于所述第一存储通道的外侧，位于所述第一沟道结构底部的所述选择性外延生长结构设有缺口，部分所述第一存储通道位于所述缺口内，且接触所述选择性外延生长结构；所述第二沟道结构包括第二介质层及第二存储通道，所述第二介质层位于所述第二存储通道与所述选择性外延生长结构之间，且隔离所述第二存储通道与所述选择性外延生长结构。
2.如权利要求1所述的三维存储器，其特征在于，所述第二介质层包括至少一层介电层。
3.如权利要求1所述的三维存储器，其特征在于，所述第一存储通道至少部分***所述选择性外延生长结构。
4.如权利要求1至3中任意一项所述的三维存储器，其特征在于，所述三维存储器还包括位于所述衬底上的第一堆叠层及存储堆叠层，所述第一堆叠层位于所述衬底与所述存储堆叠层之间，所述选择性外延生长结构至少穿透部分所述第一堆叠层和部分所述衬底，所述存储堆叠层设有贯穿所述存储堆叠层的第一沟道孔及第二沟道孔，所述第一沟道结构位于所述第一沟道孔，所述第二沟道结构位于所述第二沟道孔，所述第一介质层位于所述第一存储通道与所述存储堆叠层之间。
5.如权利要求4所述的三维存储器，其特征在于，所述第二沟道孔的孔径大于所述第一沟道孔的孔径。
6.一种三维存储器的制备方法，所述三维存储器包括核心区及位于所述核心区周边的台阶区，其特征在于，包括：
提供衬底；
沿所述衬底形成选择性外延生长结构；
在所述选择性外延生长结构上形成垂直于所述衬底的沟道层，且所述沟道层接触所述选择性外延生长结构；
在形成有阶梯结构的堆栈层上沉积第一保护层；
研磨部分所述第一保护层，以去除位于所述核心区的第一保护层，保留于所述台阶区的第一保护层为保护层，且所述保护层遮盖位于所述台阶区的沟道层；
刻蚀部分位于所述核心区的所述沟道层的底部，以暴露出部分所述选择性外延生长结构；其中，所述保护层用于保护位于所述台阶区的沟道层，避免位于所述台阶区的所述沟道层被刻蚀。
7.如权利要求6所述的三维存储器的制备方法，其特征在于，在所述“在形成有阶梯结构的堆栈层上沉积第一保护层”之前，所述制备方法还包括：
在所述衬底上形成多层绝缘层与牺牲层交替堆叠设置的堆栈层；
刻蚀位于所述台阶区的部分堆栈层，以使远离所述衬底一侧的堆栈层形成具有高度差的阶梯结构。
8.如权利要求7所述的三维存储器的制备方法，其特征在于，所述“刻蚀位于所述台阶区的部分堆栈层，以使远离所述衬底一侧的所述堆栈层形成具有高度差的阶梯结构”包括：
在所述堆栈层上形成阻挡层；
在所述阻挡层上形成抗反射层；
在所述抗反射层上形成位于所述核心区的光阻，暴露出位于所述台阶区的所述抗反射层；
采用光刻工艺刻蚀部分所述堆栈层，以使所述堆栈层形成具有高度差的阶梯结构。
9.如权利要求8所述的三维存储器的制备方法，其特征在于，在所述“采用光刻工艺刻蚀部分所述堆栈层”之后，所述制备方法还包括：
去除残留于所述核心区的阻挡层；其中，所述阻挡层用于保护位于所述核心区的堆栈层，避免在所述光刻工艺中刻蚀位于所述核心区的堆栈层。
10.如权利要求7所述的三维存储器的制备方法，其特征在于，最多刻蚀所述堆栈层中的两层所述绝缘层。
11.如权利要求8所述的三维存储器的制备方法，其特征在于，在所述“在所述堆栈层上形成阻挡层”之前，所述制备方法还包括：
刻蚀所述堆栈层，以形成贯穿所述堆栈层的沟道孔；
沿所述沟道孔的侧壁形成隔离层，所述隔离层用于避免所述阻挡层残留于所述沟道孔。
12.如权利要求11所述的三维存储器的制备方法，其特征在于，在所述“采用光刻工艺刻蚀部分所述堆栈层，以使所述堆栈层形成具有高度差的阶梯结构”之后，且在所述“形成位于所述台阶区的保护层，且所述保护层遮盖位于所述台阶区的沟道层”之前，所述制备方法还包括：
去除所述隔离层；
沿所述沟道孔的轴向依次形成介质层及半导体层，所述介质层包括至少一层介电层。
13.如权利要求12所述的三维存储器的制备方法，其特征在于，在所述“刻蚀部分位于所述核心区的所述沟道层的底部，以暴露出部分所述选择性外延生长结构”之后，所述制备方法还包括：
去除所述保护层；
沿所述沟道孔轴向形成第一存储通道，所述第一存储通道至少部分***所述选择性外延生长结构。
14.如权利要求11所述的三维存储器的制备方法，其特征在于，位于所述核心区的沟道孔为第一沟道孔，位于所述台阶区的沟道孔为第二沟道孔，所述第二沟道孔的孔径大于所述第一沟道孔的孔径。
15.一种三维存储器，其特征在于，包括采用如权利要求6-14中任一项所述三维存储器的制备方法制备。
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