CN113725228B - 三维存储器及其制作方法 - Google Patents

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Abstract

本发明提供了一种三维存储器及其制作方法。该制作方法包括：提供表面具有堆叠体的衬底，堆叠体包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠体中形成贯穿至衬底的沟道通孔，沟道通孔具有第一侧壁；顺序形成覆盖第一侧壁的功能层和沟道层，沟道层位于功能层远离第一侧壁的一侧；形成覆盖第一侧壁顶部的保护层，并在沟道通孔中原子层沉积介电材料，以形成介电填充层，且沟道层和功能层顺序环绕介电填充层，以形成沟道结构。由于在原子层沉积介电材料之前，先形成覆盖第一侧壁顶部的保护层，从而能够通过该保护层防止原子层沉积工艺中抑制气体对沟道侧壁顶部的影响，避免了位于侧壁顶部的沟道层和功能层被破损，进而保证了器件性能。

Description

三维存储器及其制作方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。
背景技术
在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，在形成贯穿堆叠体的沟道通孔(Channel hole)后，需要在沟道通孔的侧壁上顺序覆盖功能层和沟道层，并在沟道通孔中形成介电填充层，以得到沟道结构。
在沟道通孔中形成沟道结构的工艺中，会根据不同的需求调节介电材料的填充量。在很多情况下沟道通孔中会留一个空气间隙(Air Gap)在其中下部，但是随着新架构或者其他方面的要求的变化，可能会需要使整个沟道通孔做到无空隙(void free)。
同时，随着3D NAND堆叠层数的不断增加深孔填充更加困难，由于所需要的沟道通孔的深宽比(Aspect ratio)很大，在目前深孔填充技术中通常采用原子层沉积工艺制备介电填充层，为了使抑制气体(inhibition gas)能够达到沟道通孔底部，需要增大抑制气体的流量或者时间，甚至射频功率(RF power)，这样会导致沟道通孔侧壁顶部上的功能层和沟道层被破损，从而影响器件性能。
发明内容
本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中在三维存储器中形成介电填充层的工艺易导致器件性能受到影响的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供表面具有堆叠体的衬底，堆叠体包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠体中形成贯穿至衬底的沟道通孔，沟道通孔具有第一侧壁；顺序形成覆盖第一侧壁的功能层和沟道层，沟道层位于功能层远离第一侧壁的一侧；形成覆盖第一侧壁顶部的保护层，并在沟道通孔中原子层沉积介电材料，以形成介电填充层，且沟道层和功能层顺序环绕介电填充层，以形成沟道结构。
进一步地，形成覆盖第一侧壁顶部的保护层，并在沟道通孔中原子层沉积介电材料，包括：步骤S11，形成覆盖第一侧壁顶部的第一保护层；步骤S12，采用原子层沉积工艺在沟道通孔中形成介电填充层。
进一步地，第一保护层的厚度为H1，10＜H1＜50nm。
进一步地，采用化学气相沉积工艺，以TEOS和O3为前驱体，形成覆盖第一侧壁顶部的二氧化硅膜，以作为第一保护层。
进一步地，形成覆盖第一侧壁顶部的保护层，并在沟道通孔中原子层沉积介电材料，包括：步骤S21，形成覆盖第一侧壁顶部的第二保护层；步骤S22，采用原子层沉积工艺在沟道通孔中沉积介电材料；步骤S23，重复执行步骤S21和步骤S23，以形成介电填充层。
进一步地，第二保护层的厚度为H2，0＜H2＜10nm。
进一步地，采用等离子体增强化学气相沉积工艺，形成覆盖第一侧壁顶部的二氧化硅膜，以作为第二保护层。
进一步地，第一侧壁顶部至少对应五组牺牲层和隔离层。
进一步地，在沟道通孔中形成沟道结构的步骤之后，制作方法还包括以下步骤：将牺牲层置换为控制栅结构，以形成栅极堆叠结构；在栅极堆叠结构中形成贯穿至衬底的共源极，沟道结构位于相邻共源极之间。
根据本发明的另一方面，提供了一种三维存储器，该三维存储器采用上述的制作方法制作而成。
应用本发明的技术方案，提供了一种三维存储器的制作方法，该方法提供具有贯穿的沟道通孔的堆叠体，沟道通孔具有第一侧壁，然后顺序形成覆盖第一侧壁的功能层和沟道层，沟道层位于功能层远离第一侧壁的一侧，并形成覆盖第一侧壁顶部的保护层，并在沟道通孔中原子层沉积介电材料，以形成介电填充层，且沟道层和功能层顺序环绕介电填充层，由于在原子层沉积介电材料之前，先形成覆盖第一侧壁顶部的保护层，从而能够通过该保护层防止原子层沉积工艺中抑制气体对沟道侧壁顶部的影响，避免了位于侧壁顶部的沟道层和功能层被破损，进而保证了器件性能。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的三维存储器的制作方法的流程示意图；
图2示出了在本申请实施方式所提供的三维存储器的制作方法中，在堆叠体中形成贯穿至衬底的沟道通孔后的基体剖面结构示意图，其中，沟道通孔具有第一侧壁；
图3示出了顺序形成覆盖图2所示的第一侧壁的功能层和沟道层后的基体剖面结构示意图，其中，沟道层位于功能层远离第一侧壁的一侧；
图4示出了形成覆盖图3所示的第一侧壁顶部的第一保护层后的基体剖面结构示意图；
图5示出了采用原子层沉积工艺在图4所示的堆叠体和沟道通孔上沉积介电材料后的基体剖面结构示意图；
图6示出了形成覆盖图3所示的第一侧壁顶部的第二保护层后的基体剖面结构示意图；
图7示出了采用原子层沉积工艺在图6所示的堆叠体和沟道通孔上沉积介电材料后的基体剖面结构示意图；
图8示出了在图5或图7所示的沟道通孔中形成介电填充层后的基体剖面结构示意图，其中，沟道层和功能层顺序环绕介电填充层，以形成沟道结构；
图9示出了将图8所示的牺牲层置换为栅极结构后的基体剖面结构示意图；
图10示出了在图9所示的栅极堆叠结构中形成贯穿至衬底的共源极后的基体剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；101、沟道通孔；20、堆叠体；210、牺牲层；220、隔离层；230、栅极结构；30、外延层；40、功能层；50、沟道层；610、第一保护层；620、第二保护层；70、介电填充层；710、介电材料；80、栅极隔槽；90、掺杂区；100、选择栅介质层；110、绝缘材料；120、共源极。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、***、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，随着3D NAND堆叠层数的不断增加深孔填充更加困难，由于所需要的沟道通孔的深宽比(Aspect ratio)很大，在目前深孔填充技术中通常采用原子层沉积工艺制备介电填充层，为了使抑制气体(inhibition gas)能够达到沟道通孔底部，需要增大抑制气体的流量或者时间，甚至射频功率(RF power)，这样会导致沟道通孔侧壁顶部上的功能层和沟道层被破损，从而影响器件性能。
本发明的发明人针对上述问题进行研究，提出了三维存储器的制作方法，如图1所示，包括以下步骤：
提供表面具有堆叠体的衬底，堆叠体包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠体中形成贯穿至衬底的沟道通孔，沟道通孔具有第一侧壁；
顺序形成覆盖第一侧壁的功能层和沟道层，沟道层位于功能层远离第一侧壁的一侧；
形成覆盖第一侧壁顶部的保护层，并在沟道通孔中原子层沉积介电材料，以形成介电填充层，且沟道层和功能层顺序环绕介电填充层，以形成沟道结构。
采用本发明的上述制作方法，由于在原子层沉积介电材料之前，先形成覆盖第一侧壁顶部的保护层，从而能够通过该保护层防止原子层沉积工艺中抑制气体对沟道侧壁顶部的影响，避免了位于侧壁顶部的沟道层和功能层被破损，进而保证了器件性能。
下面将结合附图更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供表面具有堆叠体20的衬底10，堆叠体20包括沿远离衬底10的方向交替层叠的牺牲层210和隔离层220，在堆叠体20中形成贯穿至衬底10的沟道通孔101，沟道通孔101具有第一侧壁，如图2所示。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述隔离层220和上述牺牲层210可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层210和上述隔离层220的层数，本领域技术人员还可以根据现有技术对上述隔离层220和上述牺牲层210的种类进行合理选取，如上述隔离层220可以为SiO2，上述牺牲层210可以为SiN。
位于上述衬底10中沟道通孔101的部分为第一凹槽，本发明的上述制作方法还可以包括在第一凹槽中形成外延层30的步骤，如图2所示。
在堆叠体20中形成贯穿至衬底10的沟道通孔101的步骤之后，在沟道通孔101的内表面和第一表面顺序形成层叠设置的功能层40和沟道层50，如图3所示。
当所需要形成的沟道结构为电荷陷阱型沟道结构时，形成上述功能层40的步骤可以包括：在沟道通孔101的侧壁上顺序形成层叠的电荷阻挡层、电荷俘获层和隧穿层。
本领域技术人员可以根据现有技术对上述功能层40和上述沟道层50的材料进行合理选取，如电荷阻挡层的材料可以为SiO2，电荷俘获层的材料可以为SiN，隧穿层的材料可以为SiO2，沟道层50的材料可以为多晶硅。并且，本领域技术人员可以采用现有技术中常规的沉积工艺形成上述功能层40和上述沟道层50，在此不再赘述。
位于上述衬底10中沟道通孔101的部分为第一凹槽，第一凹槽中可以形成有外延层30，在形成功能层40和沟道层50的步骤之后，可以通过将位于沟道通孔101底部的上述功能层40和上述沟道层50中的部分打通，使后续形成的介电填充层70与外延层30连接。
在形成覆盖第一侧壁的功能层40和沟道层50的步骤之后，形成覆盖第一侧壁顶部的保护层，并在沟道通孔101中原子层沉积介电材料710，以形成介电填充层70，且沟道层50和功能层40顺序环绕介电填充层70，以形成沟道结构，如图4至图8所示。
在沟道通孔101中原子层沉积介电材料710的步骤中，覆盖第一侧壁顶部的保护层(第一保护层610或第二保护层620)可以被原子层沉积工艺中的抑制气体去除，从而使沉积的介电材料710覆盖在第一侧壁顶部，如图5和图7所示。
优选地，第一侧壁顶部至少对应五组牺牲层210和隔离层220。此时，保护层可以覆盖至少五组牺牲层210和隔离层220的端面，从而能够通过该保护层更为有效地防止原子层沉积工艺中抑制气体对沟道侧壁顶部的影响。
为了在沟道通孔101中形成上述介电填充层70，可以直接通过一次沉积工艺将介电材料710填充于沟道通孔101中。此时，在一种优选的实施方式中，形成覆盖第一侧壁顶部的保护层，并在沟道通孔101中原子层沉积介电材料710，包括：步骤S11，形成覆盖第一侧壁顶部的第一保护层610，如图4所示；步骤S12，采用原子层沉积工艺在沟道通孔101中形成介电填充层70，如图5和图8所示。
在上述优选的实施方式中，由于介电填充层70是通过将介电材料710在一次沉积工艺中填充于沟道通孔101中而形成的，从而使得上述一次沉积工艺具有较长的沉积时间，为了避免原子层沉积工艺中抑制气体对沟道通孔101的第一侧壁顶部的影响，更为优选地，上述第一保护层610的厚度为H1，10＜H1＜50nm。
在上述优选的实施方式中，可以采用化学气相沉积工艺，以TEOS和O3为前驱体，形成覆盖第一侧壁顶部的二氧化硅膜，以作为第一保护层610。上述沉积工艺具有优异的沉积效率和较高的薄膜致密性。
为了在沟道通孔101中形成上述介电填充层70，还可以通过多次沉积工艺将介电材料710填充于沟道通孔101中。此时，在另一种优选的实施方式中，形成覆盖第一侧壁顶部的保护层，并在沟道通孔101中原子层沉积介电材料710，包括：步骤S21，形成覆盖第一侧壁顶部的第二保护层620，如图6所示；步骤S22，采用原子层沉积工艺在沟道通孔101中沉积介电材料710，如图7所示；步骤S23，重复执行步骤S21和步骤S23，以形成介电填充层70，如图8所示。
在上述优选的实施方式中，由于介电填充层70是通过将介电材料710在多次沉积工艺中填充于沟道通孔101中而形成的，从而可以使上述一次沉积工艺具有较短的沉积时间，为了避免原子层沉积工艺中抑制气体对沟道通孔101的第一侧壁顶部的影响，更为优选地，上述第二保护层620的厚度为H2，0＜H2＜10nm。
在上述优选的实施方式中，可以采用等离子体增强化学气相沉积工艺，形成覆盖第一侧壁顶部的二氧化硅膜，以作为第二保护层620。上述沉积工艺具有优异的沉积效率和较高的薄膜致密性。
在沟道通孔101中形成沟道结构的步骤之后，本发明的上述制作方法还可以包括以下步骤：去除位于第一表面的功能层40和沟道层50。上述去除第一表面上功能层40和沟道层50的步骤可以在形成介电填充层70的步骤之前，也可以在形成介电填充层70的步骤之后，与位于第一表面的介电材料710一同去除，本发明不做具体限定。
在沟道通孔101中形成沟道结构的步骤之后，本发明的上述制作方法还可以包括以下步骤：将牺牲层210置换为栅极结构230，以形成栅极堆叠结构，如图9所示；在栅极堆叠结构中形成贯穿至衬底10的共源极120，沟道结构位于相邻共源极120之间，如图10所示。
在一种优选的实施方式中，将牺牲层210置换为栅极结构230的步骤包括：在堆叠体20中形成贯穿至衬底10的栅极隔槽80，并去除牺牲层210；在对应牺牲层210的位置形成栅极结构230。
在上述优选的实施方式中，通过形成上述栅极隔槽80，使牺牲层210能够具有裸露的端面，从而能够从上述裸露端面开始采用刻蚀液对牺牲层210进行湿法刻蚀，实现对牺牲层210的去除；并且，通过去除牺牲层210，能够在去除牺牲层210的位置形成由横向延伸的沟道，以上述沟道作为沉积通道沉积栅极材料，以得到栅极结构230，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极结构230的材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
在堆叠体20中形成贯穿至衬底10的栅极隔槽80的步骤之后，还可以在衬底10中与栅极隔槽80连通的区域形成掺杂区90，该掺杂区90与衬底10的掺杂类型相反；在形成上述掺杂区90的步骤之后，还可以在掺杂区90上形成选择栅介质层100，如图9所示。
在一种优选的实施方式中，在堆叠体20中形成贯穿至衬底10的栅极隔槽80的步骤之后，回刻栅极结构230，以形成与栅极隔槽80连通的回刻通道，如图9所示；在回刻通道和栅极隔槽80中填充绝缘材料110，刻蚀栅极隔槽80中的绝缘材料110，以形成刻蚀通道；在刻蚀通道中形成共源极120，如图10所示。
根据本发明的另一方面，还提供了一种三维存储器，如图10所示，该三维存储器采用上述的制作方法制作而成。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
由于在原子层沉积介电材料之前，先形成覆盖第一侧壁顶部的保护层，从而能够通过该保护层防止原子层沉积工艺中抑制气体对沟道侧壁顶部的影响，避免了位于侧壁顶部的沟道层和功能层被破损，进而保证了器件性能。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供表面具有堆叠体的衬底，所述堆叠体包括沿远离所述衬底的方向交替层叠的牺牲层和隔离层，在所述堆叠体中形成贯穿至所述衬底的沟道通孔，所述沟道通孔具有第一侧壁；
顺序形成覆盖所述第一侧壁的功能层和沟道层，所述沟道层位于所述功能层远离所述第一侧壁的一侧；
形成覆盖所述第一侧壁顶部的保护层，并在所述沟道通孔中原子层沉积介电材料，以形成介电填充层，且所述沟道层和所述功能层顺序环绕所述介电填充层，以形成沟道结构。
2.根据权利要求1所述的制作方法，其特征在于，形成覆盖所述第一侧壁顶部的保护层，并在所述沟道通孔中原子层沉积介电材料，包括：
步骤S11，形成覆盖所述第一侧壁顶部的第一保护层；
步骤S12，采用原子层沉积工艺在所述沟道通孔中形成所述介电填充层。
3.根据权利要求2所述的制作方法，其特征在于，所述第一保护层的厚度为H1，10＜H1＜50nm。
4.根据权利要求2所述的制作方法，其特征在于，采用化学气相沉积工艺，以TEOS和O3为前驱体，形成覆盖所述第一侧壁顶部的二氧化硅膜，以作为所述第一保护层。
5.根据权利要求1所述的制作方法，其特征在于，形成覆盖所述第一侧壁顶部的保护层，并在所述沟道通孔中原子层沉积介电材料，包括：
步骤S21，形成覆盖所述第一侧壁顶部的第二保护层；
步骤S22，采用原子层沉积工艺在所述沟道通孔中沉积介电材料；
步骤S23，重复执行所述步骤S21和所述步骤S23，以形成所述介电填充层。
6.根据权利要求5所述的制作方法，其特征在于，所述第二保护层的厚度为H2，0＜H2＜10nm。
7.根据权利要求5所述的制作方法，其特征在于，采用等离子体增强化学气相沉积工艺，形成覆盖所述第一侧壁顶部的二氧化硅膜，以作为所述第二保护层。
8.根据权利要求1至7中任一项所述的制作方法，其特征在于，所述第一侧壁顶部至少对应五组所述牺牲层和所述隔离层。
9.根据权利要求1至7中任一项所述的制作方法，其特征在于，在所述沟道通孔中形成所述沟道结构的步骤之后，所述制作方法还包括以下步骤：
将所述牺牲层置换为控制栅结构，以形成栅极堆叠结构；
在所述栅极堆叠结构中形成贯穿至所述衬底的共源极，所述沟道结构位于相邻所述共源极之间。
10.一种三维存储器，其特征在于，所述三维存储器采用权利要求1至9中任一项所述的制作方法制作而成。
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