CN110268523A - 3d半导体装置及结构 - Google Patents

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金武韩
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Abstract

一种3D装置，所述装置包括：至少四个有源晶体管层，每个层包括多个晶体管；以及针对所述至少四个有源晶体管层中的每个层的至少一个每层可编程触点。

Description

3D半导体装置及结构
技术领域
本申请涉及集成电路(IC)装置及制造方法的一般领域，具体涉及多层或三维集成存储器电路(3D-Memory)装置和三维集成逻辑电路(3D-Logic)装置，以及制造方法。
背景技术
在过去40年中，集成电路(IC)的功能和性能得到大幅提升。这主要是由于“缩放”现象；即，IC中的部件大小例如横向尺寸和竖向尺寸随着每一代技术的发展而被减小(“缩小”)。互补金属氧化物半导体(CMOS)IC中主要有两类部件，即晶体管和线路。通过“缩放”，晶体管性能和密度通常得到改善，这有助于前面提到的IC性能和功能的提升。然而，将晶体管连接在一起的线路(互连)在“缩放”的情况下性能有所降低。当今的情形是线路决定了IC的性能、功能以及功耗。
半导体装置或芯片的3D堆叠是解决线路问题的一种途径。通过以三维的方式而不是二维的方式(如20世纪90年代的情况)来布置晶体管，IC中的晶体管可以被放置为更靠近彼此。这样可以减小线路长度并保持接线延迟较低。
目前有多种形成3D堆叠集成电路或芯片的技术，包括：
·硅通孔(TSV)技术：可以单独构建多层晶体管(有或没有布线级)。据此，可以通过多个硅通孔(TSVs)将晶体管彼此结合以及彼此连接。
·单片3D技术：采用这种方法，可以整体地构建多层晶体管及线路。一些单片3D和3DIC方法描述于下述美国专利、美国专利公开以及未决的美国专利申请。所述美国专利是：8,273,610,8,557,632,8,298,875,8,642,416,8,362,482,8,378,715,8,379,458,8,450,804,8,574,929,8,581,349,8,642,416,8,687,399,8,742,476,8,674,470,8,803,206,8,836,073,8,902,663,8,994,404,9,021,414,9,023,688，9,030,858,9,117,749,9,142,553,9,219,005,9,385,058,9,385,088,9,406,670,9,460,978以及9,509,313。所述美国专利公开是：2011/0092030以及2016/0218046。所述未决的美国专利申请是：14/607,077,14/642,724,62/307,568,62/297,857,15/095,187,15/150,395,15/173,686,15/243,941，PCT/US2016/052726,62/406,376，62/432,575,62/440,720,62/457,838,62/460,989,62/297,857,62/443,751,62/454,785,62/468,372,62/473,308,62/484,284,62/488,757,62/501,136，62/517,959,62/523,760,62/530,173,62/531,880,62/539,054,62/549,952,62/562,457,62/625,961，PCT/US2017/052359,15/333,138,15/344,562和15/351389。上述专利、公开以及申请的全部内容通过引用并入本申请。
·电光学：还有为包括多层不同晶体的集成单片3D而进行的工作。例如美国专利8,283,215，US8,163,581,8,753,913,8,823,122,9,197,804和9,419,031；以及美国专利公开第2016/0064439号。上述专利、公开和申请的全部内容通过引用并入本申请。
另外，根据本发明的一些实施例的3D技术可以使一些非常创新的IC装置替代品具有降低的开发成本，新颖和更简单的工艺流程，增加的产量和其他示范性的益处。
发明内容
本发明涉及一种多层或三维集成电路(3D IC)装置及制造方法。3D IC的重要方面为使得层能够转移的技术。这些技术包括：支持供体晶圆重复使用的技术，以及支持在待转移的转移层上制作有源装置的技术。
附图说明
结合附图并根据以下具体描述可以更充分地理解本发明的各个实施例，在附图中：
图1A至1C是一种现有技术3D NAND结构和一种3D NAND结构的示例图示；
图2A至2H是3D NAND类的先栅极的增强的形成和结构的示例图示；
图3A至3H是3D NAND类的后栅极的增强的形成和结构的示例图示；
图4A至4H是3D NAND类的后栅极的增强的另一种形成和结构的示例图示；
图5A至5D是阶梯形成流程的示例图示；
图6A至6D是当前的传统3D NAND结构的示例图示；
图7是形成的在Y方向上定向的3D NAND阶梯的各种截面图的示例图示；
图8是支持Y向阶梯的有效使用的可选修改的示例图示；
图9A至9H是使用单片3D集成以形成3D NAND的示例图示；
图10A至10H是具有第二栅极的存储器堆栈形成的示例图示；
图11A、11B以及11D是多晶硅沟道3D NOR结构(3D NOR-P)的形成的一些步骤的示例图示；
图11C是NOR示意图的示例图示；
图12A至12B是多晶硅沟道3D NOR结构(3D NOR-P)的形成的另一些步骤的示例图示；
图12C是非对称DSSB 3D NOR结构的示例图示；
图12D是对称DSSB 3D NOR结构的示例图示；
图13A是3D NOR结构的脊***的示例图示；
图13B是3D NOR结构中的镜像位的示例图示；
图13C是具有替代脊***的3D NOR-P结构的示例图示；
图14A至14G是具有来自上方或下方的相邻栅极的扩展控制的3D NOR的形成的示例图示；
图15A至15C是具有来自上方或下方的相邻栅极的扩展控制的3D NOR的形成的另一些示例图示；
图16A至16B是用电气编程而非阶梯进行阵列访问的3D NOR-P的示例图示；
图17A至17F是具有可编程垂直晶体管的3D NOR的示例图示；
图18是每层触点编程即“波纹法”的描述的示例图示；
图19是使用字线替换技术的3D NOR-P构造的示例图示；
图20A至20D是在所述3D NOR结构中的第二栅极的形成的示例图示；
图21A至21B是一种3D NOR构造的形成的示例图示，所述3D NOR构造中每个沟道具有多达4个刻面并且每个刻面具有多个存储位置；
图22A至22D是一种3D NOR构造的形成的另外的示例图示，所述3D NOR构造中每个沟道具有多达4个刻面并且每个刻面具有多个存储位置；
图22E至22G是一种具有单晶单元沟道的3D NOR构造的形成的示例图示；
图23A至23B是具有第一栅极和第二栅极的3D NOR-P的存储器单元的示例图示；
图24A至24D是写入铁电存储器单元的示例图示；
图25A至25D是存储在存储器单元的一个刻面中的两个位的示例图示；
图26A至26D是在3D NOR-P构造的一小段中写入位的示例图示；
图26E至26H是结合有铁电材料的NOR-P结构的替代形成的示例图示；
图27A至27B是3D NOR-P存储器结构的一种设计的示例图示；
图27C是3D NOR-P存储器结构的一种替代设计的示例图示；
图28A至28C是3D NOR-P结构的构建的一种修改的示例图示；
图28D至28E是3D NOR-P结构的构建的一种替代修改的示例图示；
图28F至28S是各种垂直沟道构型和结构的示例图示；
图29A至29D是使3D NOR-P适于构建一种浮体RAM(“FB-RAM”)结构的示例图示；
图29E是一种隔离沟道的概述工艺流程的示例图示；
图29F至29I是各种沟道结构和构型的示例图示；
图30是在一种3D NOR-P结构上实施的4个输入的查找表(“LUT-4”)功能的示例图示；
图31A至31J是一种3D NOR-P“冲孔和填塞”工艺流程的示例图示；
图32A至32F是一种3D NOR-P双“冲孔和填塞”工艺流程的示例图示；
图33A至33F是一种替代的3D NOR-P双“冲孔和填塞”工艺流程的示例图示；
图34A是字线水平的示例图示，示出了背对背沟道和S/D柱的链；
图34B是以倾斜角度设置的沟道的示例图示；
图34C是示出为了形成3D NOR-P构造可能需要的各种元件，单孔冲孔工艺的示例性使用的俯视图的示例图示；
图35A至35H是一种3D NOR-C结构及其形成的示例图示；
图36A至36K是一种替代的3D NOR-C结构及其形成的示例图示；
图37A至37I是另一种替代的3D NOR-C形成的示例图示；
图38A至38C是另一种替代的3D NOR-C结构及其形成的示例图示；
图39是一种刷新操作流程的框图的示例图示；
图40A至40C是形成一种具有单冲孔的3D NOR-P结构的示例图示；
图41是形成一种在S/D柱的核心具有金属的3D NOR-P结构的示例图示；
图42是一种环状沟道或圈状沟道的示例图示；
图43A至43F是一种单孔冲孔的结构的形成的示例图示；
图44A至44F是用于所形成的3D NOR-P的第二栅极以及相对于图43A至43F所呈现的流程的多种替代和变型的示例图示；
图44G至44I是对图44A至44F的一种替代流程和结构的示例图示；
图44J至44K是对图44A至44F的第二替代流程和结构的示例图示；
图45A至45G是所述3D NOR-P结构的替代方案的示例图示；
图46是利用诸如层转移的技术的一种重结晶薄膜晶体管(TFT)例如3D NOR-P结构的示例图示；
图47A至47D是一种替代性每层触点编程访问方案的描述的一种替代性每层访问的示例图示；
图48A是一起/同时刻蚀或冲孔的孔/通孔的示例图示；
图48B是在两个或更多个独立刻蚀步骤中刻蚀或冲孔的孔/通孔的示例图示；以及
图49A至49D是3D NOR-P结构的替代方案的示例图示。
具体实施方式
现在参照附图描述本发明的实施例。本领域普通技术人员需要理解，描述和附图旨在说明而非限制本发明，以及通常为了清楚地表达，附图并未按比例绘制。本领域技术人员还需要理解，通过应用本文中包含的原理可以得到更多种实施例，这些实施例均落在仅受所附任何权利要求限制的本发明的范围内；尽管实施例中的元素以某些特定组合呈现，但是还存在与这些组合结合或匹配的许多其他组合。这些替代性实施例中的一些在本文中进行了详细描述，其他一些可以通过应用本文中包含的原理获得。
一些附图可以描述用于制造装置的工艺流程。工艺流程——其可以是制造装置的一系列步骤——可以具有在两个或更多个相邻步骤之间共用的多个结构、数字以及标记。在这种情况下，在某个步骤的附图中使用的一些标记、数字和结构可能已经在在先步骤的附图中描述过了。
在通过引用合并到本文中的PCT/US2016/052726和PCT/US2017/052359中讨论的大部分内容是关于使用单晶体沟道的3D NOR存储器。然而，这些技术在许多情况下能够用于改进其他3D存储器，例如3D-NAND。图1A示出了现有技术中的3D NAND结构，该结构利用了单调沉积的空心状沟道1004，以及沿该结构连续的、单调沉积的电荷俘获层1002。该电荷俘获层可以包括在沟道侧的隧穿氧化物、作为电荷俘获层的氮化硅、以及在栅极侧的控制氧化物或阻挡氧化物。该结构通常被称为O/N/O。隧穿氧化层可以为简单的二氧化硅或势垒工程氧化物，例如包括二氧化硅、氮化硅以及另外的二氧化硅的堆叠。可替代地，电荷俘获层的氮化硅、或隧穿氧化物可以为富陷阱金属氧化物，例如HfO，或者其他氧化物例如HfxOy。可替代地，控制氧化物可以是金属氧化物材料，例如高介电材料，或不同种类的氧化物的堆叠。图1B示出了在本文中呈现的替代结构，在该结构中，通过在单元与电荷俘获层1012之间的多晶硅沟道区增加物理掺杂来增强多晶硅沟道1014的电子迁移率。这还能够用于减少俘获的电荷特别是在升温时朝向临近单元的迁移和扩散。这些增强可以与本领域的公知工艺流程和也被称为V-NAND的3D NAND的架构相结合，V-NAND从以下论文中的BiCS技术的引入演进而来，这些论文是：H.Tanaka等人的题为“超高密度闪存的冲孔和填塞工艺的位成本可扩展技术”，其发表在2007年的VLSI技术研讨会上；Yoshiaki Fukuzum等人的题为“用于超高密度、位成本可扩展闪存的垂直阵列装置的最佳集成度和特性”，其发布在2007年的IEDM上。Betty Prince在名为“垂直3D存储器技术”的书中介绍了许多改进和衍生，其由2014John Wiley and Sons Ltd公布，所有这些都通过引用并入本文。这些增强功能可以集成到许多3D存储器工艺和架构中。以下附图使用空心状沟道作为示例性技术，应当理解，相同的工艺可以与其他形式的存储器沟道集成，例如完全填充的垂直柱沟道或甚至具有水平沟道的3D NAND。此外，相同的工艺集成可以应用于Krishna Part等人在2015年的IEDM上发布的题为“具有阵列下CMOS的基于浮栅的3D NAND技术”的论文中提出的“阵列下CMOS”架构。可替代地，相同的工艺集成可以应用于Ryota Katsumata等人在题为“具有16个堆叠层的管形BiCS闪存和用于超高密度存储装置的多级单元操作”装置的论文中提出的“管状BiCS”架构，其发表在2009年的VLSI技术研讨会上，所有这些都通过引用并入本文。
图1C示出了另外的替代结构。在沟道孔形成之后并且在O/N/O沉积之前，可以执行字线间氧化物例如SiO2的各向同性刻蚀以延伸具有所示的S/D 1022形状的S/D区域中的孔。这会引起相邻单元之间的有效间隔长度的增加，而不需要牺牲叠层的厚度。此外，这有助于降低一个沟道中的电荷陷阱相对于其上方或下方的相邻沟道的干涉效应。
图2A至图2H使用侧视角度示出了对于先栅极的3D NAND类的这样的增强。图2A示出了在多晶硅之上的氧化硅的起始多层衬底，其中，氧化硅用作多晶硅之间的牺牲层或隔离，并且多晶硅最终变成了3D NAND的字线。在该图及以下解释中，需要理解在需要时可以使用金属替换多晶硅。图2B示出了在形成存储器沟道的垂直孔之后的结构。图2C示出了在基本上填充了图2B中形成的垂直孔的O/N/O叠层和多晶硅沟道的形成之后的结构。O/N/O叠层按照以下顺序形成：阻挡氧化物、电荷俘获氮化物以及隧穿氧化物。多晶硅沟道可以是像空心沟道那样的管状。在这种情况下，接下来是氧化物沉积以填充空心内的主要空隙。多晶硅沟道可以基本上为本征的或轻掺杂的p型。图2D示出了在打开“源极触点”1102的入口之后的结构。与沟道孔1104不同，这些开口通常被称为缝隙，这些开口通常被制作为长缝。在本文中呈现的一些实施例中，可以省去缝隙以通过节省与这些缝隙需要的面积关联的开销来提高存储密度。图2D示出了针对每两个沟道孔使用缝隙，这些缝隙代表了超过20％的面积开销。在一些3D NAND设计中，对每四个、六个或者甚至八个沟道孔制作缝隙，将开销降至低于10％。图2E示出了增强步骤，通过“源极触点”缝隙或孔选择性地去除字线间氧化硅SiO2的暴露区域，直至阻挡氧化物的表面露出为止。图2F示出了在第二选择性去除步骤之后的结构，在该步骤中，去除O/N/O叠层的当前暴露区域，直至多晶硅沟道露出为止。图2G示出了在当前暴露的沟道区域的选择性n+掺杂之后的结构。选择性掺杂可以通过气体扩散过程实现。现在，在字线之间形成n+区域。图2H示出了使用隔离材料例如二氧化硅、使用沉积技术例如ALD填充暴露区域，并且通过形成传统的源极触点完成之后的结构。字线间氧化物替换的增强步骤可以为：替换为具有低介电常数以降低WL耦合的氧化物和/或替换为具有比原牺牲氧化物的击穿电压高的击穿电压的氧化物。这样的工艺流程能够实现参照图1B描述的目标。可替代地，可以通过对沟道中的暴露的多晶硅进行硅化来进一步增强或替换选择性n+掺杂的步骤。在该步骤中，硅化工艺可以对多晶硅沟道和多晶硅栅二者进行硅化，该工艺可以被称为自对准硅化(salicidation)。自对准硅化的另外的优点为：该流程可以用于形成基于肖特基势垒S/D或掺杂隔离肖特基势垒(“DSSB”)的装置，该装置降低了写能量并且增加了写速度，如在PCT/US2017/052359中参照该申请的图14A至14B所讨论的，硅化工艺还能够降低字线1106的电阻，具有多晶硅硅化后的字线。在IEEE 2010的2010年的VLSI技术(VLSIT)研讨会上由Choi,Sung-Jin等人发表的题为“具有用于3D逻辑和闪存的横向设计带隙的新型TFT”的论文中提出了使用DSSB来增强基于多晶硅的存储器(通常称为‘TFT’)的性能。
图3A至图3H使用侧视角度示出了后栅极的3D NAND类的增强，即替换金属栅过程。图3A示出了对于在氮化硅之上的氧化硅起始多层衬底上的后续存储沟道形成垂直孔之后的结构。掺杂型多晶硅沟道基本上是本征的或轻掺杂的p型。图3B示出了以与图2所解释的方式相似的方式形成多晶硅沟道之后的结构。图3C示出了在打开栅替换工艺的孔或缝隙(谷)之后的结构，并且还示出了通过新开口选择性去除氮化物，直至多晶硅沟道表面露出为止。如之前参照图2D所述的，这些孔或缝隙导致了面积开销。图3D示出了在使用ALD工艺添加O/N/O叠层之后的结构。O/N/O叠层按照以下顺序形成：隧穿氧化物、电荷俘获氮化物以及阻挡氧化物。图3E示出了在沉积(例如ALD)栅材料例如钨以及完成侧壁上的金属栅材料的后续各向异性去除之后的结构，使得栅材料仅夹在氧化硅层之间。图3F示出了增强步骤，可以应用选择性刻蚀以去除露出的字线间氧化物以及O/N/O叠层，以露出多晶硅沟道的侧壁。图3G示出了在当前露出的沟道区域的选择性n+扩散掺杂之后的结构。可替代地，可以通过对沟道中露出的多晶硅进行硅化来进一步增强或替换选择性n+掺杂的步骤。图3H示出了通过隔离材料使用沉积技术例如ALD填充露出的区域，并且通过形成传统的源极触点和漏极触点完成之后的结构。该工艺流程能够实现参照图1B描述的目的。
图4A-4H使用侧视角度示出了对于后栅极的3D NAND类的替代性增强。图4所解释的效果与图3所解释的增强相似，但图4以更简单的工艺来实现。图4A示出了起始多层衬底，其中，氧化硅被氮化物上的掺磷(P)的硅酸盐替换。掺磷的硅酸盐应当具有足够浓度的n型掺杂剂，以用作多晶硅沟道的源极区域和漏极区域的后续原位掺杂源。可以针对最终的沟道形成垂直孔1311。图4B示出了在形成多晶硅沟道之后的结构。图4C示出了通过增加热退火步骤以通过从掺P硅化物到触点沟道区域的扩散实现掺杂所完成的增强。可替代地，可以通过后续热处理来执行扩散掺杂，因为基线处理不需要专用于扩散掺杂的额外的热步骤。在这种情况下，整个工艺流程与现有的晶圆制造工艺基本上相同。图13D至4H示出了传统的存储结构的完成，包括形成栅极替换的垂直孔、氮化物去除、使用O/N/O然后使用栅极进行替换、然后沉积隔离以及形成源极线触点。
图5A至图5D示出了作为PCT/US2017/052359中关于其图10A至图10J中的流程的替代的阶梯刻蚀流程，该流程能够适用于在本文参照图1A至图4H讨论的垂直3D NAND中的阶梯字线中使用的多层结构。其使用在各向异性刻蚀与各向同性刻蚀之间交替的连续刻蚀步骤。
图5A示出了针对交替隔离层例如SiO2以及字线材料例如多晶硅或用于字线替换的牺牲材料例如氮化硅的指定用于阶梯的多层的起点。该概念能够适用于用作需要具有对层入口的导体的其他材料，例如钨。开口1402可以通过硬掩膜的遮蔽层来形成。
图5B示出了在各向异性刻蚀(箭头)的第一步骤之后的结构。该步骤可以具有两个子步骤：首先刻蚀氧化物1406，然后刻蚀多晶硅1408。
图5C示出了在另外的可以使用各向同性刻蚀的刻蚀步骤之后的结构。该步骤可以具有两个子步骤：首先刻蚀氧化物1406，然后刻蚀多晶硅1408。
图5D示出了与多层结构中的层数对应地重复上述步骤多次，从而形成整体结构的阶梯之后的结构。可以对硬掩膜和/或遮蔽层1422进行修剪或刻蚀，使得阶梯被打开以刚好保护未刻蚀的顶层1424，并且使得刻蚀剂入口增加、阶梯变深。
图6A至图6D示出了现有技术中的3D NAND。图6A为具有方向命名箭头X-Y-Z 1502的立体3D图，图6B是沿XY方向的截面图，图6C是沿1501所示的方向的YZ截面图，图6D是沿1503所示的方向的XZ截面图。如图所示，字线(“WL”)入口1504和1505沿字线1506的方向在X方向上延伸，从而延伸至整体结构并占用了大部分面积。
图7示出了如下实施例：其中，沿与字线定向垂直的Y方向形成3D NAND阶梯，从而相应减少了阶梯延伸。
图8示出了支持Y方向阶梯的有效使用的可选变型。在一些3D NAND架构中，字线沿Y方向相当窄以支持更频繁设置的源极线触点的孔，从而降低源极侧寄生电阻并提供替换金属字线工艺的工艺余量，特别是对于在图3和图3中解释的实施例。在一个实施例中，这些孔能够延伸以充分隔离相邻的字线1702和1704，并且实现沿Y定向的阶梯触点结构1706。尽管在图7和图8中绘制了每层一个WL触点，但是在每个WL层可以被分配两个或更多个触点。
图9A至图9H示出了使用针对垂直沟道3D NAND的单片集成。本实施例的概念能够适用于垂直沟道3D NAND和水平沟道3D NAND二者。尽管附图适用于传统的X方向的阶梯触点，但是该概念还能够应用于图7和图8所示的Y方向WL触点。如在PCT/US2017/052359中呈现的，单片3D技术能够用于构建作为单元阵列的3D NAND，每个单元具有位于存储器上方和下方的自己的存储控制电路，也被称为***电路，使得具有更好的硅面积利用率(阵列效率)以及更短的存储控制线—位线和字线(从约5mm到200μ)。通过使用单片3D能够实现进一步的增强，以节省源极线入口(孔或缝隙)的面积和工艺。该概念能够应用于在本文中呈现的任何存储技术，包括3D NAND、3D NOR、3D NOR-P、3D NOR-C、3D NOR-C4以及3D NOR–P/C。存储单元比3D存储装置小得多，相应地，所述装置能够具有单元阵列的结构：例如16×16、32×32、64×64等。
图9A示出了在可切割衬底1802上形成的3D NAND的截面图，其中，没有***电路的逻辑制造过程，仅进行了核心存储单元过程。图9B示出了在翻转第二可切割衬底、将第二可切割衬底与第一可切割衬底粘合，并且从第二可切割衬底切除第二加工衬底1803之后的结构，其中，顶部***逻辑电路待形成。根据需要，第二可切割衬底可以是未处理的晶圆，以获得待单片处理的硅膜。可替代地，根据需要，第二可切割衬底可以是在转移前的***逻辑预处理晶圆。图9C示出了在对覆盖层1804执行一些额外步骤例如表面清理、抛光以及互联过程之后的结构。图9D示出了在通过单片处理或处理层转移而形成***逻辑电路，并且随后形成位线和字线、跨顶部***逻辑电路两端的位线选择栅以及下方的存储单元衬底的位线选择栅之间的连接之后的结构。图9E至图9F示出了翻转第二可切割衬底、将第二可切割衬底与第三载体衬底粘合、并且从第一可切割衬底切除第一加工衬底之后的结构，其中，形成了存储单元。图9G示出了将第四可切割衬底翻转并且将其与图9F中的结构粘合、以及从第四可切割结构切除第四加工衬底之后的结构，其中，底部***逻辑电路待形成。根据需要，第四可切割衬底可以是未处理的晶圆，以获得待单片处理的硅膜。可替代地，根据需要，第四可切割衬底可以是经处理的***逻辑晶圆。图9H示出了在处理与源极线和源极选择栅的连接之后的结构，从而降低相关面积开销中对于孔或缝隙工艺的需求。
图10A至图10H示出了用第二栅替换存储叠层形成结构中的SiO2层以增加存储密度的另外的替代形式。
图10A示出了作为3D NAND的第一组字线和隔离氧化物多层结构的多晶硅/SiO2多层叠层衬底的截面图。
图10B示出了在形成沟道的垂直孔之后的结构。
图10C示出了在使用O/N/O和沟道填充孔之后的结构；
图10D示出了在形成源极触点之后的结构；
图10E示出了在选择性刻蚀掉SiO2层之后的结构。
图10F示出了在选择性刻蚀掉当前露出的O/N/O区域之后的结构。
图10G示出了在形成作为第二组字线的第二O/N/O和第二栅之后的结构；
图10H示出了在隔离层之后的源极线触点中填充金属或多晶硅以避免源极与WL之间的短路之后的结构。
另外的替代实施例为构建具有水平多晶硅沟道、水平字线以及垂直源极/漏极线的3D NOR。图11C示出了架构的晶体管示意图。该架构与在PCT申请PCT/US2016/052726中呈现的架构旋转90度之后相似，具有PCT/US2017/052359中的增强，具有多晶硅沟道。
图11A示出了具有多晶硅沟道的3D NOR的多层衬底的截面图。在本文中，可以将利用具有多晶硅沟道的NOR架构的3D存储结构称为3D NOR-P。通过连续沉积多晶硅层2004，然后氧化顶表面或沉积隔离层例如氧化硅2002来形成多层。多晶硅层2004可以基本上被掺杂为导电的WL。通常，期望用于这样的多层结构的材料能够相对于彼此被选择性地刻蚀，相应地，其他材料组合也能够用于形成图11A中的多层结构。这样的多层结构可以用于形成各种3D NAND和其他3D存储器或其他电子功能。
图11B示出了在刻蚀谷2014从而留下多层带的脊2012之后的结构。这些谷2014有时被称为缝隙。
图11C示出了闪存技术NOR架构的现有技术晶体管的示意图，闪存技术NOR架构也称为AND架构，如在PCT/US2016/052726中所描述的。
图11D示出了相同结构(图11B)的X-Y截面图。由2010表示X、Y方向。
图12A示出了在将O/N/O层2112沉积在脊2012的侧壁上之后的结构的X-Y截面图。原子层沉积(ALD)以及低压化学气相沉积(LPCVD)可以用于这样的O/N/O沉积。在O/N/O沉积之后，可以形成沟道柱2114。这可以通过在谷2014中沉积p型多晶硅，然后将多晶硅从S/D指定区域2115刻蚀掉来完成。或者，可以在谷填充氧化物并且在S/D指定区域2115中形成第一阻挡材料，然后填充沟道多晶硅、然后去除阻挡材料，准备用于后续的S/D填充。该多晶硅沟道可以基本上是本征的或轻掺杂的p型。
图12B示出了在形成具有n+多晶硅2116柱的S/D区域2115之后的结构。S/D可以通过沉积期间的原位掺杂来形成。图12B中示出的结构为基本的3D NOR-P存储器。其包括n+列S/D 2116，在这些列之间具有p型沟道2117，在侧边具有O/N/O，沿X方向具有水平栅2119，在相应脊结构中具有多晶硅带。这些栅为3D NOR-P字线(“WL”)，其阶梯入口可以构建在脊侧边缘处。位线(“BL”)可以构建在沿Y方向与S/D2116列接触的顶部形成线处。相应地，图12B的结构与图11C的NOR示意性结构兼容。在美国专利8,203,187和8,426,294中呈现了相似的3D NOR结构，这两篇专利的内容通过引用合并到本文中。在美国专利8,203,187、8,426,294、8,437,192和9,589,982，以及美国申请2017/0092370、2017/0092371和15/343,332(也公开为WO2017091338)中呈现了与图11C所示的结构相似的3D NOR结构，所有上述专利、申请的内容通过引用合并到本文中。
可以使用可硅化金属替换n+多晶硅来形成对以上所述的替代。硅化工艺可以被完成以降低S/D电阻率，或作为具有另外的退火的工艺的一部分，用于形成S/D 2116的肖特基势垒(SB)，以提高存储单元的存储性能。
可替代地，可以实现掺杂隔离肖特基势垒(DSSB)。该硅化工艺可以通过多晶硅的链沉积以及接下来的金属填充来完成。
图12C示出了非对称单元，其中，针对每个单元，仅一个S/D被硅化以形成SB或DSSB。关于此，通过刻蚀留下或打开列空间，之后使用硅化材料2112、2118填充。然后对该结构进行退火以形成相邻的S/D列2111、2113、2117中的DSSB。因此，沟道2114可以具有作为DSSB 2113的一个S/D，以及作为n+的另一个S/D2115。相邻单元可以具有沟道2116、n+2115的共用S/D以及作为SB或DSSB的另一个S/D 2117。对于一侧的硅化NOR-P，硅化区域可以连接至源极区域，非硅化区域可以连接至位线区域。这有助于通过源极侧的写注入来实现存储操作，缓解了用于读的双极传输特性。
图12D示出了两个S/D均为DSSB的替代结构。其通过在沉积n+多晶硅2123、2127之后，为待添加的硅化金属分配图12B中的每个第二沟道列而构建。在短时间退火之后，所有S/D2122、2124、2126、2128变成SB或DSSB。单元2125的沟道现在具有作为SB或DSSB的两个S/D，增强了与SB或DSSB存储单元关联的写效率。该工艺流程可以从与图12B中的结构相似的结构开始，其中，S/D区域2116沿X方向制作得更宽以确保用于金属填充的空间，然后在更宽的S/D的中心刻蚀孔，并且根据需要使用硅化材料例如Co、Ti、Ni或其他材料填充孔。可以使用用于精确控制的ALD或通过其他技术例如溅射和蒸发来完成沉积。针对所有硅化NOR-P，本领域可能需要称为镜像位技术的多位操作。可以通过低位线读取电压例如0.8V、0.6V或更低来补偿双极特性。
上述为一些可以应用于这些3D NOR-P结构的有效变型和增强。它们可以应用于参照图12B、12C、12D描述的每个替代结构。为了简单起见，参照图12B的结构来呈现这些替代结构，半导体闪存技术的技术人员可以将它们应用于相似的替代结构。尽管这些替代结构和增强在本文中独立呈现，但是它们可以被作为混合和匹配来组合。另外，其他变型可以应用于关于图12A至12D呈现的流程，包括用隔离材料填充周期性的列以降低读或写干扰的风险，n+S/D和金属S/D的各种混合，包括SB和DSSB的混合。
图13A示出了通过深度刻蚀缝隙的形成进行脊***，从而将一个谷***为两个新的谷2202。***脊可以用于例如通过钨替换多晶硅栅极材料。该工艺可以应用为以氧化硅/氮化硅作为起始多层叠层，因此具有图11A的层2004，该层为氮化物而非多晶硅。脊***的另外用途是针对每个沟道具有不与相邻脊共享的两个独立栅极线。这使得在每个沟道的两个刻面上进行独立存储更加简单，并且降低了读或写干扰的风险。
可以通过延伸电荷俘获表面以更好支持镜像位来实现3D NOR-P的进一步增强。使用热电子编程技术的电荷俘获NOR架构的已知优势是，镜像位使得每个刻面的存储位点(源极侧和漏极侧)翻倍。图13B示出了这样的表面延伸，其可以通过适当地设置用于脊形成的掩膜结构，或通过在脊形成后进行各向同性刻蚀以延伸S/D区域的步骤来实现。如图所示，沉积O/N/O，其中S/D区域2206向外延伸，而沟道区域2208被向内拉。半导体领域的技术人员应当理解，尽管图13B示出了尖角，但是处理后的结构将具有圆角，形成朝电荷俘获表面延伸的波状结构。与对应的S/D之间的距离相比，这样的延伸将带来有效沟道长度以及在固定物理沟道长度下沿X方向2200的电荷俘获表面2206的多于10％的延长。
图13C是3D NOR-P结构的3D图示，其具有对图13A和13B中所示的脊***例如谷2202的替代方案。通过使用3D参考序号X-Y-Z 2210，图13C示出了沿Y方向的可以被认为是S/D分离的沟槽2212。通过这样的沟槽，可以执行在字线之间的氧化物的选择性刻蚀，然后可以执行沟道柱的硅的刻蚀。考虑到刻蚀工艺选择性、刻蚀化学饥饿和相关图案的物理尺寸，可以针对特定结构设计这些沟槽的相对密度。对于对脊***进行参考的很多过程，这种Y定向的沟槽可以用作脊***的替代。在本文中所描述的其他处理方案中，也可以使用谷入口处理，例如，与字线阶梯相关的处理。
本文所呈现的3D NAND的一些增强可以合并到3D NOR-P中。例如，在本文的图1C中，垂直有效沟道长度延伸示出为垂直地延伸电荷俘获表面。这可以通过下述方式用于3DNOR，即：利用在O/N/O沉积之前的各个谷中暴露的SiO2区域的短的各向同性和选择性刻蚀，或者可替代地，通过利用在O/N/O沉积之前的各个谷中暴露的字线区域的短的各向同性和选择性刻蚀。这样可以形成像1022这样的曲线，而不是直的垂直壁。这里所呈现的3D NOR-P是一种通用技术，其可以通过多种方式针对许多产品架构设计。其可以只有几层，例如4层，具有起始衬底4对和在上方的另外一层，或可以是数百层。其可以具有100nm厚度的层对，因此对于10个存储器层，该多层结构可以具有大约1050nm的高度，等等。其可以具有更薄的层，从而一对可以是约40nm，或可以具有厚的层，一对可以是约200nm。由于刻蚀和沉积工艺限制并考虑所需的纵横比，多层高度对于存储器单元尺寸起着重要作用。谷或狭缝2014、2202可以是几十纳米窄或大于100纳米宽或甚至200纳米宽。沟道柱可以是圆形或方形或截头正方形，或椭圆形，其中最小X-Y截面为几十纳米或大于50纳米或大于100纳米，并且S/D可具有类似的X-Y截面尺寸。形成多层的各层可以具有相似的厚度或非常不同的厚度，例如氧化物为20nm，多晶硅为80nm。本文中这些尺寸选项和变化与各种结构和多层的成分相关。
另外的替代增强是通过以下方式来扩展刻面内的存储器存储位点区域的数量，即：以与通过引用并入本文的PCT/US2016/052726中参照图10B和美国申请15/333,138中参照图16至图35B呈现的方式类似的方式从上方或下方的相邻栅极扩展电场控制。通过修改图11A的多层可以实施此替代增强，从而将每个第二多晶硅层变为氮化物层。对于这种流程，多层衬底此时可以包括其之间有刻蚀选择性的三种层堆叠材料的单元。图14A是沿Y-Z轴2300的截面图，示出了一个谷的一段，其中两个脊部分位于三层叠层的这种单元的一侧。第一层2311可以是氧化物，第二层2312可以是第一组多晶硅，第三层2313可以是氧化物，第四层2314可以是氮化物以代替第二组多晶硅，第五层2315可以是氧化物，第六层2316可以是多晶硅，第七层2317可以是氧化物，第八层2318是氮化物，以及顶层2319是氧化物。这可以循环多次以达到Z方向上所需的存储器位点的数量。该循环由层2311至2314来表示。形成沟道凹陷的过程可以如下。
图14B示出了在n+多晶硅层2312和2316的选择性各向同性刻蚀以形成凹陷结构、用保护氧化物2322进行填充、随后进行各向异性刻蚀以从保护氧化物清除谷侧壁之后的结构。图14C示出了通过选择性各向同性刻蚀完全去除氮化物层2314和2318之后的结构。图14D示出了在第二组n+多晶硅的极度共形原子层沉积作为刻蚀的氮化物的替代、并且使用来自谷的过量多晶硅的各向异性刻蚀来清理谷之后的结构。图14E示出了在未受保护的第二组n+多晶硅2326的选择性各向同性刻蚀以形成凹陷之后的结构。图14F示出了在初始多晶硅氧化物保护的选择性各向同性刻蚀并为O/N/O沉积准备谷之后的结构。图14G示出了在O/N/O沉积2330之后的结构。现在可以通过类似于参照图12A至12D所示出的流程的沟道和S/D沉积来处理该结构。
通过用多晶硅代替氮化物，可以使用上述流程的变型来形成浮栅，以作为电荷陷阱的替代。
图15A至15C示出了具有直接集成在每个S/D n+柱上方的每个S/D柱选择栅极的3D存储器结构的另一增强。在现有的3D NAND中，选择栅极形成在作为S/D的一部分的沟道串的一部分中。在该增强中，选择栅极直接形成在S/D的上方。图15A示出了3D NOR-P结构的俯视图。该结构示出了替代方案，以使得沿Y方向的阶梯与脊方向正交，类似于图7和图8。字线(WL)可以被分为两组：‘奇组’2410和‘偶组’2402。这可以支持在单个脊间距处独立控制两个沟道刻面，从而增加存储密度。图15A中所示的各个谷保持两个沟道2406和2408以及三个S/D 2405、2407和2409。
图15B示出了俯视图，示出了阶梯每层触点2412和2410，以及位于每个垂直S/D列的刚好顶部或刚好底部的每柱选择晶体管2413。这些每柱选择晶体管可以集成在柱的两侧。与这些结构中的一些类似，在O/N/O层的沉积之后并且在填充S/D柱之前，可以使用打开底部选择晶体管的入口的步骤。
图15C示出了一种结构，其中选择晶体管到S/D柱由X方向的与WL并联的选择线SL1至SL7以及沿着Y方向的位线BL1至BL3进行选通，以使得能够选择不具有对字线的每脊控制的单个沟道。
在本文3D NOR结构中的许多结构中，提出了使用SB或DSSB的金属S/D，以进行高速的操作。在那些情况下并且在沟道本体是非浮动的情况下，当正在写入相邻单元时存在潜在的干扰。为了减少这种干扰，可以考虑一些选项，例如，通过在所选择的晶体管的沟道接地的情况下根据写入或擦除干扰情况来施加正的或负的电压偏置，使用受控沟道入口以禁用非选择的单元。
还可以使用许多其他存储器控制线架构，包括为每个S/D柱添加晶体管选择器以及使用本文中所示的阵列的两侧，例如参照图9A至18H所示的。
另外的增强替代方案是通过电通路编程而不是通过物理阶梯刻蚀和接触形成每层访问，例如，在通过引入合并于此的PCT申请PCT/US2016/052726中关于其图43所呈现的。这种每层访问在这里可以被称为“每层可编程”。为了将每层触点编程集成到3D NOR-P中，我们可以添加脊选择每字线晶体管。在该实施例中，所述脊是指字线，而不同于用于S/D线的PCT/US2016/052726的脊。这种脊选择晶体管可以在高度掺杂的多晶硅字线内制成，所述高度掺杂的多晶硅字线是如Chen,Hung-Bin等人在IEEE Electron Device Letters 34.7(2013)的“Characteristics of gate-all-around junctionless poly-Si TFTs with anultrathin channel”的897页至899页所述的无结晶体管机构的多晶硅沟道。如果所述字线要被金属、例如参照图13A所讨论的钨所替换，则用于脊选择晶体管的区域可以被处理为半导体，例如通过将它们留下作为多晶硅或替换为多晶硅(轻微掺杂或未掺杂)。
图16A是作为参照图15A所述的结构的替代的3D NOR-P结构的沿X-Y 2500的俯视图。在这里，边缘2505和2508处的脊部分被延伸，以为集成到字线中的脊选择(“RS”)晶体管的栅极线提供空间。每层连接(阶梯)可以在Y方向段2502和2510中形成，并且多个存储器单元可以形成在结构2506的主要部分中。尽管图16A示出了用于存储器单元区域的两个沟道，但是可以制造很多更多的单元以提供更好的阵列效率，使存储器2506的主要部分在X方向和Y方向上延伸得更远。图16A示出了每个字线(WL)上的脊选择(“RS”)晶体管，如针对字线内的具有控制包括沟道2514以及源极和漏极2516和2518的脊选择晶体管RS2的栅极2512的RS2所示。脊选择晶体管可以以类似于PCT申请PCT/US2016/052726中的脊选择形成(也称为JLT)的方式形成。因此，通过使其在沟道区域的宽度或高度小于约20nm或小于约10nm或小于约5nm，可以将其制成无结晶体管(JLT)。沟道区的多晶硅可以从n++替换为N-或甚至替换为P+，由此它可以用作反型晶体管。其他选择可以是肖特基势垒晶体管。这些变化可以由本领域技术人员设计并且可以被设计为降低成本和复杂性，包括与3D NOR-P的其他处理步骤的适当集成，包括对栅极氧化物使用O/N/O沉积(ALD)。
具有脊选择减少了对图15B的每柱选择2413的需求。然而，为了允许每个沟道刻面的独立入口，在Y方向定向的位线可以被分成奇和偶，如图16B所示。因此，柱触点2530的沿Y方向的每列可以有两个位线。因此，“奇数”位线BL1至BL5可以设计为具有与“奇数”柱触点连接的带，而“偶数”位线BL2至BL4可以是连接到“偶数”柱触点的带。
可以添加以支持“每层可编程”访问的另外的结构是可编程垂直晶体管，如本文中参照图17A至17F所示。图17A示出了3D-NOR-P的一小部分沿X-Y方向2600的截面图。它示出了存储器阵列区域2608和所添加的垂直晶体管区域2606，其中垂直晶体管栅极2614控制连接在重叠的字线2612、水平脊选择区域2605和具有沿Y方向的提供与偶数字线的每层接触的带的每层访问区域2602之间的垂直沟道。还示出了仅与最上面的字线2616的直接接触。
图17B至17F呈现了垂直晶体管形成工艺，其示出了由虚线2621标记的垂直晶体管的一个柱沿Y-Z方向2620的截面图。
图17B示出了脊形成工艺之后的区域，其示出了多层的WL间二氧化物2621、2623、2625和2627将被替换为垂直晶体管的沟道部分的多晶硅，并且多晶硅2622、2624和2626是高度掺杂的字线的原始部分。图17C示出了WL间氧化物替换的第一步骤：使用光刻来暴露侧壁并且选择性地去除垂直晶体管的沟道的指定区域中的WL间氧化物。图17D示出了在用硼掺杂的多晶硅填充垂直晶体管沟道之后的结构，假设WL是n+掺杂的。然后可以使用各向异性刻蚀来清理过量沉积的多晶硅，仅将其保留在字线之间的区域中。图17E示出了在脊侧壁上的O/N/O 2632沉积之后的n+/p/n+/p/n+/p/n+的垂直柱的结构。图17F示出了在垂直晶体管栅极2634的沉积之后的结构，其可以在图17A中由2614来表示。现在已经提出了用于构造“每层可编程”访问的各元件的形成。图18可以用于呈现它。
图18改编自PCT/US2016/052726的图43，其作为对每层触点编程的描述的参考，可用作本领域已知的用于3D NAND和其他3D存储器的每层访问的阶梯的替代。编程根据存储器结构中的字线层的数量以波纹方法进行，以便形成对每个层的单独的接触访问。图18组合了两个截面图，一个沿X-Z方向的截面图沿着脊方向示出了存储器阵列部分2701、与最上面的字线2700的接触、垂直沟道晶体管(VT1至VT8)2702区域的柱、以及编程使能水平晶体管2704(PE1至PE9)区域。这些编程使能晶体管类似于脊选择晶体管，其被分配通过编程来支持每层触点的功能。这些晶体管确实具有O/N/O，因此它们可以被独立地编程为始终“开”或始终“关”。由虚线2705分开的第二部分是沿Y-Z方向的截面图，其示出了字线2706区域的Y定向的带，且每层都连接到金属柱2712、2714、2716和2718上。这些金属柱是物理上相似的高金属柱，分别将一个柱熔合到一个WL，从而提供到每个WL的连接。
波纹编程‘RP’概念可以采用使用福勒-诺尔德海姆(FN)类型编程的编程晶体管。使用FN隧穿进入电荷陷阱的编程可以允许编程晶体管在零电压或高栅极电压下始终“关”，或者在零栅极电压下始终“开”或未编程。它可以通过使用已编程的晶体管来允许从一个晶体管到其之下的一个晶体管的受控扩散，从顶层一直到底层进入装置的深度。可以使用一次性可编程(OTP)存储器或其***号可以形成两个电极之间的导电链路的RRAM技术来制作垂直每层触点。这些电极中的一个可以是字线WL1至WL9，另一个可以是触点柱L1至L4。触点柱的总数可以根据3D结构中的WL层的数量来决定。
当为OTP或用于RRAM的电阻开关膜形成反熔丝时，电极结构可以包含尖角。例如，为了引入尖角，通过例如在冲孔之后并在填充垂直触点柱(L1至L4)之前进行各向同性氧化物刻蚀来使WL层间氧化物凹入。然后，每个WL可以在其侧壁上包括顶部尖角和底部尖角。编程时，电场在拐角区域被增强，从而可以定位熔丝形成区域。具有尖角的结果导致编程电压的降低，以及分布中的阻力尾的减小。
可以根据需要进行从一层字线到垂直电极的连接。作为波纹编程的一个实施例，可以使用具有单个字线的单个金属触点。例如，通过对各对Ln和WLn之间形成的OTP或RRAM进行波纹编程，L1与WL1接触，L2与WL2接触，等等。使用图18的符号来描述波纹编程的顺序和状态表如下：
1.在开始之前，所有可编程晶体管都是未编程的，因此都用作栅极控制晶体管。使用VT栅极2720将脊垂直晶体管设置为ON状态。从而，向所有的WL线施加相同的电压，其中电压通过WL1触点2700施加给WL1。通过使用VT栅极2720，所有波纹晶体管(VT1至VT8)被编程为始终为OFF状态(‘RP’)。在此阶段可以使用过驱动，以保证VT柱中的所有垂直晶体管都被编程为始终关闭。垂直晶体管的VT双刻面可以独立控制，以便进一步支持这种常关闭编程。
2.使用WL1触点2700至PE1和金属垂直电极2712L1来激活将L1连接到WL1的OTP/RRAM 2741。
状态表此时为：
3.使用L1和PE将PE1编程为始终OFF状态。
状态表此时为：
4.使用WL1触点2700和VT2720来将VT1“波纹”编程为始终ON状态。
状态表此时为：
5.使用WL1触点至VT1、PE2以及L2以激活WL2至L2的OTP/RRAM 2742。
状态表此时为：
6.使用L2和PE来将PE2编程为始终OFF状态。状态表此时为：
7.使用WL1触点和VT来将VT2编程为始终ON状态。
状态表此时为：
8.使用WL1触点至VT1、VT2、PE3和L3以激活WL3至L3的OTP/RRAM 2743。
状态表此时为：
6.使用L3和PE将PE3编程为始终OFF状态。
状态表此时为：
并且波纹流可以继续以形成每层连接，激活WL4至L4的OTP/RRAM 2744，等等。
已知的OTP技术可用于降低OTP连接电阻。这些可以包括使用独立编程的且并联使用的多个垂直电极以通过这种波纹编程提供良好的每层连接。还可以使用各种编程技术；例如，具有浸泡循环的双极性编程，具有浸泡循环的单极性等。可替代地，可以使用RRAM而不是OTP。
用于形成每层连接的存储器控制线的这种可编程技术也可以用作通常用于存储器产品的产量改进冗余和修复技术的一部分。另外，本文参照图18呈现的用于可编程每层访问的技术可以由3D NAND存储器的技术人员适配于3D NAND存储器。
具有沿Y方向与脊方向正交对准的每层连接(物理阶梯或电可编程)减少了与每层访问相关联的面积开销。与在存储器矩阵上方和/或下方传输和添加的存储器控制电路的3D集成结合，支持具有由许多微阵列构建的阵列，其中每个微阵列现在具有其自己的存储器控制电路。这种微阵列或单元可具有几十微米或几百微米的X方向和Y方向尺寸。降低存储器控制线的寄生电容和串联电阻可为存储装置提供更低的功耗和更高的速度。
另一实施例是将第二栅极添加到3D NOR-P。图19示出了多层区域的X-Y 2800截面图，该多层区域已经经历了脊形成并且例如通过抗蚀剂或硬掩模或它们的组合使其指定的沟道区域2816受到保护(来自后续工艺)。然后，指定的S/D区域2814的侧壁被涂覆有可以包括氮化物和/或隧穿氧化物的保护材料，其可以用于将来的O/N/O，或者可以使用牺牲氧化物，或者其他保护材料。所述保护材料可以沿着S/D区域处的整个脊壁放置，或者仅放置在指定用于第二栅极的层，如将参照图20A至20C所示。
图20A是沿着图19中由2815标记的指定S/D区域的Y-Z 2900截面图。层2912、2914、2916和2918被指定用于第一栅极并且可以由后续即将被替换的掺杂(n+)的多晶硅或氮化物制成。层2911、2913、2915、2917和2919被指定用于第二栅极并且可以由牺牲氧化物替换制成。在该图中，没有绘制出栅极间氧化物，但是假设在第一栅极和第二栅极之间存在适当的隔离层。
图20B示出了在指定的第二栅极的暴露区域的各向同性短刻蚀、形成将由保护材料2924填充的凹陷2922之后的结构，如图20C所示。该流程类似于参照图14B呈现的流程。
图20D是沿着指定的第二栅极2925的X-Y 2800截面图。其示出了在清理多余的保护材料和沟道区域保护2816并沉积期望的O/N/O层2936之后的结构。该结构现在保护S/D区域2934而不保护沟道区域2935。
图21A是X-Y 3000截面图，示出了在p型沟道多晶硅3014和S/D n+型多晶硅3016的沉积之后的图20D的结构。其还示出了用于S/D区域的保护3015。
图21B是示出在脊***刻蚀3024之后的图21A的结构的X-Y 3000截面图。
图22A是沿着图21B中的3026所示的沟道区域的Y-Z 3100截面图。
图22B是Y-Z 3100截面图，示出了在指定用于第二栅极的氧化物层的选择性各向同性刻蚀3122之后的图22A的结构。刻蚀访问通过脊***开口。
图22C是示出在连续的各向同性选择性刻蚀之后的图22B的结构的Y-Z 3100截面图。在开口3124中刻蚀O/N/O，然后刻蚀通过开口的沟道3126。这种各向同性的刻蚀将形成进入有源沟道的底切(未示出)，有源沟道应该足够厚以支持这种底切。这种底切可以用作沟道延伸，正如本文其他地方通过凹陷刻蚀工艺所呈现的那样。
图22D是示出在添加了第二栅极隔离或O/N/O 3136和第二栅极3134之后的结构的Y-Z 3100截面图。这些栅极可以包括常规的栅极材料，例如多晶硅和/或钨。可以通过脊***开口替换或硅化第一栅极材料3138，以增强栅极的导电性。在栅极沉积处理完成时，可以通过短刻蚀工艺来清理脊***开口，以避免这些栅极之间的任何泄漏。然后可以用隔离材料来密封该狭缝。
所得到的结构每个沟道可具有4个有源刻面。该结构类似于美国申请15/333,138中描述的结构沿Y轴旋转90度，该申请通过引用结合在此。在美国申请15/333,138中参照图14A至图35B描述了通过第一和第二栅极的主动存储位置操纵实现的每沟道具有多达4个刻面以及每刻面具有多个存储位置的3D NOR构造。该构造适用于此3D NOR-P构造。
另一个实施例是一种利用垂直S/D柱的存储器结构，例如在3D NOR-P结构中，但它也利用单晶沟道。因此，我们在下文中将这些结构称为3D NOR-C4。这些结构的起始衬底可以是多层单晶材料，例如PCT/US2016/052726中参照其图3A和图3C所示，这些图类似于本文中的图11A，只是所述多层由从单晶晶种衬底外延生长而形成。这可以是在硅-锗(SiGe)上循环硅，其中所述SiGe层可以用作牺牲层以被选择性地刻蚀(相对于硅)。图31E至22G示出了正在处理的3D NOR-C4的小区域的截面图。顶部是X-Y 3141截面图，底部是Y-Z 3140截面图。多层晶体可以是未掺杂的，其中可选的轻度掺杂硼为指定的沟道层。
图22E是在通过晶体硅3156-SiGe 3158的多层衬底进行深度垂直刻蚀的第一步骤之后的多层结构的2D图示。上部3142是小区域的俯视图Y-Z 3141方向，示出了指定用于S/D的谷3144和冲孔3147的切片。这类似于图21B的结构。应当注意，在这种情况下，被指定用于沟道区域的柱被保持未被刻蚀，因此沟道可以由多层衬底的晶体区域形成。图22E的上部3142示出了切割线3149，为此在图22E的下部示出了沿Y-Z方向3140的截面图。图22E的下部示出了具有两层即SiGe 3158和硅层3156的小区域。其还示出了狭缝3154，以及具有氮化物衬垫3146的S/D孔3147的形成。在S/D孔3147的形成之后，SiGe层3158的各向同性选择性凹陷刻蚀可以通过S/D冲孔3147来进行，然后是牺牲层的沉积，例如氮化物，其沉积在侧壁3146上的孔3147中。这种氮化物牺牲层可以在随后的步骤中帮助将沟道区域保持在适当的位置，并且基本上保护S/D孔避免随后的刻蚀步骤。
在形成具有其侧壁保护的S/D孔之后，可以形成图22E中的狭缝孔3154。然后通过所述狭缝、使用各向同性选择性刻蚀可以完全刻蚀所述SiGe层。然后通过所述狭缝，可以沉积O/N/O层3166和3176，然后是第二栅极材料3168和3179沉积。所述狭缝的侧壁可以被清理以保持狭缝打开以用于将来的步骤。这类似于图22D的第二栅极。图22F示出了用O/N/O和第二栅极替换SiGe之后的结构。图22F的上部3162示出了在SiGe区域中的X-Y 3141截面图，示出了狭缝区域3164、O/N/O3166、受保护的S/D孔3167和第二栅极3168。图22F的底部部分示出了与图22E相同的区域，其中O/N/O 3176在剩余的硅3178的上方和下方，并且第二栅极3179被填充。
以下步骤可以是通过沿X方向形成水平槽的狭缝3184对硅区域3156和3178进行各向同性的、时间控制的选择性刻蚀。该刻蚀步骤可以定时为到达S/D保护性氮化硅侧壁3187，小的过刻蚀是可接受的。图22G的上部3182示出了在与3142俯视图具有相同柱的3162所示的区域之间的各个硅区域中的X-Y截面图。在硅区域中形成槽之后，可以沉积O/N/O3186和3195，然后沉积第一栅极3189和3197，从而留下在其侧刻面上具有第一栅极和第一O/N/O并且在其底刻面和上刻面上具有第二O/N/O和第二栅极的单晶沟道3188和3198，类似于图22D中形成的结构。图22G的下部示出了在这些步骤之后的截面图3152。在其侧壁被清理后3194示出了沟道3198、第一栅极3197、第一O/N/O 3195、第二栅极3193和第二O/N/O3196。
现在可以通过孔3147去除侧壁保护3146，并且可以沉积S/D材料。可以使用本文提供的用于3D NOR-P的S/D的任何选项形成S/D，例如，n+多晶硅、硅化多晶硅、DSSB、具有金属化S/D的SB、用薄的氧化物阻挡物(“MIS”)来金属化以用于费米能级去钉、及其组合。可能期望将金属化材料用于第一栅极和/或第二栅极，第一栅极和/或第二栅极也用作字线。这可以是金属化栅极材料的形式，例如钨或硅化多晶硅。可以参考用于第一栅极和/或第二栅极的材料以及相关处理温度来考虑S/D材料的选择。在形成S/D之后，半导体领域中的技术人员可以设计流程以支持S/D、第一栅极和/或第二栅极所需的最终材料，所述材料可以包括通过字线的狭缝的硅化物或者用诸如钨之类的金属完全替换它们。
另外的替代方案是通过使用S/D材料来减少对S/D保护3015形成的需要，所述S/D材料可以允许选择性刻蚀与图22C相关的沟道材料而不刻蚀S/D区域。这可以是在金属化S/D例如MIS的情况下。另一种选择是首先沉积诸如氮化硅的牺牲层；形成第二栅极/字线3136，然后从S/D孔壁去除牺牲层并沉积S/D柱。
进一步的改进可以是使用诸如分子掺杂、固态扩散掺杂、离子喷淋、等离子体掺杂或任何已知的提供高度共形掺杂的其他掺杂方法之类的方法，通过S/D孔3147来对硅沟道边缘进行掺杂。在掺杂之后，可以处理硅化物和金属，使得它在先前本征晶体Si内形成所需的掺杂剂偏析的n+结以及肖特基势垒。通过这样做，可以实现基本上完全晶体的晶体管，包括晶体沟道和结。
另外的选择是添加工艺步骤，使得狭缝/谷可以用于另外的存储区域。例如：首先将O/N/O沉积到根据图12A至12D所示的步骤正在用作谷的狭缝中。这可以通过以下方式与字线替换一起完成，即：首先形成诸如2114的沟道柱，然后刻蚀通过基于指定狭缝的S/D和O/N/O，然后刻蚀通过这些开口，用金属化材料替换字线，然后形成金属化的S/D。这些和许多其他混合和匹配步骤都可由半导体闪存技术领域的技术人员设计。
前述方案包括隔离的浮动沟道区域。为了正常工作，沟道、S/D、第一栅极和第二栅极周围的所有节点(栅极)都应适当偏置。
图23A和图23B示出了具有第一栅极和第二栅极的3D NOR-P和/或3D NOR-C4的存储器单元。这些图示类似于旋转的15/333,138的图14A和图14B，并且为了形成本文的图23A和图23B，它们的指示被重新命名。其以3D透视图示出了具有X-Y-Z方向3200的指示的单个单元。S/D柱：S/D左3230和S/D右3232与存储器单元沟道3240的左刻面和右刻面接触。第一栅极：第一前栅极3241和第一后栅极3243与沟道3240的前刻面和后刻面接触。图23B是并且示出了分解了的图23A中所示的单个单元结构。底部和顶部第二栅极：第二底部栅极3242和第二顶部栅极3244与沟道3240的底部刻面和顶部刻面接触。在一些配置中，可以建议使所选择的沟道四个刻面具有有源栅极控制(避免具有浮栅)。另外的替代方案是通过穿过沟道柱的中心冲孔来形成共同体。
在本文的许多存储器结构中，写入技术可以包括降低的栅极电压与S/D上负电压的使用的结合，从而降低装置的总功率。这些技术可以利用单片3D集成技术以及在存储器矩阵上转移的存储器控制电路的异构集成。该技术中的技术人员可以使得15/333,138中所述的用于3D NOR制造的技术适用于本文中的3D NOR-P和3D NOR-C4制造。
图23B的浮体沟道3240或本文中的其他3D存储器结构也可以用作通常称为“浮体DRAM”的作用，并且还具有双重功能，例如，如在Choi,Sung-Jin等人的下述论文中所提出的那样。所述论文为“High speed flash memory and 1T-DRAM on dopant segregatedSchottky barrier(DSSB)FinFET SONOS device for multi-functional SoCapplications”，出自IEEE International Electron Devices Meeting，2008，并且通过引用合并于此。可以通过利用“自刷新”或“自动刷新”来增强这种浮体的DRAM功能。在通用DRAM刷新中，刷新循环意味着每个单元正被单独读取和重写。在“自刷新”中，通过驱动穿过其的电流可以将许多甚至所有单元一起进行刷新。保持“0”的单元将保持其零状态，而保持“1”的单元会被充电以恢复其由于泄漏而导致的浮体电荷损失。这种技术已在TakashiOhsawa等人的题为“Autonomous Refresh of Floating Body Cell(FBC)”的论文中详述，该论文发表于IEDM 2008；以及在一篇题为“Autonomous Refresh of Floating-Body Celldue to Current Anomaly of Impact Ionization”的后续论文中详述，其发表于IEEETRANSACTIONS ON ELECTRON DEVICES,第56卷，第10号，2009年10月；以及在美国专利8,194,487和8,446,794中详述，所有上述内容都通过引用合并于此。这种“自刷新”技术最适用于单晶沟道，例如参照图22E至22G所示。
另外的实施例是在完成通过其的层替换过程之后向脊***谷3024添加功能。这种增加的功能可能受到热预算的约束，以限制已经形成的结构的退化。一些RRAM或相变存储器(PCM)结构被设计成在横杆型存储器中很好地工作并且可以在低温下被处理。这些结构包含RRAM单元中的单元选择装置，因此它们可以形成于脊***谷(RSV)3024中，其利用第一栅极和第二栅极作为RSV中形成的RRAM的第一字线和第二字线。横杆RRAM阵列在下述论文中被讨论，例如Mohammed Zackriya等人发表于2017年EDTM的题为“Impact of CurrentDistribution on RRAM Array with High and Low ION/IOFF Devices”的论文；ShimengYu等人发表于IEEE Solid-State Circuits Magazine 8.2(2016年):43页至-56页的题为“Emerging Memory Technologies:Recent Trends and Prospects”的论文；Bricalli等人发表于2016年IEDM的题为“SiOx-based resistive switching memory(RRAM)forcrossbar storage/select elements with high on/off ratio”的论文；以及Chung-WeiHsu等人发表于2013年IEDM的题为“3DVertical TaOx/TiO2RRAM with over 103Self-Rectifying Ratio and Sub-μΑOperating Current”的论文，上述所有论文通过引用合并于此。这种存储器通常被称为包含'双端子选择装置'。可以选择这样的存储器以兼容ALD沉积，ALD沉积将是RSV 3024中待处理的良好匹配。可以首先将存储器材料和选择装置沉积在RSV 3024中。然后使用图案化工艺，例如，如本文参照图12A所讨论的，垂直的电极可以被图案化。所述电极可以是存储器结构的一部分或像钨这样的导电材料。最后，可以在Y方向上形成位线，以完成该额外的RSV增强存储器。
另外的实施例是将3D NOR-P装置配置为具有在X方向上减小的单元尺寸损失的非对称DSSB(与图12C兼容)或甚至是对称DSSB(与图12D兼容)。该变型可以在图12A所示的步骤之后开始或者在图12B所示的步骤之后的添加沟道材料之后开始。在该变型中，使用可以被用于通过暴露的S/D区域来对垂直设置的多层进行掺杂的诸如固相或基于气体的扩散的技术，将沟道2114和3014的两个暴露侧壁掺杂到中等n型掺杂浓度，例如1016/cm3或更高的n+浓度，例如高于1020/cm3。这些类型的掺杂技术的示例在下述论文中描述。所述论文是AjayKumar Kambham等人发表于Nanotechnology 24(2013)275705(7pp)的题为“Threedimensional doping and diffusion in nano scaled devices as studied by atomprobe tomography”的论文；Thomas E.Seidel发表的题为“Atomic Layer Deposition ofDopants for Recoil Implantation in finFET Sidewalls”的论文；美国专利5,891,776；以及D.Raj在2014年第20届国际会议的Ion Implantation Technology(IIT)上发表的题为“Plasma Doping of High Aspect Ratio Structures”的论文；上述文献的全部内容通过引用合并于此。一种相似的技术也被称为单层掺杂(MLD)，如Ye，Liang等人发表于Materials science in semiconductor processing 57(2017):166页至172页的“Dopingof semiconductors by molecular monolayers:monolayer formation,dopantdiffusion and applications”，其通过引用合并于本文。这些技术可以与本文呈现的其他3D存储器一起使用。MLD还可以用在指定用于S/D的专用区域上或用于指定为沟道的区域的外侧。MLD也可用于DSSB的形成。在这样的侧壁掺杂工艺中，掺杂深度可以基本上浅于通过填充S/D列2111、2113和2117所实现的掺杂深度。对于正在由S/D列填充的空间，可能需要两个额外的光刻间距，而侧壁扩散掺杂则不需要太多额外的空间。然后在指定用于沟道柱之间的S/D柱的空间中加入S/D金属硅化材料，从而得到与图12B所示的其中2116为金属的结构相似的结构，或者与图21A所示的其中3016为金属的结构相似的结构。可以在完成诸如O/N/O形成的较高温度处理之后，将金属材料添加到指定的S/D柱，以减少对金属区域的热预算效应。
可以通过本领域已知的沉积技术如ALD来完成对用于硅化的金属材料的添加。例如下述论文中提出的，所述论文是：Hyungjun Kim发表于Microelectronic Engineering106(2013)69-75页的题为“Atomic layer deposition of transition metals forsilicide contact formation:Growth characteristics and silicidation”的论文；Viljami Pore等人发表于Interconnect Technology Conference and 2015IΕΕΕMaterials for Advanced Metallization Conference(IITC/MAM),2015IEEEInternational的题为“Nickel Silicide for Source-Drain Contacts from ALD NiOFilms”的论文；由Jinho Kim等人发表于Journal of the Korean Physical Society，2015年3月，第66卷，第5期，第821页至827页的题为“Characteristics of Nickel Thin Filmand Formation of Nickel Silicide by Remote Plasma Atomic Layer Depositionusing Ni(iPr-DAD)2”的论文；以及Kinoshita,A.等人发表于VLSI Technology,2004.Digest of Technical Papers.2004Symposium on.IEEE,2004的“Solution forhigh-performance Schottky-source/drain MOSFETs:Schottky barrier heightengineering with dopant segregation technique”。所有上述论文都通过引用合并于本文。
另一个实施例是通过或不通过掺杂偏析来形成金属源极和漏极，其可以适于图12B的S/D线被相邻单元分享的较高密度结构。可选地，这可以包括在金属的沉积之前通过例如非常薄的例如氧化物的隔离的沉积来调整肖特基势垒。因此，金属源极/漏极通过非常薄的电介质层间接地与半导体沟道接触，例如，其间的厚度小于约0.5nm，或小于约0.3nm，或小于约0.7nm。可替代地，可以通过单个或两个ALD周期来形成薄氧化物。选择了在金属源极/漏极和半导体之间***非常薄的电介质不是为了降低隧穿效率，而是为了使费米能级钉扎现象去耦合。因此，肖特基势垒高度可以变得更加可控。这种技术在本领域中称为金属隔离硅(“MIS”)。这在下述论文中提到过，所述论文包括Connelly和Daniel等人发表于IEEEtransactions on nanotechnology 3.1(2004):98-104页的题为“A new route to zero-barrier metal source/drain MOSFETs”的论文；Demaurex和Benedicte发表于2014年ECOLE POLYTECHNIQUE FEDERALE DE LAUSANNE的题为“Passivating contacts forhomojunction solar cells using a-Si:H/c-Si hetero-interfaces”的学位论文；Chiu和Fu-Chien发表于Advance in Materials Science and Engineering 2014(2014)的“Areview on conduction mechanisms in dielectric films”；以及B.E.Cossa等人发表于VLSI Technology 2009，第104页至105页的标题为“CMOS band-edge schottky barrierheights using dielectric-dipole mitigated(DDM)metal/Si for source/draincontact resistance reduction”的论文；所有上述文献的内容都通过引用并入本文。另外，如果需要，金属源/漏极至沟道结可以形成在半导体沟道的一个或多个明确限定的晶体定向表面上，如美国专利申请公开2010/0065887中所述，该专利申请通过引用结合在此。这些方法可用于控制有效的肖特基势垒高度。金属源极/漏极可以包括单一类型的金属，例如钨、钴、铂、镍或它们的硅化物。可替代地，金属源极/漏极可以包括多种金属的堆叠，以便形成所需的金属功函数，从而有效地形成肖特基势垒高度。可替代地，可以使用多种金属的堆叠，其中与半导体沟道接触的第一金属触点很薄但主要限定有效肖特基势垒高度，而为了工艺的方便性可以选择后续金属。例如，如美国专利申请公开2011/0008953中所公开的，该专利申请通过引用结合在此。
本文的存储器结构被呈现为电荷陷阱存储器。最近在铁电型存储器方面取得了很好的进展，特别是在利用氧化铪和氧化锆基材料(HfO，ZrO，HfZrO，ZrSio，......)方面。这些存储器被称为FRAM，并且与基于电荷陷阱的存储器相比可以提供更高的速度。目前，该行业正在开展一项开发工作，以开发这种FRAM技术，使其具有商业可行性。用于这种FRAM的在开发的技术包括例如ALD等先进的沉积技术。使得FRAM适用于本文提出的3D-NOR构造可能是一个很好的选择。这些也可以包括混合，其中用O/N/O来处理所述区域中的一些区域，而用FRAM材料来处理另一些区域，例如HfO2和掺杂硅或锆或铝的HfO2(Si、Zr、Al:HfO2)基材料。例如，要形成O/N/O层的位置可以用电介质的堆叠代替，以用作铁电存储晶体管。可替代地，这些位置可包括电荷俘获层和铁电层的堆叠。这种混合对于许多***是有吸引力的，因为它提供了通用存储器技术(相对快速地写入易失性存储器或相对慢的写入非易失性存储器)，低功率以及如本文其他地方所讨论的用于在这些存储器技术之间传输数据的短时间。在3D-NOR P存储器内使用FRAM可以包括本文所述的关于电荷陷阱存储器的许多变型。这些可以包括多级单元，其中通过不同的写入电压或不同的写入次数来对多比特进行编码。这些还可以包括多比特位置，例如镜像位和比特位置的多栅转向，例如，如本文中参照图23A至32B所讨论的。与电荷陷阱类似，FRAM是基于电场的存储器并且是隔离材料，因此可以支持这些多比特编码技术以实现更高的存储密度。在许多最近的论文中都涉及构造FRAM存储器的用途和方法，并且它们的教导可以应用于将这种铁电介质结合到3D NOR-P中。这些论文包括：J.Muller等人发表于ECS Journal of Solid State Science and Technology,4(5)N30-N35(2015)的题为“Ferroelectric Hafnium Oxide Based Materials andDevices:Assessment of Current Status and Future Prospects”的论文；PatrickD.Lomenzo等人发表于Thin Solid Films 615(2016)139-144页的题为“Annealingbehavior of ferroelectric Si-doped HfO2thin films”的论文；Uwe Schroeder等人发表于Springer Science&Business Media Dordrecht 2016的题为“Chapter 3,Nonvolatile Field-Effect Transistors Using Ferroelectric Doped HfO2Films”的论文；B.-E.Park等人(编辑)，铁电栅极场效应晶体管存储器，应用物理学专题；由U.Schroeder等人在ESSDERC16上发表的题为“Impact of field cycling on HfO2basednon-volatile memory devices”的论文；Shinji Migita在EDTM 2017发表的题为“Thickness-Independent Behavior of Coercive Field in Hf02-basedFerroelectrics”的论文；Cheng,Chun-Hu等人发表于IEEE Electron Device Letters35.1(2014):138-140页的题为“Low-leakage-current DRAM-like memory using a one-transistor ferroelectric MOSFET with a Hf-based gate dielectric”的论文；以及Zhen Fan发表于JOURNAL OF ADVANCED DIELECTRICS第6卷，第2期(2016)的题为“Ferroelectric HfO2-based materials for next-generation ferroelectricmemories”的论文；所有上述文献的内容都通过引用并入本文。关于铁电的其他工作表明，钨可以有效地用作覆盖层，因此可以用于3D NOR-P结构，对于基于铁电的存储器的这种和另一种增强在下述论文中提出，所述论文包括：Karbasian和Golnaz等人发表于AppliedPhysics Letters 111.2(2017)：022907的题为“Stabilization of ferroelectric phasein tungsten capped Hf0.8Zr0.2O2”的论文；由George和Sumitha等人的题为“基于铁电FET的非易失性存储器设计”的第53届年度设计自动化大会的会议记录，ACM,2016；Karbasian和Golnaz等人发表于VLSI Technology,Systems and Application(VLSI-TSA),2017International Symposium on.IEEE,2017的题为“Ferroelectricity in Hf02thinfilms as a function of Zr doping”的论文；以及Lu,Zhongyuan等人发表于arXivpreprint arXiv：1705.06375(2017)的题为“Electrically Induced,Non-Volatile,MetalInsulator Transition in a Ferroelectric Gated MoS$_2$Transistor”的论文，所有上述文献的内容都通过引用并入本文。
一些铁电材料还可以充当电荷俘获材料。这两者可能相互损害，正如Yurchuk和Ekaterina等人发表于IEEE Transactions on Electron Devices 63.9(2016)：3501-3507页的题为“Charge-Trapping Phenomena in HfO 2-Based FeFET-Type NonvolatileMemories”的论文中所讨论的那样，该论文通过引用合并于本文。另一方面，存储器单元可以被设计成使这两者相互增强，因此可以将铁电和电荷陷阱进行组合以增强存储器功能，例如由下述论文所述，所述论文包括Yu-Chien Chiu等人发表于2015Symposium on VLSITechnology的题为“Low Power IT DRAM/NVM Versatile Memory Featuring Steep Sub-60-mV/decade Operation,Fast 20-ns Speed,and Robust 85oC-Extrapolated1016Endurance”的论文；Chiu，Yu-Chien等人发表于Reliability Physics Symposium(IRPS),2016IEEE International.IEEE,2016的题为“On the variability of thresholdvoltage window in gate-injection versatile memories with Sub-60mV/decsubthreshold swing and 1012-cycling endurance”的论文；Chia-Chi Fan等人发表于EDTM 2017的题为“Impact of Ferroelectric Domain Switching in NonvolatileCharge-Trapping Memory”的论文；以及美国专利申请2016/0308070中所述；所有上述文献的内容都通过引用并入本文。
写入铁电存储器单元可以类似于使用Fowler-Nordheim(“FN”)隧穿来写入电荷陷阱存储器单元。这种写入技术在美国专利6,667,244中提出，该专利通过引用合并于本文。以下用于3D-NOR-P结构的铁电写入示例也可以通过调整电压电平而适用于使用FN的电荷陷阱编程，并且适用于其铁电单元被设计为通过电荷俘获来增强的上述结构。可替代地，它可以用于SB热载流子注入。
图24A示出了单个位写入为“0”逻辑状态的示意图。图24B示出了这种单个单元结构。
图24C示出了单个位写入为“1”逻辑状态的示意图。图24D示出了这种单个单元结构。
这些结构的具体电压仅用于说明，并且被特定地定义用于作为这种存储器单元设计的一部分的特定存储器单元。在与阵列中的其他单元共享字线(栅极)的情况下，未选择的单元可以在地(零伏-0V)具有其位线(源极线和漏极线-S/D线)或在某些替代方案中具有浮动的位线以抑制写入干扰。
图25A-25D示出了替代方案，其中通过仅将电场引导到存储器晶体管的源极侧，或者可替代地(未示出)引导到漏极侧，来将两个比特存储在存储器单元的一个刻面中。这可能类似于电荷陷阱闪存中的镜像-位概念。该写入方法可以适用于3D NOR-P构造。
图26A示出了所述3D-NOR-P构造的脊的小部分的晶体管示意图。这些写入技术由S/D线和字线之间的电场驱动。对于与图12C和图12D相关的3D NOR-P，不在相邻单元之间共享S/D线。对于图12B的高密度选项，可以通过浮动忽略每隔一个存储器柱，因此可以使用奇数柱，同时通过浮动忽略偶数沟道。特别地，这种由浮动实现的忽略可以通过关闭一系列的选择晶体管或物理上不与任何其他互连线路接触来实现。例如，每隔一个存储器柱可以被构造但是不使用。可替代地，可以在制造过程期间物理地移除或者在制造过程期间以其他方式禁用每隔一个存储器柱。图26A示出了向存储器单元写入“0”。图26B示出了向存储器单元的一半写入“1”。图26C示出了向共享相同位线的一组存储器单元写入“0”。图26D示出向具有公共字线的一组存储器单元写入“1”。这些写入模式图示表示了可用于在3D NOR结构内写入铁电存储器选项的选项。这些可以与多级技术相结合，以增加存储容量。这种多级存储在Mulaosmanovic和Halid等人发表于ACS Applied Materials&Interfaces(2017)的题为“Switching kinetics in nano-scale hafnium oxide based ferroelectric fieldeffect transistors”的论文中提出，该论文通过引用合并于此。
铁电存储器可用于计算机高速缓存应用，因为其具有固有的高编程速度。然而，在这些应用中，具有高耐久性也很重要。在Muller,J.等人发表于Non-Volatile MemoryTechnology Symposium(NVMTS),2016 16th.IΕΕΕ,2016的题为“High endurancestrategies for hafnium oxide based ferroelectric field effect transistor”的论文中提出了这种延伸耐久性技术。该论文通过引用并入本文。一种这样的方法被命名为：金属-铁电-半导体-FET(MFS-FET)。可以通过相应地调整与图12A相关的O/N/O形成2112来为这种技术设计3D NOR-P结构。在一些存储器结构中，O/N/O形成在沟道形成之后完成并沉积在所述沟道上。在3D NOR中，O/N/O形成完成于形成多层字线结构的脊之上，之后形成硅沟道。因此，对于这种基于铁电的存储器，可以用铁电(例如轻掺杂的HfO2)层的第一沉积(ALD)代替O/N/O层，然后可以执行用于激活的高温退火。然后，可以沉积诸如HfO2的高k材料以用作铁电层和沟道之间的电介质。可以包括的另外的修改是使用诸如TiN的材料形成覆盖层。对于这样的工艺，可以执行类似于参照图14B的工艺。首先通过谷，使用各向同性选择性刻蚀步骤来使沟道材料凹陷，然后沉积诸如TiN的覆盖层，然后通过对谷进行各向异性刻蚀以去除入口TiN。
Muller,J.等人在上述论文中提出的另外的技术是“AIF/AHfO2面积比的最大化”。在该论文的图9(b)中提出和示出的一种方式可以用与本文呈现的其他变型类似的技术以3D NOR结构来实现。这可以包括将图11A的多层、SiO2层2002用SiN、SiO2和SiN的夹层进行替换。图26E示出了这种替代方案，其中脊3512的区域朝向在其右侧3514的谷。脊的区域包括SiO2层3522、SiN层3523、多(字线/栅极)层3524、SiN层3525和SiO2层3526。图26F示出了对谷开口的SiN层(3523和3525)的各向同性选择性刻蚀3516和多晶硅层(3524)的较短的各向同性刻蚀之后的结构。图26G示出了对填充这些刻蚀区域3517的铁电材料(掺杂的HfO2)进行沉积(ALD)之后的结构。然后可以通过各向异性刻蚀来清理谷中的过量的HfO2材料。图26H示出了在暴露的铁电材料的区域的各向同性刻蚀并用浮栅材料3518代替其之后的结构(根据Muller论文的图9(b))。
这些还可以包括类似于如PCT/US2016/052726的图10E和US15/333,138的图15A至23所讨论的比特位置的镜像位和多栅转向的多比特位置，以进一步增加存储器容量。多存储位置写入与电荷陷阱的写入相似：侧栅极可用于修改电场，将主栅极的效应引导到相关刻面的选定位置。此外，参考基于铁电的存储器单元，可以使用提出的用于从高速单元和高密度单元传输存储器以及将存储器传输至高速单元和高密度单元的技术。
图27A示出了3D NOR-P结构的X-Z 3600截面图。其示出了具有四条字线WL1、WL2、WL3和WL4的脊的一部分。这些字线是对在谷中形成的沟道的其中一个刻面的O/N/O进行控制的栅极的一部分，如本文参照图12A至12D所详细描述的。相关的晶体管示意图如图11C所示。图27A还示出了具有在各S/D线S/D1至S/D8之间的“体”接触B1至B7的七个沟道。源极/漏极S/Dl 3611标记为S/D1，另一个源极/漏极S/D2 3612标记为S/D2。在S/D1 3611和S/D23612之间设置沟道B1 3621，其体接触被标记为B1。接下来的源极/漏极S/D3 3613标记为S/D3，其间的沟道为B2 3622，该沟道具有体接触B2，并且接下来的沟道B3 3623被称为体接触B3，依此类推。
图27B示出了由图27A上的3642指示的小部分的X-Y 3601截面图。其示出了字线/栅极3651、O/N/O 3652、形成存储器晶体管3653的柱和其他刻面O/N/O 3654。它还指示了两个S/D柱3661和3665以及相应的沟道3662。
存储器阵列的已知关注点是各种类型的干扰。其中一些与寄生电容和类似形式的信号耦合有关，这是由于相对长且紧密的布局以及通常并行的选择线，例如位线和字线。这些关注点是存储器装置设计的一部分，并且可以在3D NOR-P存储器结构的设计中解决。下面可以考虑一些替代技术。
如参照图27A所讨论的体接触可以被设计成放置在沟道柱的顶部或底部。该体接触可以恒定接地，或者连接到动态电压控制，称为“体控制”，其可以连接到特定电压作为存储器控制电路的一部分。可以将这种“体控制”设置为所选柱的正电压，以辅助存储器擦除步骤。在一些实施例中，可以使用正体电压擦除来消除对所有操作的负电压的需求，从而节省对负电压发生器的需求。在一些应用中，如图27B所示，沟道设计可以与沟道3663的中心中的较高掺杂相结合，以提高体垂直导电性。如前所述，通过使硅沉积首先形成与脊壁接触的沟道壁3662，预先制备O/N/O层和指定的S/D壁，在“谷”中光刻地限定沟道。沉积工艺可以包括p型掺杂，其中随着沟道柱朝向沟道3663的中心沉积，朝向中心的掺杂浓度逐渐增加。在一些情况下，沟道的中心可以包含空洞形成。在这种情况下，沟道填充物3668的正中心可以留作孔或者以与3D NAND中常用的类似方式用氧化物密封。
另一个实施例是在所选择的脊内具有所有未被选择的保持左浮的S/D柱，它们通过***电路中的多路复用器连接在一起。通过将所有未选择的S/D线连接在一起，可以形成更大的电容负载，以显著减小与两个有源S/D线的电容耦合。例如，如果要对与WL1和S/D3和S/D4 3640相关的存储器进行写入，则未选择的S/D1、S/D2、S/D5、S/D6、S/D7、S/D8等等例如可以通过***电路中的多路复用器连接在一起，并保持左浮。
另外的实施例是通过首先在我们的示例中激活所选择的源极和漏极S/D3和S/D4来对写入序列进行排序以减少串扰，然后使所选择的字线有效以形成所选择的晶体管中的传导(约l-2伏特)。然后在串扰波纹消退之后，将字线移动到足够高(>4伏)，以使得写入过程仅在所选择的存储器单元中有效(3640)。这样的序列是FN隧穿编程的典型，而对于沟道热电子，可以首先使所选择的WL有效，然后，仅在每个脉冲处逐渐增加电压时增加BL电压。此外，如果使用SB存储装置，则应使用正WL和负BL与接地沟道体线实现栅源偏置，而与所选的线共享相同BL的相邻沟道体线应当处于抑制负偏置。与标准沟道热电子机制类似，结偏置是电荷注入机制中最主要的因素；因此S/D线最后被有效。
另外的实施例是用于3D NOR-P的写入技术，其可以通过使用诸如WL1的一个字线和诸如B3的所选脊的一个体线来选择特定的单元3640而实现。通过这样做，在不控制S/D线的情况下，可以在WL和体线交叉点处实现特定比特的选择。可以通过在B3和WL1之间具有足够大的电压差来利用FN隧穿，以将电荷隧穿到相关的俘获区域中。S/D线可以保持浮动或者可替代地接地，假设体偏置足够负以保持WL1写入电压足够低以避免任何干扰从来自接地S/D线的电荷写入其他单元。例如，-8伏特可以施加在选定的体线上，而+8伏特可以施加在所选择的字线上。
关于这种FN写入方法的另一实施例是将电荷转向至接近相邻S/D线之一，从而可以区别地形成两个电荷位置，增加存储器密度、位l 3643和位2 3644。这可以通过如下方式完成：例如使S/D3接地而所有其他S/D线浮动，优选地短接在一起从而将电子拉向刻面3640的S/D3侧。负体B3和接地的S/D3之间的电场可以将电子拉向S/D3侧以便在电荷俘获区域3643的那一侧写入，并且另一侧用S/D4 3644替换角色。因此，使用这种写入技术可以使得对每个刻面的存储位置进行有效编程。另外的实施例包括通过S/D3和S/D4的适当电压控制将FN型写入与一定水平的热电子组合进行的混合。另外的实施例包括将一个刻面处的多个存储位点(在此也称为位置)与一个位点处的多个电荷电平进行组合。
这种电荷转向的另一个实施例可以包括通过小波函数调制转向S/D线，该小波函数类似于美国申请15/333,138中关于图27至图32所呈现的。
在一些应用中，可能期望不仅在柱端侧而且在字线层之间形成到沟道柱的体连接。为此，可以采用与此处呈现的技术类似的技术。例如，多层衬底(图11A)可以包含选择性可刻蚀层，例如氮化硅。然后在稍后的处理步骤中，可以刻蚀该层，然后通过开口刻蚀O/N/O，并用诸如多晶硅的材料填充它，以通过水平侧壁轻敲接触形成与沟道“体接触”的柱的中部。
关于图27A-27B呈现的写入技术也可以用于基于铁电的存储器或本文提出的任何电荷陷阱/铁电组合结构。在这种情况下，沟道刻面之一0/N/O 3652可以包含铁电材料，例如基于HfO2的电介质，如上所述。可以相应地调整关于图26A-26D呈现的写入技术，使得在S/D线保留浮动的情况下在所选择的字线和所选择的“体”之间形成写入和擦除电场，或者用于如本文所述的电场转向。
图27C示出了关于图27B的另一实施例。在为沟道区域3662(图27B)、3675(图27C)沉积p型多晶硅之后，可以使用例如ALD等技术沉积隔离3672。在装置和工艺工程选择的驱动下，该隔离可以包括诸如SiO2或氮化硅的材料，并且隔离厚度可以被设计为极薄，例如约0.5nm，例如用于MIS型金属硅界面。隔离也可以形成得更厚，例如约2-10nm。然后可以用诸如金属(W、Ta、Ti、TaN等)或n+掺杂多晶硅的材料形成(填充)柱3673，其可以用作电场编程或擦除的体，类似于这里已经关于图27B的n+3663所提出的。中心孔3668可以像之前一样被填充氧化物。该替代方案可允许使用“体”形成用于擦除的反向场，因为隔离3672将防止在使用金属填充时泄漏到S/D3661。
图27C的“体”隔离提供了多个3D NOR-P附加实施例。沟道可以用n型硅制成，以形成替代的存储晶体管，例如P-N-P、金属-N-P、金属-N-金属，有或没有掺杂剂偏析。在这些晶体管结构中的一些中，在栅极处用于FN俘获的正电压将不会打开晶体管，从而允许使用所选沟道的每一侧上的S/D来使FN电荷俘获位置转向而没有不期望的高晶体管电流。这种存储器晶体管设计的额外使用是使用薄隧穿氧化物或甚至在没有隧穿氧化物的情况下扩展用于高速写入应用(例如DRAM替代)的俘获电荷保留，如PCT/US2016/052726中所详述，该专利通过引用结合于此。对于这样的结构，可以应用未选择单元的字线上的正偏置。
关于在3D NOR和3D NOR-P结构中使用铁电技术的附加替代方案可以包括使用称为子环路循环的技术来提高耐久性和保持性。
另一个实施例是在待机模式期间在未选择的单元的“体”区域(3663、3673)上具有负偏置，以延长对这种薄隧穿结构的保持。
另一个实施例是从字线提供隧穿源，因此在栅极和电荷陷阱层之间具有隧穿氧化物。换句话说，沟道和电荷陷阱层之间的氧化物较厚，沟道和栅极之间的氧化物较薄，因此通过后者的氧化物发生电子俘获和去俘获，而没有在第一氧化物处发生电子俘获和去俘获。通过这样做，直接接触沟道的氧化物保持良好的氧化物界面质量和相关的装置性能，例如参数漂移和迁移率降低。
作为另外的实施例，可以在图27B的3D NOR-P装置体偏置中设计一些上述实施例。
另外的实施例包括工艺流程和3D NOR-P结构的构造的修改。如图28A-28E所示，“谷”2014可以用重叠孔3702代替。应该理解，尽管拐角绘制成尖锐的，但实际实践中将具有圆角。图28A是在多层衬底3701中形成的这样的孔3702的俯视图3700，类似于图11A(交替的氧化物和多晶硅)。在多层衬底中“冲孔”的重叠孔也可以形成间隙3703。在下文中，术语“冲孔”可以理解为与通过多层垂直孔刻蚀工艺相同。图28B示出了在孔3702的侧壁上沉积O/N/O之后的结构。该工艺可以通过首先沉积(例如，通过ALD)栅极氧化物3704(有时也称为顶部氧化物)来开始。栅极氧化物3704可以是约3-10nm厚并且可以与孔壁共形地沉积，并且还可以闭合重叠孔3702的间隙3703。然后可以沉积电荷陷阱3706。例如，材料可以包括例如氮化硅，其可以是化学计量的，也可以不是化学计量的。电荷陷阱层厚度可以是3-10nm。然后可以沉积隧穿氧化物3708。如前所述，可以根据所需的存储器属性来设置隧穿氧化物厚度。为了长期保持，它可以是3-6nm，而为了高速写入，它可以小于1nm甚至可以被一起跳过。然后如图28B所示，可以在中心3710中添加沟道材料和可选的“本体”层。在形成O/N/O和沟道之后，可以刻蚀S/D孔并填充S/D材料3712、3714。该流程利用S/D侧面的O/N/O作为间隔物并用虚线3716标记。该流程的另一个优点是形成相邻单元之间的电荷陷阱层的水平隔离以抑制电荷迁移。
图28D是另一实施例的俯视图，其中形成在多层衬底(交替的氧化物和多晶硅)中的孔3732的形状为矩形，或者接近矩形形状。在孔形成之后，可以使用各向同性刻蚀步骤来去除孔3732之间的区域3721中的多层的多晶硅。然后可以用O/N/O覆盖孔的侧壁，O/N/O可以包括栅极氧化物3724、电荷俘获层(氮化物)3726和隧穿氧化物3728。在O/N/O层填充由硅各向同性刻蚀打开的空间后可以使用第二各向异性刻蚀，从而清理侧壁，然后继续O/N/O层的形成。这些层的厚度对于指定的存储器可以是共同的，并且总共可以在10nm至30nm之间。然后，可以在中心添加沟道材料3720和可选的“本体”层3719。在形成O/N/O和沟道之后，可以使用选择性各向异性刻蚀形成S/D孔，然后沉积(ALD)S/D材料3732、3734。由于S/D的指定空间此时用氧化物和氮化物材料填充，因此该步骤可以自对准，因为S/D孔刻蚀工艺可以是选择性的，可以不刻蚀沟道材料。
在3D NAND和3D NOR-P存储器结构中，存储器单元利用通过多晶硅沉积形成的沟道，沟道也可以通过退火技术来处理以改善其迁移率，例如由Lisoni，J.G.等人在IEEE，2014的VLSI技术：技术论文摘要2014研讨会上提出的“Laser Thermal Anneal ofpolysilicon channel to boost 3D memory performance”，其通过引用合并于此。本领域众所周知，如图28G所示，形成具有约5-10nm或约10-20nm厚度的薄壁的沟道(通常称为“空心”沟道)与如图28F所示的常规全沟道相比改善了阈值变化。这已经由Fukuzumi，Yoshiaki等人在Electron Devices Meeting,2007.IEDM 2007.IΕΕΕInternational.IΕΕΕ,2007上提出了：“Optimal integration and characteristics of vertical arraydevices for ultra-high density,bit-cost scalable flash memory”，由Congedo，Gabriele等人在Memory Workshop(IMW),2014IΕΕΕ6th International.IΕΕΕ,2014上提出了：“Analysis of performance/variability trade-off in Macaroni-type 3-DNAND memory”，这两篇文献均通过引用并入本文。此外，当图28F的垂直柱型沟道的厚度或图28G的空心沟道的厚度非常小时，例如低于约10nm至2nm，沟道的掺杂类型甚至可以是n型，以用作无结模式。与具有相同厚度的p型对应物相比，这种方法可以进一步增加存储器单元的电流驱动能力。增强这种沟道的另一替代方案是使其形成有多个薄壁，在薄壁之间具有交替的多晶硅子膜和氧化硅膜，例如，如图28H所示，在薄壁之间具有超薄氧化物层3746。氧化物层可以是单层或甚至小于整个单层或非常少的原子层。这种技术被提出用于单晶沟道，例如由Mears，Robert J.等人在SOI Conference,2007IΕΕΕInternational.IΕΕΕ,2007上的论文“Silicon Superlattice on SOI for High Mobility and ReducedLeakage”中所提出的，Xu,N等人在Electron Devices Meeting(EDM),2012IΕΕΕInternational.IΕΕΕ,2012上的“MOSFET performance and scalability enhancementby insertion of oxygen layers”中所提出的，以及由Xu，Nuo等人在Applied PhysicsLetters 107.12(2015):123502上的“Electron mobility enhancement in(100)oxygen-inserted silicon channel”中所提出的，所有上述文献的内容都通过引用并入本文。用于这种沟道形成的工艺类似于标准的共形硅沟道沉积，其中在周期性地形成图28H所示的沟道之间具有短的增设的氧化物ALD步骤。
这些替代方案在下面的图28I-28S中说明。图281是两个S/D柱之间的全沟道柱的3D X-Y-Z3770图示。图28J是两个S/D柱之间的空心沟道柱的3D 3770图示。图28K是空心沟道柱的3D 3770图示，其具有在空心沟道的内核处的掺杂的反向偏置(本体)。在这种情况下，掺杂的反向偏置区域可以是原位掺杂的无负电压操作。而且，反向偏置应用可以允许在柱级处的多单元擦除。图28L是空心沟道柱的3D 3770图示，其具有在两个S/D柱之间的绝缘背栅(本体)。与非常薄的空心沟道结合的绝缘背栅可以进一步支持抑制未选择的字线的单元泄漏电流。另一种替代方案是使沟道呈椭圆形而不是圆形，如图28M的3D 3770图示和图28N所示。此外，空心沟道、反向选通沟道、绝缘反向选通结构能够等效地应用于椭圆形沟道(未示出)。图28P是用于3D NOR-P结构的如前所述制造的两个S/D柱之间的空心沟道的俯视图X-Y 3700图示，其中沟道和S/D柱独立地沉积。因此，沟道和S/D之间的物理结3752界面受到形成过程的高度影响。利用退火步骤，来自n+S/D的掺杂剂可以扩散到沟道中，从而在沟道内形成电结3754，电结3754单片地沉积并避开沉积边界的表面，如图28R所示。图28Q和图28S是具有全沟道构型的相应图示。
另一种替代方案是使用图28L中所示的反向选通结构来使用沟道体电位利用，以帮助读取操作。该技术对于SB和DSSB装置特别有利，以抑制双极读取特性。例如，这可以通过使用两个栅极利用反向偏置作为类似于可重新配置的纳米线的概念的第二栅极，如Weber，Walter M.等人在IEEE Transactions on Nanotechnology 13.6(2014):1020-1028上的“Reconfigurable nanowire electronics-enabling a single CMOS circuittechnology”中所提出的，该文献通过引用结合于此。对于具有用于提高写入速度和能量效率的肖特基源极/漏极的存储器单元，这种方法可能是期望的。因此，对于可能具有双极性行为的存储器单元结构，反向偏置可以是正电压以拉高体电位以抑制通过所选择的S/D(漏极)柱的未选择的单元的带间泄漏电流。应该谨慎考虑这种方案，因为在第二S/D(源极)柱处，它会增加泄漏，特别是如果编程条件涉及栅极(WL)上的正电压和源极(S/D柱)上的负电压。
另一替代方案是将图28F-28H的沟道设计成具有相对小的半径，使得由其周围的栅极形成的场进一步增强，以使用FN改善写入速度和/或电压。在一些应用中，由于与孔刻蚀纵横比的冲突，减小沟道半径可能需要限制Z方向上的结构高度。这种场增强技术在3DNAND结构中是众所周知的，并且还在由Hsu，Tzu-Hsuan等人在IΕΕΕTransactions onElectron Devices 56.6(2009):1235-1242上发表的论文“Physical model of fieldenhancement and edge effects of FinFET charge-trapping NAND flash devices”中进行了讨论，该论文通过引用并入本文。
另外的替代方案是将这些存储器结构或其一部分用于类似突触(Synapse)的功能。在本领域中已经为RRAM和PCM横杆提出了这种存储器的使用，但是可以将其应用于本文提出的电荷陷阱或其他存储器类型。已发表的RRAM和PCM横杆的工作由Chen，C-YM等人在Neural Networks,1991.1991IΕΕΕInternational Joint Conference on.IΕΕΕ,1991上发表的题为“A solid-state electronic linear adaptive neuron withelectrically alterable synapses”的论文中提出，由Lee，Myoung-Sun等人在IΕΕΕTransactions on Electron Devices 62.2(2015):569-573上发表的题为“Implementation of Short-Term Plasticity and Long-Term Potentiation in aSynapse Using Si-Based Type of Charge-Trap Memory”的论文中提出，以及由Kornijcuk,Vladimir等人在Frontiers in neuroscience 10(2016)上发表的题为“Leakyintegrate-and-fire neuron circuit based on floating-gate integrator”的论文中提出，所有上述文献的内容都通过引用并入本文。
在PCT/US2016/052726中针对3D NOR呈现的其他存储器增强技术可以适用于本文中呈现的3D NOR-P并与其一起使用。
另一种替代方案是使用3D NOR-P构建浮体RAM(“FB-RAM”)以及使用反向偏置概念的两个稳定状态FB-RAM，如美国专利8,379,458和8,902,663以及美国专利申请15/494,525中所详述的，所有这些文献的内容都通过引用结合于此。对于这种存储器替代方案，可以在沉积沟道材料P硅之后修改沟道工艺；类似于图27C的隔离3672，沉积诸如氮化物的隔离层。
图29A是沟道中心和形成栅极线3802的多层的Y-Z 3800截面图。图29A示出了在脊侧壁上具有O/N/O 3804的多层和具有中心孔3806的p型硅3808的沟道。然后该工艺可以包括通过类似于参照图22C所示的刻蚀步骤进行的沟道隔离，只是此时本体的核心现在具有氮化物3814的内部结构，如图29B所示，并且氮化物3814可以在硅沟道刻蚀步骤期间保持未被刻蚀，如图29C所示。然后，如参照图22D详细描述的，刻蚀区域可以用氧化物或全O/N/O3816和第二栅极代替。然后，可选地，沟道中心的氮化物3814可以用诸如n+型硅3818的反向偏置材料代替，如图29D所示。因此，沟道柱现在可以具有彼此叠置的隔离的环状沟道3820的多层，其中n+反向偏置的中心核心垂直地延伸，因此每层可以使用具有两个稳定状态的独立FB-RAM单元。换言之，虽然空心沟道沿z方向是连续的，但环状沟道每层都有其自己的隔离和专用沟道。
形成浮体或隔离沟道的替代技术是利用针对浮栅型3D NAND提出的类似技术，例如由Parat，Krishna和Chuck Dennison在Electron Devices Meeting(IEDM),2015IEEEInternational.IΕΕΕ,2015上的题为“A floating gate based 3D NAND technologywith CMOS under array”的论文中所提出的，其通过引用并入本文，并在图29E中示出。图29E示出了3D NAND的浮栅工艺形成的流程，其类似于隔离的沟道流。因此，例如，在形成诸如参照图28D所讨论的或图29E的(a)中所示的沟道孔之后，可以通过指定的沟道孔施加各向异性选择性刻蚀，以使栅极区域凹陷。然后可以沉积(ALD)3834O/N/O层。然后可以沉积3836沟道材料(p型或未掺杂的多晶硅)。然后使用刻蚀步骤，可以刻蚀掉沟道材料的侧壁。然后，可选地，对于3D NAND-P，可以沉积本体3840。这可以是p+硅或氧化物和金属，如参照图27B-27C所讨论的，或者对于浮体RAM(“FB-RAM”)应用，它可以是n+多晶硅。该工艺可以形成环状沟道，并且可以用于本文提出的许多存储器结构中。如参照图28G-28H所讨论的，可以使沟道本身包括超薄氧化物层。这种技术支持隔离沟道而不需要沟槽2202，也称为狭缝。这里，很少有3D存储器结构可以在不需要这种狭缝的情况下很好地工作(也称为谷或沟槽)。因此，这种3D存储器可以构造有具有沟道填充孔阵列的区域，例如10×10，16×16，32×32……，而没有狭缝。
图29F是两个S/D柱之间的常规空心沟道的3D X-Y-Z 3870图示，图29G示出了具有多层隔离区域的结构，但为了视图简化未示出栅极部分。图29H和图291是“环状”沟道的相应3D 3870图示，其也可以称为环形沟道结构。在这样的环状沟道中可以发现两个增强：1)在字间线区域之间没有硅沟道，因此没有通过未选通区域的泄漏路径；以及2)与n型反向偏置区域的结合使得浮体能够适于DRAM或SRAM应用。
用于环状沟道或其他形式的非常薄的沟道(例如，小于约10nm或甚至小于约6nm薄)的另一替代方案是使沟道由n+多晶硅制成并使栅极(字线)控制用作无结晶体管。这种变化可以提供以下益处：更高的沟道迁移率，以及对于S/D柱的n+硅的多晶硅沉积和沟道柱的沉积的可选共享。
在通过引用并入本文的PCT/US2016/052726中，提出了将可编程逻辑功能集成在3D NOR结构中的技术。这些技术参照PCT/US2016/052726(“PCT”)的图20至图39B呈现，并且可以适用于如下文所示的3D NOR-P构造。
关于使用电荷陷阱进行编程，上述PCT的图20可适用于3D NOR-P。而且，由于在两种情况下存储器单元可以具有可以被分配的两个独立刻面，因此同一个刻面用于编程和有效功能两者，或者一个刻面可以用于编程而另一个刻面可以用于有效功能。
上述PCT的图21详细描述了3D NOR的S/D线上的水平沟道晶体管，其可以替换为3DNOR-P作为字线上的水平晶体管，如本文关于图16A所示，用于形成脊选择(RS)晶体管。以与RS晶体管类似的方式修改，图30涉及可编程逻辑功能，其中字线被分段为使用晶体管分段的水平选通带，这些晶体管可被称为栅极选择(“GS”)。每个选通带可以具有连接到其上的垂直RRAM带，以允许使用这种选通带作为独立栅极，用于由该选通带控制的用于可编程功能的所选晶体管组。垂直RRAM带可以以与图18的垂直带L1、L2、L3、L4类似的方式构造在脊***区域中。图30在此示出了4个输入的查找表(“LUT-4”)功能，其实现在3D NOR-P上，类似于上述PCT的图36A的4LUT-2部分3604。图30是3D NOR-P结构的一部分的X-Z 3900截面图。它示出了四个字线3902、3904、3906、3908，每个字线具有由垂直排列的GS信号3910控制的水平晶体管。四个垂直(RRAM电极)带允许A和B输入连接以及它们的反相AN和BN通过RRAM或OTP连接3912连接到栅极带。为了简化说明，在LUT区域3930的侧面示出了栅极触点3920，其也可以在LUT区域之间的脊***区域中构建。LUT-4的图示部分具有四个LUT-2，它们共享相同的4个控制栅极信号(A、AN、B、BN)。LUT-0具有输出O0 3914，并且两组四个可编程晶体管3916控制到S/D接地柱3918的导电性。诸如此类，LUT2-1具有输出O1，LUT2-2具有输出O2，LUT2-3具有输出O3。这4个输出可以通过类似于上述PCT的图26中的电路的电路由另外两个LUT-4输入C、D(及其补码CN、DN)解码。可替代地，CD解码可以以与上述PCD的图36A的部分3606中所示的方式类似的方式在3D NOR-P构造中实现。LUT输出可以具有两个互补的LUT功能和感测放大器电路，类似于参照上述PCT的图23、图24、图25的那些。字线(3902，...)可以延伸通过多个逻辑功能，例如本文中图30中所示，然后在边缘处，构成本文参照图18或图6D所示的阶梯访问的一部分。阶梯访问可用于编程阶段。
3D NOR-P中的连接结构也可以是上述PCT中关于图24所示的用于感测的差分信令，在图19中用于除了使用SD线之外还用于Z方向连接，在图32A-32B以及图38A-38I中用于Y方向连接，而字线不用于X方向连接的功能栅极。该可编程连接可以被适配为本领域技术人员从上述PCT中对于3D NOR至3D NOR-P提出的结构和相关过程。
类似地，上述PCT中呈现的其他方面可以适应于3D NOR-P结构，例如在上述PCT中关于图27A-27E呈现的垂直柱的分割。此外，上述PCT中关于图34A-35D和图39A-39B呈现了***级集成。继而，3D构造最终可以在X、Y和Z方向上任意分割成较小的3D子构造。
将3D存储器用于可编程结构以及上述PCT(PCT/US2016/052726)中呈现的其他概念也可以应用于本文中称为3D NOR-C4的单晶替代方案，如关于图22E-22G所示的。
参照图31A-31G呈现了用于3D NOR-P的替代处理选项。使用的该处理选项类似于用于3D NAND的处理，通常称为“冲孔和填塞工艺”。图31A-31G被布置为一系列图形，每个图形具有三个图示，在顶部是沿着X-Y 4002方向的俯视图4012，在中间是沟道区域的中间的X-Y 4001截面图4011，以及在底部是沟道的中间处的X-Z 4000侧视截面图4010。
图31A在顶部示出了指定的沟道区域4020和指定的S/D区域4022。中间的截面图示出了在沟道区域的中间处的沿X-Y 4001方向的相同柱，并且在底部是沟道的中心区域和S/D柱的截面图4010。X-Z截面图示出了在诸如氧化硅的隔离层4024之间具有两层多晶硅4026的指定字线的多层结构。这里，术语“冲孔”表示在多层的堆叠上形成通孔的深刻蚀工艺，而“填塞”表示基本上填充冲孔或部分地沉积在冲孔的内侧壁上的沉积工艺。图31A示出了在用于沟道和S/D的孔一直刻蚀穿过多层衬底之后的区域。
图31B示出了在选择性各向同性刻蚀通过孔以刻蚀多晶硅区域从而形成类似于图29E的3832的凹陷4030之后的结构。沟道孔4020和S/D孔4022之间的距离4021被设定，因此在该凹陷步骤中，沿x方向的孔之间的多晶硅被完全刻蚀出孔之间的间隙4031之外。然而，孔间距沿y方向相对较大，因此在沿x方向完全去除孔之后仍保留多晶硅，这反过来支撑该结构。然后沉积(ALD)O/N/O堆叠4032，如图31C所示。然后共形地沉积诸如硼掺杂或未掺杂多晶硅4042的沟道材料，如图31D所示。然后，可以将沟道材料从孔侧壁4044刻蚀掉，形成环状沟道4048，如之前3838所讨论的。然后，通过光刻使用在美国专利申请2012/0161255中提出的方法密封4052指定的沟道孔，该专利申请通过引用结合于此，如图31F中所示。然后，可以将S/D沉积4054到指定的S/D-“填塞”过程，如图31G所示。然后可以去除密封4052，并且包括诸如背栅氧化物和/或金属栅极在内的反向偏置或体线可以沉积到沟道孔中。这种选择性密封工艺通常用于原位密封工艺，以通过使用非常低的阶梯覆盖沉积工艺或非常非共形的沉积工艺在MEMS技术中产生真空腔，从而产生空隙。为了通过密封材料的一些残留侧壁沉积来保护多层结构，可以在多层结构的正上方结合虚设掩模图案。在这种方法中，首先要密封的孔的直径明显小于首先要填塞的孔。许多变化可以应用于这种“冲孔和填塞工艺”3DNOR-P形成过程，包括沟道孔与S/D孔的不同尺寸，填充沟道柱的各种替代方案，例如本文先前讨论的那些和用于S/D柱的那些，以及进一步减少字线和S/D柱之间的电容耦合的附加步骤。高密度穿孔“谷”形成技术可以适于结合本文中关于图11B中呈现的狭缝刻蚀谷形成的变化，包括在O/N/O沉积之前硅化字线，以及各种凹陷概念。
图34A-34C中所示的单孔冲孔概念也可以适用于3D NAND。因此，所有的孔都可以具有O/N/O沉积，然后是形成3D NAND的垂直沟道柱的多晶硅沉积。可以形成垂直沟道底部的选择晶体管，就像使用3D NAND完成一样，或者通过利用本文提出的层转移技术并减少对源极选择的狭缝入口的需要来完成。这种替代方案的另一个优点是通过具有两个刻面而不是3D NAND的一个环绕栅极来使单元的存储容量加倍。
可以参照图31H-31J呈现另外的替代方案。该替代方案与参照图31A-31C所呈现的方式具有相似的步骤。
图31H示出了在共形沉积指定的沟道材料(例如轻掺杂或未掺杂的多晶硅4060、4061、4064)之后图31C的结构。
图31I示出了在沟道材料的各向异性刻蚀之后的结构，仅留下由图31B中所示的凹陷刻蚀产生的凹槽，并且所述凹槽部分地由O/N/O填充，如图31C所示。沟道区域此时是冲孔之间的填充多晶硅4062、4065。
图31I示出了在填塞S/D柱4071、4072之后的结构。S/D可以是如先前呈现的n+多晶硅、金属、具有氧化物势垒的金属(MIS)等。这种流程可以支持关于3D NOR-P呈现的各种存储器单元选项，例如SB、DSSB等。
许多3D存储器的另外方面(包括在此呈现的深度刻蚀和沉积工艺)可能导致最低层和顶层之间的存储器单元变化。存储器控制器可以进行训练以补偿这些变化中的一些，尤其是那些结构上的的变化以及可以基于存储器层高度进行补偿的变化。
另外的替代方案是对用于图22E-22F所示的流程的S/D使用圆孔。这可以是3DNOR-C4的变型。这可以对第一栅极和第二栅极有效或只对第一栅极有效。类似的流程可以利用多晶硅沟道产生的多层氧化物-多晶硅。
图32A-32F是具有栅极替换过程的替代双冲孔和填塞工艺的3D X-Y-Z 4100图示。图32A示出了在指定用于S/D柱的第一冲孔之后由氧化物和氮化物叠层组成的多层衬底。该流程包括稍后将字线替换为氮化物层。图32B示出了在用足够的氧化物来内衬孔并用n+掺杂的多晶硅填塞孔以形成S/D柱之后的结构。设计足够的氧化物衬里，例如10nm至20nm，以提供位线(S/D)和字线之间的电容去耦的基本分离。图32C示出了在用于沟道的第二冲孔之后的结构。图32D示出了在用未掺杂(或p掺杂)多晶硅填塞沟道之后的结构。图32E示出了形成狭缝4102之后的结构。这些狭缝可用于用O/N/O和金属栅极代替氮化物。在一些实施例中，沿y方向在每四个、八个或十六个冲孔周期中形成狭缝。可以在O/N/O沉积之前应用本文提出的增强，例如沟道掺杂或硅化。另一种替代方案是使用铁电体作为电荷陷阱的替代物或者作为如本文所讨论的电荷陷阱的补充。图32F示出了栅极替换过程之后的结构。
图33A-33F是具有栅极第一过程的替代双冲孔和填塞工艺的3D X-Y-Z 4200图示。图33A示出了在指定用于沟道柱的第一冲孔之后的多层衬底。该流程不包括字线替换，因此多层衬底可以是氧化物在多晶硅上。然后用O/N/O或铁电体或其组合填充孔，然后用沟道多晶硅填充。图33B示出了在为S/D柱冲孔之后的结构。可以使孔足够靠近沟道但不暴露沟道。图33C示出了在用各向同性刻蚀选择性地凹陷多晶硅之后的结构。朝向沟道的凹陷深度受到O/N/O层的限制，并且凹陷朝向另一个方向更大。图33D示出了用氧化物填充凹陷区域之后的结构。图33E示出了在部分去除填充氧化物直到O/N/O侧壁暴露但未暴露另一侧的多晶硅栅极以防止栅极和S/D之间的短路、然后通过窗口去除O/N/O层以暴露多晶硅沟道之后的结构。图33F示出了在填塞S/D孔之后的结构，该S/D孔可以通过如图33E所示的暴露而与沟道直接接触。这种双冲孔和填塞工艺还允许形成肖特基源极/漏极，可用于提高写入速度和能量效率。然后可以切割一些脊，形成分割字线的狭缝，以减小字线的电容性负载。可替代地，如图33A-33B所示，可以在相邻的S/D柱4266之间冲出并填充另外的沟道。
图34A是字线级处的XY 4001截面图，示出了背对背沟道链和S/D柱4302形成字线带的脊4304的隔离，而不需要额外的光刻和深刻蚀来分离字线。图34B示出了使用用“椭圆形”沟道填充的倾斜单元的3D NOR-P结构的另一替代方案。特别地，图34B示出了沟道以倾斜角度布置，这使得有效沟道长度比源极/漏极间距更长，从而保持高存储密度。较长的有效沟道长度改善了短沟道效应和镜像位应用的存储器窗口。
图34C是俯视图X-Y图示，示出了使用单孔冲孔工艺来构建3D NOR-P构造可能需要的各种元件。区域切割由虚线4330示出，并且图中切口4332用于指示该结构可以在X方向上包括更多的存储器单元。该结构类似于图16A的结构。可以如下识别分类：未穿孔的多层结构4310形成多晶硅中的字线(栅极)4312；(字线)脊选择晶体管；用作每层编程的一部分的多晶硅层内晶体管4314(如图18所示的2732或RSI-9)；沟道柱4316；S/D柱4318；字线内晶体管的控制栅极4320；用于接地的垂直柱4322或对于所有层的其他编程信号(图47的5600)；用于脊选择晶体管4314的可编程栅极4324；隔离柱4326；用于每层接触(L1-L4、2712-2718或5612-5618)的接触柱4328；可选的馈通柱4339，其可用于将信号从结构的上侧传递到底侧。这些孔的加工可以针对功能完成，而其他孔是密封的(4052)或通过本文提出的其他替代技术完成。
另外的实施例是利用诸如3D NOR-P结构中的垂直S/D柱的存储器结构，但是它也利用单晶沟道。因此，我们在此将这些结构称为3D NOR-C。这些结构的起始衬底是单晶材料的多层，例如重复的硅和硅锗，它们可以通过外延处理形成，例如PCT/US2016/052726中参照其图3A所示的。
图35A-35H是示例性3D NOR-C结构的3D X-Y-Z方向4400图示。图35A示出了外延形成的基础衬底，例如如前一段中所述。图35B示出了在深刻蚀处理之后的图35A的结构，从而形成脊4412和谷4414。图35C示出了在选择性各向同性刻蚀、刻蚀SiGe层和填充氧化物之后的图35B的结构；这种过程通常被称为层替换。未刻蚀的单晶硅带在层替换过程中由周期性侧柱(图35C中未示出)支撑并由此悬置。可以清除脊的侧壁上的多余的再填充氧化物，从而暴露多层中的单晶Si层的侧壁。图35D示出了在凹陷硅层留下氧化硅带悬置4416之后的结构。硅凹陷在其两侧形成，但硅留在脊的中心。为O/N/O和多晶硅字线保留硅凹陷空间。剩下的硅然后变成水平沟道。图35E示出了在水平槽中基本共形沉积O/N/O层或铁电层和栅极材料之后的图35D的结构。图35F示出了在再次清理脊的侧壁之后的图35E的结构。图35G示出了在用隔离材料4420填充谷和在脊中心4422中冲孔以用于将来的S/D柱之后的图35F的结构。图35H示出了在用S/D材料(例如，n+掺杂的多晶硅或金属或费米能级去钉超薄氧化物和金属的叠层，类似于先前在此呈现的(MIS))填充孔4422之后的图35G的结构。因此，可以制造具有垂直柱的3D NOR-C结构，其类似于本文所述的3D NOR-P结构，但具有单晶沟道。另一种替代方案是在沟道中心有一个额外的孔，用p型多晶硅填充该孔，为沟道提供“体”控制。
在本文的3D NOR-P或3D NOR-C、3D NOR-C4结构中的一些中，脊之间的谷可用于使用O/N/O或铁电材料或电阻开关电介质形成存储位点。例如在图35F-35G中，谷4421后来被氧化物4423填充。这些谷可以通过沉积电荷存储层以及然后形成沟道和S/D柱(类似于已经在这里参照图11D-12D提出的那些)而制成额外的存储位点。在这种情况下，稍后形成的装置组将具有带多晶硅沟道的NOR-P结构。因此，共享字线的单晶沟道NOR-C和多晶沟道NOR-P共存。
图36A-36K是替代性3D NOR-C结构的3D X-Y-Z方向4500的图示。图36A示出了由轻硼掺杂或未掺杂的单晶硅薄层4502和它们之间的相对较厚的牺牲层诸如SiGe 4504构成的外延基础多层衬底。图36B示出了深刻蚀之后的图36A的结构，从而形成脊4512和谷4514。图36C示出了在选择性刻蚀SiGe层之后的图36B的结构，留下骨架4505以继续保持住结构(类似于图35D)。图36D示出了在存储层(例如，O/N/O 4522、栅极层4524和氧化物填料4526)的基本共形沉积(ALD)之后的结构，沉积工艺可以包括侧壁清理刻蚀以保持谷开放，用于下面的沉积步骤。图36E示出了在新谷4530的基本定向刻蚀、去除SiGe骨架4505和侧壁4528之后的图36D的结构。结果，原始的一个脊被分成两个脊。图36F示出了在选择性栅极材料刻蚀以从谷4530凹陷栅极并且用去耦氧化物填充以将栅极与随后的S/D柱分离之后的图36E的结构。图36G示出了在用隔离材料4532基本上填充新的谷4530和冲出用于S/D柱的孔4534之后的图36F的结构。S/D孔4534应该暴露硅层的侧壁，并且该工艺可以包括选择性硅刻蚀以使硅凹陷，从而允许S/D更好地接触由硅层形成的沟道。可替代地，在没有选择性硅凹陷刻蚀的情况下，通过控制诸如退火的热处理，可以使来自后续S/D柱的高掺杂n+掺杂剂沿y方向从硅沟道的侧壁扩散和渗透。图36H示出了在基本上填充S/D柱4536之后的图36G的结构。S/D可以是n+掺杂的多晶硅、金属或具有如前所述的薄氧化物势垒层的金属。图36I提供了具有硅带4540的所得结构的截面图，硅带4540具有顶表面作为顶部沟道刻面，其中顶部存储O/N/O和顶部栅极用作顶部字线WLt，并且硅带4540具有底部沟道刻面，其中底部O/N/O和栅极是底部字线WLb。在栅极和S/D柱之间存在去耦氧化物4542。图36J示出了具有四个S/D柱以支持四个或甚至八个沟道电流方向的重复存储器单元，如图36K所示。该结构允许在由一个栅极和四个S/D的组合驱动的一个沟道刻面上的多个存储位点。使用诸如镜像位之类的技术，存储器单元可以支持每个刻面上的12个比特位点，用于每个沟道的24个位置，每个存储位点具有潜在的多级。因此，选择图36K的四个S/D柱中的两个和一个字线(例如WLt)将选择诸如4546的电流路径以选择S/Dee和S/Deo。
图36K示出了3D NOR-C的重复元件的X-Y 4550截面图，其可用于参考存储器控制线。字线4552沿X方向定向，并且可以通过适当的每层阶梯来选择，并且可以具有形成在奇数组和偶数组中的或者分成奇数组和偶数组的每个脊选择晶体管，如参照例如图15A-图18关于3D NOR-P所讨论的那样。全局位线可以沿着Y方向定向，并且可以被布置为与每个存储器单元相关联的每四个柱具有四个独立选择的位线，如图36K所示。这些位线可以将奇数S/D柱和偶数S/D柱连接在一起，形成四个S/D柱组：如奇-奇、奇-偶、偶-奇、偶-偶。选择两个相邻的位线和一个字线将限定用于读或写的特定存储位点。
可以基于制造线的能力、3D NOR-C构造中的层数以及由存储器工程师设计的类似考虑因素来设置这种结构的尺寸。这可以使沟道(在Y方向上)的宽度大于20nm或约30nm，或40nm至60nm，或甚至更大。硅层4502的厚度可以大于10nm或约20nm或甚至更高。SiGe层4504的厚度可以大于40nm或50-60nm或甚至80-100nm。用于S/D柱4534的孔可以大于20nm或30-40nm或甚至大于50nm。这些孔4532之间的距离可以大于10nm或30-40nm或甚至大于50nm。
图37A-37I示出了形成3D NOR-C的类似结构(如图36H所示)的替代工艺，该替代工艺需要通过3D多层结构的较少深度垂直刻蚀步骤，这可有助于减少处理成本。图37A-37I构造成每个图包括三个视图，在顶部是XY 4600俯视图，在中间是沿着第一指定刻蚀孔4620的ZY 4621截面图，并且在底部是沿着第二指定刻蚀孔4640的ZY 4641截面图。绘制成尺寸比第一指定刻蚀孔小的第二刻蚀孔用于形成暂时性地指定的保持柱4642，并且被指定用于最终的S/D柱4656。这些截面图是重复的存储器结构的小区域，存储器结构可以多次平铺，形成3D NOR-C存储器芯片结构。图37A示出了具有指定沟道层4622的衬底，沟道层4622可以是单晶硅层和牺牲层4624，如果需要，牺牲层4624可以是通过外延生长形成的单晶SiGe。图37B示出了在通过指定沟道层4622和牺牲层4624的深度各向异性垂直刻蚀之后的结构。第一刻蚀孔4620和第二刻蚀孔4640可以具有不同的直径，并且可以在相同的光刻和相同的深垂直刻蚀工艺中一起处理。图37C示出了在形成第一密封4601以密封“第一刻蚀孔”之后的结构。这种密封可以使用类似于本文中关于图31F所讨论的工艺的工艺。在密封步骤之后，可以使用氧化物4602的共形沉积形成支撑结构，用于通过未密封的第二孔来保持柱4642。图37D示出了在第一刻蚀孔上移除第一密封4601并形成第二密封4611(其密封指定用于S/D柱的第二刻蚀孔)之后的结构。而且，通过“第一刻蚀孔”刻蚀掉牺牲SiGe层。图37E示出了在通过围绕具有O/N/O 4626的沟道带的第一刻蚀孔4606共形(ALD)沉积存储层(例如O/N/O)之后的结构，共形沉积将导致存储层也沉积在保持柱4646上。图37F示出了在围绕具有栅极材料4628的O/N/O覆盖的沟道带随后共形(ALD)沉积栅极材料4608之后的结构；共形沉积将导致栅极层也沉积在保持柱4648上。在通过“第一刻蚀孔”的这些沉积序列期间，可以使用刻蚀步骤来清理“第一刻蚀孔”的侧壁以保持“第一刻蚀孔”打开。图37G示出了在首先从栅极材料刻蚀和清理侧壁之后的结构，然后可以填充氧化物4609，其也可以填充栅极材料4629之间的空间。图37H示出了在从“第二孔”去除第二密封4611并再次密封“第一刻蚀”4612之后的结构。然后通过第二孔，可以执行一系列各向同性刻蚀，从而去除氧化物保持柱，然后通过短选择性刻蚀去除入口存储材料和先前沉积在保持柱上的栅极材料。
图371示出了在首先用氧化物隔离材料4655填充、然后进行各向异性刻蚀和侧壁清洁(其可以包括硅沟道凹陷)、然后在第二孔中进行S/D填充4656之后的结构。S/D可以是n+多晶硅或金属或具有薄隔离的金属。形成S/D的步骤可以包括首先使暴露的栅极凹陷并用氧化物密封的步骤。可以设计这种凹陷以减小S/D和栅极的电容性负载。可以在两组孔(4620、4640)上形成附加的S/D，以增加存储密度。
可以移除“第一刻蚀孔”密封4611，可以清洁孔并且可以填充诸如第二S/D的附加控制柱，从而为另外的存储位点提供更好的沟道控制。
可以在沟道的中心形成额外的孔以填充控制栅极以减少泄漏。这些孔可以与“刻蚀孔”和“S/D孔”一起形成，并且尺寸设计成通过O/N/O沉积而密封，或者可以在另一步骤中形成并且相应地设计以支持增强，例如添加与第一栅极隔离的中心栅极以用作第二控制栅极。
额外的3D NOR-C增强可以旨在减少栅极线4631、4632之间的电容性耦合。这可以通过选择与图37G相关的栅极间填充材料4629来实现，例如，高孔隙率隔离或气隙。另一种选择是在中心沉积额外的遮蔽材料。另外，沟道层可以设计成外延生长为首先未掺杂或轻硼掺杂，然后在中心高掺杂p+，然后未掺杂或轻硼掺杂。这种沟道结构的中心可以用作“体线”。
额外的3D NOR-C增强可以旨在减少栅极线与其受干扰的沟道之间的电容性耦合。一个这样的选择可以是沟道条断开的周期性步骤。这可以通过附加的光刻步骤来实现，从而通过一些“第一刻蚀孔”打开垂直入口，然后对沟道材料进行选择性各向同性刻蚀，从而产生沟道带的分段。
这种3D NOR-C可以结合本文中关于3D NOR-P结构呈现的许多替代方案和技术，包括肖特基势垒和铁电体的组合。同样，控制电路如阶梯和每层访问如前面参照图15A-图18所示。
另一替代方案是使用多晶硅沟道形成具有类似于3D NOR-C的架构的存储器。
另一种替代方案是形成每沟道层连接或体分接，并使用这种每沟道连接作为存储位点解码/选择的一部分。可替代地，每沟道体分接可用于主动写入或擦除存储位点。代替通过阶梯结构使用物理接触，“每沟道”接触可以通过晶体管栅极完成。然后，对脊中的多个沟道共享单个垂直信号馈送线。在这种3D NOR-C结构中，通过使用沟道访问来抑制一个沟道并且同时访问另一个沟道，存在在两层沟道之间使用单条栅极线的选择。在这种情况下，可以跳过关于图37G-37H所呈现的步骤，并且可以减小牺牲层的厚度。这种替代方案进一步描述如下。
图38A示出了3D NOR-C单元的一部分的栅极级4716处的X-Y 4700截面图(图36A-36K或图37A-37I)。图38A示出了Y定向的每层连接4702、4708。图38A的结构类似于参照图15A-15C所示的结构。图38A还示出了在两端4704、4706上的脊选择。在该实施例中，脊选择的一侧专用于奇数脊，而脊选择的另一侧专用于偶数脊。这种从一端到另一端的脊选择交错使得脊的端部处的脊选择脊区域之间的间隔更宽。然后，加宽的间隔提供了用于放置两个单独的z方向选择晶体管栅极的工艺窗口。在另一个实施例中，脊选择部分不是交错的，而是一个z方向选择晶体管栅极可以控制两个相邻侧的刻面。脊选择晶体管可以由每沟道选择栅极4718控制。该图表示填充的S/D柱4712和第一刻蚀孔的氧化物填充4714。存储器单元在Y方向和X方向上的长度可以设计成支持所需的产品规格，并且可以是几微米、几十微米或甚至几百微米。间隙4705示出了在X方向上的设计长度下的重复结构。图38A还示出了周期性区域4720，在该区域可以执行沟道断开以减小沟道到栅极的电容性负载效应。图38B示出了在4720区域的沟道级处的X-Y截面图。沟道切口4724可以通过使用专用光刻和其他第一刻蚀孔的密封来完成。在完成替换SiGe的工艺之后，可以使用选择性各向同性硅刻蚀来断开这些指定位置4724处的沟道。如果填充的栅极是多晶硅，则可以使用先前的凹陷和氧化物保护步骤来避免刻蚀栅极线。考虑到希望形成每沟道级垂直连接，包括一些垂直Y方向桥4722可能是有用的。这可以实现所需量的沟道垂直柱连接而不会与相同的栅极线具有太大的沟道重叠。每层连接的垂直柱的数量与用于3D NOR-C结构的层数相兼容，该层数可以低于10，或超过20或超过40或甚至超过80。Y方向沟道桥4722可以是通过避开这些位置中的第一刻蚀孔来实现的。
对于垂直每沟道连接，可以使用如前所述的诸如反熔丝的编程。这些每沟道可编程连接可以利用先前形成的每层栅极连接。该结构可以通过在未使用的“第一刻蚀孔”4609(图37G)中的沟道区域和垂直电极之间沉积可编程隔离，通过适当形成RRAM结构来分配这些选定的第一刻蚀孔。这些区域中的沟道可以凹陷以填充可编程隔离，可编程隔离可以是RRAM材料或用于OTP的薄氧化物。为了对柱CP-n和处于电平'n'的沟道之间的连接进行编程，沟道下方和上方的字线WLn和WLn+l可以在正电压(1v)下激活，下方和上方的字线WLn-1和WLn+2可以在较高的负电压(-3v)下去激活。然后可以用编程电压Vp(3v)和另一个S/D激活非常靠近指定柱/电极CP-n的S/D柱，并且指定柱/电极CP-n可以接地以激活RRAM或OTP，形成柱/电极CP-n与处于电平'n'的沟道之间的连接。这些可以针对所有沟道层和分段逐个执行。
使用每沟道“体”连接，可以设置单个栅极WLn以控制沟道'n-1'，而CP-n可以用于禁用沟道'n'。
其他形式的每层访问包括使用3D存储器中已知的物理阶梯并且如本文所示。图38C是与图36K所示类似的存储区域4732(O/N/O)的X-Y 4700图示。它示出了通过使用附近的柱4742、4738来增加存储容量的可选替代方案，以通过选择和使用一对S/D柱4730、4740以及相关的字线和沟道接触(如果需要)来偏转存储位点位置4734、4736。存储位置偏转已经在本文的许多存储器结构中呈现，包括参照图23A所示。中心柱4738可以与其他被冲孔的孔一起形成，然后可以被密封到处理阶段以便进行处理，或者可以之后再形成。侧柱4742可以利用“第一刻蚀孔”形成，并且还可以是双重功能，也用作对特定沟道电平区域的沟道访问。侧柱4742可以在所选择的S/D 4730、4744紧挨着它的情况下偏转存储位置。
存储位置偏转对于提供大存储表面的相对较大的存储单元可能是有用的。在2D装置中，存储单元尺寸随着缩小而趋于下降。在一些3D装置中，放大可以与相对较大的存储单元尺寸相关联，因此可以有效地使用位置偏转来增加总存储密度。
如参照图27A-27B和这里的许多其他3D NOR-P和3D NOR-C结构所示，当存储器结构包括体访问时的另一替代方案是使用称为沟道启动的二次电子注入(“CHISEL”)的编程方法，其可以降低写电压。例如，源极线可以保持在Vs＝0v，漏极线为Vd＝2-3v，“体”为Vb＝-2v至-3v，用于进行编程。这种编程技术已在以下论文中进行了详述，这些论文是：Mahapatra，Souvik，S.Shukuri和Jeff Bude在IΕΕΕTransactions on ElectronDevices 49.7(2002):1296-1301上发表的“CHISEL flash EEPROM.I.Performance andscaling”；Mahapatra，Souvik，S.Shukuri和Jeff Bude在IΕΕΕTransactions onElectron Devices 49.7(2002):1296-1301上发表的“CHISEL flashEEPROM.I.Performance and scaling”；Driussi，Francesco，David Esseni和Luca Selmi在IEEE Transactions on Device and Materials Reliability 4.3(2004):327-334上发表的“Performance,degradation monitors,and reliability of the CHISEL injectionregime”；Nair，Deleep R.，等人在IΕΕΕTransactions on Electron Devices 52.4(2005):534-540上发表的“Explanation of P/E cycling impact on drain disturb inflash EEPROMs under CHE and CHISEL programming operation”；以及Stefanutti,Walte等人在IEEE Transactions on Electron Devices 53.1(2006):89-96上发表的“Monte Carlo simulation of substrate enhanced electron injection in split-gate memory cells”，所有上述文献通过引用结合于此。CHISEL技术对于基于多晶硅的结构可能不太有效，并且需要足够厚的沟道和本体以支持远离栅极的孔加速度。
另一种替代方案是构造相对小的存储器单元阵列的3D存储器，其中存储器控制电路位于这里所示的这种单元的上方或下方。然后执行每单元刷新和其他技术以扩展存储器的有效性。这些存储器单元可具有几十微米或几百微米的X方向和/或Y方向尺寸。例如，存储器结构的一些问题涉及干扰和其他形式的失去记忆保真度。这些可能会影响内存密度利用率的等级。对于3D存储器***，例如，如PCT/US2017/052359的图11A-11E所示，控制***可以将存储器单元的内容复制到某个高速缓存存储器，擦除该单元并重新写入内容以恢复记忆保真度。可以基于该存储器单元的时间或活动以及温度暴露来执行这些刷新循环。可以在没有有效使用存储器的情况下执行这些刷新操作，因此可以执行自动维护。图39示出了这种刷新操作流程的框图。这种刷新可以通过在存储器单元内增加比特位置和在这种存储位置内的更多数量的电平来扩展存储器的有效性。使沿Y方向的阶梯与脊方向正交地对准减小了与每层访问相关联的面积开销。与存储器的3D集成相结合，在存储器矩阵的上方和/或下方传输和添加的控制电路支持具有由许多微阵列构建的存储器装置，每个微阵列具有其自己的存储器控制电路。这种微阵列或单元可具有几十微米或几百微米的X方向和/或Y方向尺寸。减小存储器控制线的容量和电阻允许存储器装置的更低功率和更高速度。这种存储器架构还使得能够并行访问许多单元以进行刷新，如图39所示。
改善电荷陷阱存储保持特性的另一种技术(类似于浮体单元的“自刷新”)是使用字线脉冲地施加正电压。正电压应小于字线的写入电压。或者可替代地，当可用时，将小于擦除电压的负电压脉冲地施加到背栅或接触的体线。这样可以帮助保存数据或增加数据保留时间。这些技术可以有效地增加基于O/N/O的电荷陷阱的数据保留时间。它可以集成到基于O/N/O的DRAM中，该DRAM可以具有薄的隧穿氧化物，可能小于约1nm。这种技术可以适用于基于铁电的存储器。在铁电存储器中，可以将小于擦除电压的负电压脉冲施加到字线，或者在可用时将小于编程电压的正电压施加到背栅或接触体。
可以应用于本文呈现的许多3D存储器结构的附加技术(尤其是当目标应用可能在写入速度和保留时间之间折中时)是相应地调整电荷陷阱层。如H.Clement Wann和Chenming Hu在发表于IEEE ELECTRON DEVICE LETTERS，16,11，p491,1995的“High-Endurance Ultra-Thin Tunnel Oxide in MONOS Device Structure for DynamicMemory Application”中所说明的，虽然减薄底部氧化物(这里通常称为隧穿氧化物)厚度提高了编程速度，但保留时间明显减少。可以考虑一种替代方法，其中底部氧化物可以用低俘获氮化物代替，例如由氮氧化合物或JVD氮化物代替，所述氮氧化合物由MasayukiTerai，Koji Watanabe和Shinji Fujieda在2007年七月的IΕΕΕTRANSACTIONS ONELECTRON DEVICES,VOL.54,NO.7上的“Effect of Nitrogen Profile and FluorineIncorporation on Negative-Bias Temperature Instability of Ultrathin Plasma-Nitrided SiON MOSFETs”中公开，所述JVD氮化物由Yee Chia Yeo,Qiang Lu,Wen ChinLee,Tsu-Jae King,Chenming Hu,Xiewen Wang,Xin Guo,and T.P.Ma在2000年的IΕΕΕELECTRON DEVICE LETTERS,VOL.21,NO.11,pp.540上的“Direct Tunneling Gate LeakageCurrent in Transistors with Ultrathin Silicon Nitride Gate Dielectric”中公开，这两篇论文在此引入作为参考。对于类似的保留时间，这样的层可以提供对O/N/O形成的更好控制，因为所需的厚度显著更大，与介电常数的比率7/3.9直接相关。利用约1nm的非常薄的氮化物层可以实现这样的优点，与约0.6nm的氧化硅相比，这可以是有生产价值的。另一个优点是更快的FN擦除速度，这是因为价带相对于硅的偏移明显更小。因此，这种方法可以促进擦除操作并将擦除电压限制为与编程电压相比更低或相似的值。如果使用热电子注入机制，由于较小的带偏移，编程速度也可以显著提高。这种方法可以是掺杂np结中的沟道热电子注入(CHEI)或沟道热注入二次电子(CHISEL)，或者可替代地，在肖特基势垒或DSSB晶体管中，在源极旁边产生热电子，其中也发生注入。通过将可以通过LPCVD或ALD方法形成的分接氮化物层减薄至2nm，可以实现编程和擦除速度或电压的进一步改善，其中具有1-2V的潜在重要编程窗口，如在以下文献中提到的：G.Van den bosch,G.S.Kar,P.Blomme,A.Arreghini,A.Cacciato,L.Breuil,A.De Keersgieter,V.Paraschiv,C.Vrancken,B.Douhard,O.Richard,S.Van Aerde,I.Debusschere和J.Van Houdt在IΕΕΕELECTRONDEVICE LETTERS,VOL.32,No.11,p.1501,2011上发表的“Highly Scaled VerticalCylindrical SONOS Cell With Bilayer Polysilicon Channel for 3-D NAND FlashMemory”；Chiu,Yung-Yuen等人在Japanese Journal of Applied Physics54.10(2015):104201上发表的“Characterization of the charge trapping properties in p-channel silicon-oxide-nitride-oxide-silicon memory devices including SiO2/Si3N4interfacial transition layer”；Young,K.K.,Chenming Hu和William G.Oldham在IEEE electron device letters 9.11(1988):616-618上发表的“Charge transport andtrapping characteristics in thin nitride-oxide stacked films”；以及美国专利8,643,124和8,633,537，所有这些文献都通过引用结合于此。可替代地，O/N/O结构的底部氧化物可以用氧氮化物或JVD氮化物代替。可以设计其他形式的这种多层以适应保留时间相对于写入时间的特定设计目标。另外，O/N/O层在许多应用中的沉积可以通过诸如LPCVD的替代沉积工艺来完成，并且栅极替换工艺可以利用称为低氟钨(LFW)ALD工艺的ALD技术。
形成3D NOR-P结构的另一种替代方案是通过多层衬底支持单冲孔-深垂直(Z方向)刻蚀，而不需要专用的孔密封，例如4611、4052，而是使用自动密封。如图11A所示的多晶硅和氧化物的多层的衬底可以用深垂直刻蚀处理，形成在具有X-Y-Z 4900方向的3D图示的图40A中示出的结构。它示出了指定为形成3D NOR-P单元的阵列的孔阵列，其中，将会自动密封的相对较窄的每个沟道指定狭缝4902耦合到指定用于S/D 4904的两个相对较宽以保持未密封的孔。沟道区域可以是盒形的，可以采用诸如圆形或椭圆形沟道的替代形状，只要满足具有两个不同孔尺寸的基本思想即可，其中一组孔将被完全填充而另一组孔仍然是打开的。在图40A中，每个S/D耦合到单个沟道，而在图40C所示的另一个替代方案中，每个S/D(除了一行中的第一个和最后一个)耦合到两个沟道。所示的两个选项在此称为NOR-P。第一个可以被认为更容易控制，干扰风险更小，而第二个(图40C)提供更高的密度。两者都可以支持每个沟道/单元有两个刻面。Y方向上的沟道宽度可以设计得足够宽，以在两个侧壁上以及用于沟道材料的额外空间上填充O/N/O(每种材料和功能选择约10nm至30nm)。对于这种结构，一种选择是将沟道宽度设计得足够小，以便沟道可以填充n++多晶硅，其足够薄(约5-10nm)以由栅极控制，因此是无结晶体管。因此，可以使用n++的单次沉积来同时形成沟道和S/D。图40B示出了填充n++多晶硅之后的结构。图40C示出了S/D柱具有双重功能的替代方案，因为它们耦合到两个沟道，有效地形成脊4914和谷4912，类似于本文中的许多3D NOR-P结构。因此，诸如脊选择之类的许多替代方案可以适用于这种结构。两个“关键思想”在这种结构中是有效的。第一个思想是，沟道材料可以与S/D材料相同，并且通过适当地设计相对尺寸和形状而起到不同的作用。第二个思想是使用一次沉积工艺，通过适当地设计沟道的相对尺寸和形状，将不同量的材料沉积到沟道和S/D中，因此可以完全填充沟道区域，同时保持更多的材料沉积在仍然开放的S/D孔中。第二个思想可以扩展到一旦沟道孔被密封后允许在S/D孔中添加额外的材料。这可以包括在S/D柱5004的中心添加金属，如图41所示。金属可以用于硅化、SB和DSSB以及本文提出的类似变化。另一种选择是使沟道材料为p型，并在S/D柱的中心添加n++，以支持更多替代装置结构选项。沟道沉积可能会留下一些未填充的薄区域。
关于图40A-图41所示的工艺的另一种替代方案是执行各向同性选择性刻蚀以通过冲孔的沟道和S/D孔凹陷多晶硅区域。可以设计凹陷步骤和多晶硅层厚度以包围存储层，也称为O/N/O层和沟道材料(例如，参见3195、3197)。这种槽状凹陷可以支持在各向异性和各向同性刻蚀和侧壁清洁之后，留下垂直分离的O/N/O和沟道材料段。然后可以将S/D材料沉积在S/D孔和沟道孔中，密封沟道孔。这可以形成每层具有隔离沟道区域的单元结构，类似于之前作为圆形或环状沟道所参考的，如图42所示。
使用单孔冲孔可以形成另外的替代结构，而不需要使用第三个“关键思想”的专用孔密封步骤，例如4611、4052。第三个关键思想涉及通过多层结构中的开放式微米(μm)垂直孔的各向同性纳米(nm)级刻蚀与影响密封孔的这种刻蚀的巨大差异。可以应用这种“关键思想”，因此可以首先完全处理沟道，包括形成“体”，如图27B-27C和/或图28H所示。一旦沟道孔被完全填充并相应地密封，那么此时可以通过仍然打开的S/D孔选择性地各向同性地刻蚀任何也沉积到S/D孔中的沟道材料。这个概念如下参照图43A-43F关于先前建议的3DNOR-P架构之一所示，并且可以由存储器技术人员修改至本文的许多其他结构。
图43A是多层衬底区域的X-Y 5200方向的2D俯视图，在该区域执行深垂直刻蚀，用于为S/D柱5206和沟道5208开孔。多晶硅层5202示出为被氧化物层5204覆盖。多晶硅层5202可以是约30nm或40-60nm或60-100nm或更厚，并且氧化物层可以是约10nm或10-30nm或甚至更厚。层数可小于24或32-64或96-200或甚至更高。垂直方向上的深孔可小于约1微米或2-3微米，3-6微米或甚至更厚。沟道孔5208可具有约10nm或10-20nm或20-40nm或更大的直径。S/D孔5206的直径可以是沟道孔直径的大约1.5倍或2倍大，或甚至更高的比率。这些尺寸选项与此处的其他3D NOR-P、3D NOR-C和3D NOR-C4相关。
图43B示出了在穿过孔进行选择性的多晶硅各向同性刻蚀以使多晶硅层5210凹陷以形成槽的步骤之后的结构。可以设计槽尺寸以适应存储层和沟道的添加。存储层可以是例如O/N/O、铁电材料、它们的组合或其他存储材料。该沟道可以是此处先前建议的任何沟道，例如未掺杂、p掺杂、或甚至用于JLT情况的n+掺杂，具有如前所述的适当尺寸。
图43C示出了存储层(标称为O/N/O)5214和沟道材料5216的沉积(通常为ALD)之后的结构。如图所示，这些步骤影响沟道孔和S/D孔两者。在沉积之后，通常可以通过刻蚀工艺清洁孔的侧壁。注意，穿过孔的中心看到的水平线是在相邻的S/D和沟道孔之间的凹陷工艺之后形成的间隙，其没有被O/N/O和沟道层形成填充。
图43D示出了在沉积沟道芯“体线”之后的结构，其可以包括氧化物5232、金属5234芯和密封氧化物5236。该步骤可以被设计成密封沟道孔并且可能导致不太期望的材料沉积在S/D孔中。
图43E示出了在从S/D的仍然打开的孔中各向同性刻蚀5242掉不太期望的材料之后的结构，这样对现在密封的沟道孔的影响最小。如前所述，深垂直孔可能超过1微米深，并且从这些孔中刻蚀这些孔侧壁上额外沉积的不太期望的材料(1-20nm厚)对结构的其他部分(例如现在密封的沟道孔)的影响最小。
图43F示出了在沉积所需的S/D柱5244(n++、硅化物、DSSB、SB，......)之后的结构。
另一替代方案是使用类似的流程为3D NOR-P添加第二栅极(图43A-43F)。对于该替代方案，多层构造可以包括“三重氧化物”层，例如氧化物-牺牲层(氮化物)-氧化物，而不是简单的氧化物层。“三重氧化物”的标称厚度可以各自为10nm-20nm-10nm。然后，在完成与图43C相关的步骤之后，并且在开始与图43D相关的步骤之前，可以用栅极材料(多晶硅或金属，例如钨)代替牺牲层，从而在图43C的每个栅极层中形成第二栅极，此时称为第一栅极。替换步骤可以包括通过孔5206、5208对牺牲层的各向同性选择性刻蚀。这之后可以通过侧壁清洁步骤在所形成的槽中共形(例如ALD)沉积栅极材料。然后可以通过孔将新形成的第二栅极层形成小的凹陷，用氧化物填充凹陷区域以避免与未来的沟道体和S/D柱短路。正确使用第一和第二栅极的特定层可以增加存储器结构的存储容量，从而利用环状沟道上方和下方的O/N/O层。图44A是图43C中5213所示的区域的沿Y-Z方向5300的侧视截面图。它示出了在两个多晶硅栅极层5304、5314之间的“三重氧化物”层：氧化硅5307、牺牲层5308和氧化硅5309。现在称为第二栅极的替换层可以用作相应的、上部区域的O/N/O 5307和沟道5306以及下部区域的O/N/O 5311和沟道5312的栅极。图44B示出了在用第二栅极5310的栅极材料替换牺牲层5309之后的结构。它还示出了第二栅极的凹陷，以及添加的氧化物5318用于将其与将来的S/D和沟道“体”(如果使用的话)隔离。优选使用不在存储层(O/N/O)中使用的牺牲层材料以简化选择性刻蚀。如果需要，可以使用其他工艺来保护存储层。
与图44A-44B相关的概念的替代方案是使“三重电介质”：牺牲层-氧化硅-牺牲层。因此，5307、5309都是牺牲层，使得能够用栅极材料选择性地替换两者。在这种结构中，替换步骤不会形成第二栅极，而是可以通过在三个O/N/O刻面(图中未示出)周围允许硅化和/或栅极来加强第一栅极。这也可以用于由n++(JLT选项)制成的沟道。它可以通过保持沟道在垂直方向上较薄(低于10nm或甚至低于6nm)并且水平方向上较宽来实现良好的静电控制以获得更低的电阻。
另一种替代方案是使用“五重电介质”而不是“三重电介质”，即：氧化物-牺牲层-氧化物-牺牲层-氧化物。在这种结构中，类似的工艺(图44A-44B)将形成两个第二栅极，即下部栅极和上部栅极，因此所选择的沟道可以由三个专用栅极控制，减少对相邻单元的干扰并简化控制功能。
另外的选择是从图43E所示的流程中的步骤开始，执行参照图44A-44B所示的用第二栅极替换牺牲层的层替换。可能需要一些额外的清洁刻蚀以通过开放的S/D孔5242暴露介电层。该选择的优点是介电材料不需要选择性地抵靠存储层的内部，例如O/N/O内的氮化物，它将在密封的沟道孔5240中受到保护。另外，填充的沟道孔可以用作支柱，以在层替换过程中支撑第一栅极字线。一旦完成层替换，便可以使用各向同性刻蚀步骤来使新的栅极材料与尚未沉积的S/D柱隔开。一旦结构发生凹陷，就可以填充氧化物，然后从侧壁移除氧化物，使得孔准备好用于S/D柱沉积，如参照图43F所示。
关于图44A-44B所示的结构形成的另一种流程替代方案在下面参照图44C-44F给出。起始多层衬底可以使用单个电介质，例如氮化硅。图44C示出了清洁S/D孔之后和图44A的多晶硅凹陷以及O/N/O和沟道形成之前的结构。图44C示出了多晶硅层5340、其间的氮化物层5344、以及另外的保护层5342，保护层5342可以通过氮化物层5344的小凹陷、保护层5342的沉积和侧壁清理从S/D和沟道孔形成。保护层应具有相对于多晶硅层、存储层O/N/O和沟道层的刻蚀选择性。图44D示出了在形成存储层5350和沟道层5352之后的结构。现在使用保护层5342，存储层(O/N/O)可以凹陷，然后由氧化物5356保护。然后去除保护层5342，接着是氮化物层5344的选择性各向同性刻蚀，留下用于第二栅极形成的空间5354，如图44E所示。可以小心地形成诸如关于图37C所示的柱4642的保持柱。然后可以在清除空间5354中形成第二栅极。图44F示出了通过氧化物层5352、5356的第一共形沉积、然后是第二栅极材料5353、5354(其可以是金属的，例如钨)的共形沉积来形成下部的第二栅极5353和上部的第二栅极5354。然后可以密封对第二栅极5356隔离的间隙。可以最后执行侧壁清洁，并且如果需要，在共形沉积期间执行以保持孔打开。
另外的选择是从与图43E所示的流程相似的流程中的步骤开始，执行参照图44C-44F所示的用第二栅极替换牺牲层的层替换。可能需要一些额外的清洁刻蚀以通过开放的S/D孔5242暴露介电层。该选择的优点在于，通过形成5342和5356来保护O/N/O内的氮化物的步骤可以省略，这是因为O/N/O的氮化物现在由氧化物或密封的沟道孔5240保护。另外，填充的沟道孔可以用作支柱，以在层替换过程中支撑第一栅极字线。这些替代方案的一个重要变化是沟道孔芯保持打开，而密封可以通过顶部密封例如参照图31F所示的4052来提供。一旦完成层替换，便可以去除沟道孔密封，并且通过沟道孔的开放芯，使用选择性各向同性刻蚀，可以首先刻蚀第二栅极材料的不期望的沉积物以隔离底部第二栅极5353和上部第二栅极5354。该步骤类似于这里关于图37H所示的步骤。这些第二栅极刻蚀也可用于使新的栅极材料与尚未沉积的S/D柱隔开。该第二栅极刻蚀的凹槽可以用氧化物填充，然后与侧壁隔开，使得孔准备好完成沟道和S/D柱形成，类似于参照图43D-43F所示的过程。
在一些存储器结构中，可能希望放弃否则将由第一栅极启用的多余存储位点，以减少由于第一栅极和第二栅极之间的软或硬击穿引起的泄漏风险。对于这种结构，可以在多层衬底中***虚设介电层而不是第一栅极多晶硅层5340、5346，并对制造流程进行相应的改变。
另外的替代方案是在多层衬底中对多晶硅层使用相对较薄的层。图44G示出了关于图44A的这种替代方案。多晶硅层5362、5364相对较薄，例如，小于约30nm或小于约20nm的厚度。图44H示出了在相应的多晶硅选择性凹陷刻蚀5363、5365之后的结构。在选择性多晶硅凹陷刻蚀之后，可以使用选择性各向同性氧化物刻蚀来消耗凹陷以准备O/N/O沉积。图441示出了O/N/O沉积5366、5368和沟道沉积之后的结构。这种凹陷延伸技术可以允许减小总存储器高度或允许在(Z方向上)相邻的重叠栅极线之间更大的垂直空间。
图44J示出了另外的替代方案，其中第一栅极上方和下方的电介质被凹陷而没有延伸超过O/N/O，留下空间5372、5374以形成从第一栅极移位的第二栅极，从而减少泄漏的风险。图44K示出了形成第二栅极-下部第二栅极5384和上部第二栅极5376之后的结构。
可以使用仅两种材料的多层衬底用于互换层来构造与图44A相关的3D NOR-P结构。然后使用如图44E和图44F所示的层替换处理来形成类似于图44F和图44J所示结构的第二栅极。
在本文的许多结构中，示出了S/D孔大于沟道孔。在一些替代方案中，可以优选地反过来使S/D孔更小并相应地调整工艺流程和装置布局。
另一替代方案是使用类似于参照图43A-43E所示的流程，但是与图43C相比具有相对小得多的多晶硅凹陷，并且仍然执行每级沟道隔离，例如与图43D相关的环状沟道。为此，遵循与图43E相关的步骤，可以执行通过S/D孔的各向同性选择性刻蚀以刻蚀多层的介电区域，然后刻蚀相关的O/N/O区域，最后刻蚀相应的沟道柱区域，刻蚀和隔离单元级之间的沟道，有效地形成环状沟道。一旦完成，便可以用隔离材料填充入口槽；然后可以清洁S/D侧壁，然后完成如本文关于图43F所示的S/D柱。该流程可以包括在第一多晶硅凹陷之后的介电层的各向同性刻蚀，如本文参照图44H-44I所示。这些工艺的许多其他混合和匹配可以由半导体3D存储器领域的技术人员设计，以根据期望的应用更好地调整存储器结构。
可以设计的另一方面涉及为这些新的第二栅极-第二字线形成脊选择。对于第二栅极材料是金属的情况，可以在层替换之前形成脊选择，并保护其免于金属替换。
关于图44A-44K呈现的每沟道构型的三个栅极可以通过使用相邻的栅极操纵有效刻面上的存储来扩展存储位点，类似于前面例如参照图23A-23B呈现的技术。如果体构造包括中心栅极(而不是体线)，则它也可以用于辅助这种。对于这种用途，可能希望将Y方向上的沟道宽度设计为大于约10nm，或约20nm，或约40nm或甚至更大。这样的技术可以允许每个第二栅极的4个或更多个存储位点，每个单元具有20个或更多个存储位点，并且每个位点可以支持多级，因此每个单元有40个或更多个位。
在本文的许多3D NOR-P结构中，沟道可以形成为多壁管(或弧形)，其间具有氧化物；每个管可以制成厚度约为10nm。如前所述，氧化物势垒可以帮助保持低Vt变化和更高的迁移率。
参照图45A-45G(X-Y 5400俯视图)给出了混合这里的一些技术的3D NOR-P结构的另外的替代方案。该替代方案说明了在形成沟道之后通过S/D孔执行的栅极替换。对于该流程，起始衬底是氧化物上的多晶硅的多层。图45A在X-Y方向5400上的俯视图中示出了一个指定的沟道冲孔5408和两个指定的S/D冲孔5406，其中多晶硅层5402覆盖(半透明的)氧化物层5404。可以一起进行孔垂直各向异性刻蚀，使其稍微间隔开5407。应该注意的是，冲孔步骤可以包括完成3D NOR-P结构所需的许多或所有其他孔。图45B示出了在完全处理形成O/N/O的沟道孔5412、沟道和体线时(使用类似于参照图31F的4052的技术)密封S/D孔5410之后的结构。作为密封5410的替代方案，可以使用具有清洁工艺的较大S/D孔。图45C示出了在去除密封5410并用金属栅极5420(例如钨)替换多晶硅或诸如氮化物之类的任何其他牺牲层或通过开放的S/D孔5406硅化多晶硅带之后的结构。沟道柱可以用作在栅极替换过程中保持氧化物层的支柱。然后，栅极层可以选择性地通过S/D孔5414凹陷。图45D示出了在用隔离材料5422填充凹槽之后的结构。隔离材料5422可以是这样的：它支持氧化物、优选是氮化物的接下来的选择性刻蚀。然后清洁孔侧壁。此时，如果需要，可以采取可选的步骤来通过S/D孔刻蚀沟道区域的氧化物层入口以在单元区域之间刻蚀它，形成环状沟道，并用氧化物填充该区域。图45E示出了栅极隔离5422选择性地凹陷以将沟道O/N/O 5424暴露于S/D孔之后的结构。图45F示出了在通过S/D孔选择性地刻蚀暴露的O/N/O以形成沟道5426的入口之后的结构。此时，如果需要，可以执行沟道的暴露区域的n+掺杂，诸如先前讨论的技术可以用于这种n+沟道边缘掺杂。图45G示出了填充S/D柱5450之后的结构。这些可以使用如本文所示的金属或MIS来支持SB或DSSB或3D NOR-P存储器结构。
多晶硅用于薄膜晶体管(“TFT”)在行业内的许多应用中是常见的。已经开发了通过重结晶来改善这种晶体管沟道迁移率的技术，并将其用于许多这些应用，包括3D NAND和类似的存储器结构。然而，在大多数3D存储器应用中，这受到所允许的热预算和使用的相对大的沟道结构的限制。对于3D NOR-P结构，可以利用层转移来克服热预算挑战：首先处理内置于多层结构中的沟道而无需***电路或者甚至选择晶体管。一旦完成，便可以在上方或下方传输选择晶体管和存储器控制电路以构造3D存储器装置。这种重结晶的另一个优点是使用环状沟道和金属S/D的3D NOR-P应用的替代方案。这些技术中的一些在以下论文中提出：Lee,Sangsoo等人在APL Materials 2.7(2014):076106上发表的“Advanced Si solidphase crystallization for vertical channel in vertical NANDs”；Kar,G.S.等人在Memory Workshop(IMW),2011 3rd IEEE International.IEEE,2011上发表的“Novel bi-layer polysilicon channel vertical Flash cell for ultrahigh density 3D SO/N/OS NAND technology”；Lisoni,J.G.等人在VLSI Technology(VLSI-Technology):Digestof Technical Papers,2014Symposium on.IEEE,2014上发表的“Laser Thermal Annealof polysilicon channel to boost 3D memory performance”；Capogreco,Elena等人在Memory Workshop(IMW),2015IEEE International.IEEE,2015上发表的“Integration andelectrical evaluation of epitaxially grown Si and SiGe channels for verticalNAND Memory applications”；Pihan,E.,A.Slaoui和Claire Maurice在Journal ofcrystal growth305.1(2007):88-98上发表的“Growth kinetics and crystallographicproperties of polysilicon thin films formed by aluminum-inducedcrystallization”；Murley,Darren等人在IEEE Transactions on Electron Devices48.6(2001):1145-1151上发表的“An investigation of laser annealed and metal-induced crystallized polycrystalline silicon thin-film transistors”；Chen,T等人在Proceedings of SPIE,2011vol.7956(2011)上发表的“Single-grain Si TFTs forhigh-speed flexible electronics”；以及Lien,Mai Thi Kieu和Susumu Horita在Japanese Journal of Applied Physics 54.3S(2015):03CA01上发表的“Improvingcrystalline quality of polycrystalline silicon thin films crystallized onyttria-stabilized zirconia crystallization-induction layers by the two-stepirradiation method of pulsed laser annealing”；所有上述论文的内容均引入本文作为参考。
图46的沿着沟道区域的Y-Z 5500垂直截面图可用于说明可用于这种重结晶的结构。它示出了具有可切割衬底5512和具有柱孔5502的经处理的多层衬底5510的阵列的一小部分。这些孔5502可用于形成凹陷，沉积O/N/O和沟道5504。沟道沉积可以包括侧壁5506，侧壁5506可用于沟道的重结晶，然后被移除。在一些公开的技术中，诸如金属、SiGe和YSZ的附加材料也可以沉积在侧壁硅5507上，以帮助诱发重结晶，如结合在本文的技术中所示。可以使用额外的结晶技术，例如短激光脉冲，或热退火，首先加热衬底5512以使重结晶的晶种向上移动并进入沟道区域5504。“气泡”5505是沟道区域的扩大，示出了沟道刻面上的O/N/O。这里呈现并在图46中示出的3D NOR-P工艺提供了广泛的重结晶技术，包括将较慢退火和较高温度应用于较小的环状沟道，这可以导致非常改善的沟道迁移率和存储器性能。
甚至可以通过从衬底5512一直通过填充指定位置5504的沟道孔5502外延生长硅来完成沟道形成。然后，如果需要，在沟道区域5502中具有第二冲孔以形成环形沟道和中心本体芯。在美国专利9,443,865中已经提出了类似的概念，该专利在此引入作为参考。在这些沟道重结晶的替代方案中，预期从同一晶体接种的同一柱中的各种沟道将具有类似的晶体取向。
对3D存储器的额外增强是通过侧壁捆扎使用替代的每层访问，参考本文中参照图18呈现的方法和结构。图47是支持该替代方法的修改结构。L1、L2、L3、L4......(5612、5614、5616、5618)是提供每层访问的垂直接触柱。柱的数量可以根据层数确定，以便通过专用柱形成与每层的接触。可以将这些接触柱中的每一个编程为通过断开其与字线(5641、5642、5643、5644)之间的薄氧化物(OTP)来连接到一个字线(WL1-WL4)。字线和/或柱可以设计成在连接时提供更稳定的熔合；例如，包括高浓度的原子能大晶格原子，例如硅中的砷，当熔合时它们将被结合到链中。此外，编程将被设计成形成硬击穿氧化物，使得形成的导电丝不会由于芯片操作期间的加热而退火或重新形成。连接区域可以包括由垂直布置的栅极触点PEgate 5632控制的水平沟道可编程晶体管PE1-PE9，其通过接地触点5600GND向垂直接地柱5601提供每字线的受控连接。使用这里针对脊选择晶体管呈现的类似技术将水平晶体管PE1-PE9嵌入字线中。这些晶体管包括电荷陷阱，因此它们可以被编程为断开连接。编程可以由存储器控制电路5603使用Vpp Gen 5602执行，以产生编程电压，并通过P Enable(使能)来启用编程。其中一个步骤列表如下：
1.最初，所有PE(PE1-PE9)被擦除(到低Vt)以将地电位传递到相应的WL。
2.将Vpp设置为足够高的电压以破坏薄氧化物(OTP)，而不是激活P 1，在L 1上呈现编程电压Vpp。然后P Enable(使能)激活栅极PEgate 5632以打开所有水平可编程晶体管PE1-PE9，将所有字线连接到地。一个熔丝会断开，这会将LI随机连接到其中一个字线。假设WL1连接到L1。然后编程电压下降，因为通过激活的熔丝的电流将L1上的电压拉得足够低，因此不再有熔丝断开。还可以启动浸泡算法以使熔丝链更稳定。
3.然后Vpp和PEgate 5632可以设置为将通过激活的OTP连接的PE晶体管编程始终为OFF(至高Vt)。在这种情况下，PE1晶体管被编程为高Vt。现在，当PEgate被激活时，只有除PE1之外的其余PE将传递地电位。
4.在禁用P 1后，启用P2并重复循环，从而在L2和随机WL之间建立连接。
5.对剩余的WL重复步骤2至4。
选择首先熔合哪个字线可以通过将垂直柱接地连接5601从金属柱改变为电阻柱状多晶硅来引导，这可以有利于最靠近GND的上部字线首先熔合。对于随机数发生器，已经实现了通过并行访问多个反熔丝的随机选择性熔合的类似概念，如Chuang，K-H等人在International Reliability Physics Symposium(IRPS),2017IΕΕΕInternational,IΕΕΕ,2017上发表的论文“Physically unclonable function using CMOS breakdownposition”中详述的那样，该论文通过引用并入本文。在对每层连接进行编程期间，可以禁用所有相关的脊选择以降低潜行路径的风险。这里关于图47呈现的每层连接技术可以与本文关于图18呈现的每层连接技术组合，用于由本领域技术人员匹配和混合各种替代方案。
对于使用也是第一字线的第一栅极和也是第二字线的第二栅极的3D NOR-P结构，利用对第一字线的每层接触来形成对第二字线的每层接触可能是有效的。无论用于形成对第一字线的每层接触的技术是什么，例如阶梯技术或本文的可编程技术，都可以应用图47中解释的技术。与第二字线的这种每层连接可以利用例如参照图44K所示的所选择的沟道柱的变化。这可以包括用第一多晶硅沟道替换O/N/O 5366层，然后O/N/O在第一字线和第二字线(底部第二栅极5376和上部第二栅极)之间形成可编程晶体管，其中沟道柱可以作为控制栅极。然后使用与这里关于图47所示的编程技术类似的编程技术，将垂直柱编程到其中一个第二字线，然后另一个柱与另一个第二字线形成接触。对所有需要的层都这样做。
本文中的结构和工艺的混合和匹配方面的另一选择是使用一排孔(例如图43A中所示的孔)以用于狭缝，此时这些狭缝是像3154、2202、3024、4102这样的结构的一部分。一旦完成层替换或硅化，这将允许在狭缝中更容易地形成额外的存储位点。图43A中的孔可以被设计成在它们之间留下薄的空间5207，以在处理过程中为结构提供更好的机械稳定性。如前所述，这可以设计成使得凹陷工艺移除5210之间的“颈部”，以使沟道与S/D直接接触。其他变化可以由存储器技术中的技术人员设计，例如使孔重叠从而留下通过随后的沉积步骤闭合的小颈部，或者在流程中的某些时刻通过适当的刻蚀而去除“颈部”。本文中的元件的许多其他混合和匹配可以由存储器技术中的技术人员集成到存储器产品中。
图47B示出了使用字线可编程晶体管PE1-PE9 5605的替代方案，其减少了对控制PEnable(使能)5604、5632的需要。相反，它利用电阻器5653和二极管5652来控制接地信号5650。二极管5652可以通过在孔5601中填充N+多晶硅5670作为阴极来构造，并且与孔连接的字线部分由用作阳极的P+形成。该部分可以沿着字线槽延伸并且用作电阻器5653。图47C是作为图47A的接地孔5601的替代的接地孔的X-Y 5669俯视图。控制接地连接5650将内部部分5674接地，而外部部分5670可以是P+多晶硅。在每层接触编程操作之后，可以将受控接地连接5650、5674拉高，以减少字线间泄漏。编程流程类似于与图47A相关的编程流程：
1.将Vpp设置为足够高的电压以破坏薄氧化物(OTP)，然后激活P 1，在L 1上呈现编程电压Vpp。将激活一个OTP触点，其将L1连接到其中一个字线。可以设计孔电阻率，使得较高的字线对受控接地连接5650、56745具有较低的电阻率，因此WL1更可能连接到L1。然后编程电压下降，因为通过激活的触点的电流将L1上的电压拉得足够低，使得不会激活额外的OTP。还可以启动浸泡算法以使链更稳定。
2.然后，禁用电压Vdis可以通过WL1上的P1和L1，因此它不会参与将来的OTP激活。在此步骤中，其余垂直线保持浮动。Vdis可以是约1/2Vpp。可替代地，已经编程的L1可以保持浮动，使得自升电位抑制L 1中不希望的进一步激活。
3.现在P2被启用，Vpp被置于L2上以形成与WL2的连接，而即将到来的垂直线保持浮动，并且即将离开的垂直线被偏置约1/2Vpp。在OTP激活之后，Vdis可以通过WL2上的P2和L2。
4.对其余的WL重复这些步骤。
二极管5652和诸如OTP/RRAM链5641-5644之类的其他元件可以被设计成在操作中承受通过这些连接的电压。在一些3D存储器中，这可能是相对高的电压，约16v。它可能需要除图47C所示的以外的替代二极管结构，和/或相对较大的孔或多个孔。二极管承受字线上的高电压的设计可以包括使二极管pn界面包括设置在n+多晶硅和p+多晶硅之间的本征或轻掺杂的n型或轻掺杂的p型多晶硅。如果需要，中间的多晶硅部分的宽度可以是约20nm，约50nm或甚至约1um。
可替代地，一旦完成每层连接过程，就可以刻蚀掉接地连接5601。可替代地，可以结合放置在GND区域5600和存储器单元之间的字线内晶体管以电切断WL电压，从而影响另一WL电位。可替代地，字线内多晶硅或金属的一部分可以形成为熔丝结构，一旦可编程阶梯完成，该熔丝结构形成电开路。
另一种替代方案是形成具有多个结构的每层连接，例如图47A-47C所示的结构。利用这种随机连接过程，很可能任何“未连接”都是随机的，并且可以通过各个每层连接L1-L4之间的连接/断开的相对简单的测试来检测(L1应连接到并行WL连接，而不是连接到任何其他)。然后可以通过刻蚀来纠正任何缺陷，或者如果使用RR AM，则通过擦除错误的连接并继续验证和更新连接状态，直到它到达所需的连接。对于RRAM的这种选择，其可以在第二步骤中连接以实现低导通电阻连接，这可能是一个有趣的选择。这种两步接触形成操作在美国专利8,390,326中有详细描述，该专利在此引入作为参考。
可以设计接地孔填充和结构，使得顶部字线WL1对于受控接地信号5650具有最低电阻率，并且增加对WL2等的电阻率以将连接过程引导到L1-L4。因此，上部字线会在下部字线之前连接。图47D示出了这种填充的接地孔的X-Z 4870截面图。它示出了通过使具有锥形壁5682的垂直孔在顶部具有较大的开口而在底部具有较小的开口来增加对下部字线的电阻率的附加设计选项。在图47D中，5680表示字线，其可以包括用作二极管5652的阳极的p+多晶硅和填充锥形孔的n+多晶硅5681，并且n+多晶硅5681用作二极管5652的阴极和与受控接地信号5684的接触的电阻路径。
可替代地，字线可以由n+多晶硅制成，锥形孔5682可以用P+多晶硅填充。这样会使二极管5652反向，因此可以反转编程方向以使Vpp相对于受控接地5650为负。
另一替代方案是使用诸如PE1-PE9的横向晶体管代替二极管，并且一旦完成每层接触编程就控制它们的栅极完全断开。
在一些3D结构中，字线被替换为金属，例如，诸如钨或硅化物之类的材料。在这种结构中，指定用于形成电阻器5653和部分二极管5652的区域可以首先被替换为适当的多晶硅材料，然后通过光刻保护而不被替换或硅化。
OTP RRAM材料可以是氧化硅或其他形式的氧化物，并且可以用诸如ALD的技术沉积。
另外的替代方案是向结构添加额外的柱，例如5601，其中内置有反向二极管，以在需要时用于RRAM的擦除编程。
另一个选择是在每个连接步骤之后包括测量步骤。测量可以确认只连接了一个字线。测量可以是对受控接地的电阻率，如果两个字线连接，则电阻率可以更低(约一半)，或者如果两个字线连接，则电容性负载可以是两倍高。如果测量结果表明多于一个字线已连接，则可以反转连接并重新开始循环。该结构可以包括比层数更多的垂直连接，以替代有缺陷的垂直连接柱。
另外的替代方案是添加用于OTP的另外一组每层触点(L1-L4)。因此，在使用RRAM建立每层触点之后，可以使用RRAM每层触点来激活OTP，以在使用OTP对每层编程时禁用除一个字线以外的所有字线(WL)。可以通过在其他字线上设置1/2Vpp来实现禁用。
应该注意，该每层可编程连接过程可以适用于各种3D结构。这里对字线的连接可以适用于其他3D结构，其中每层水平线可以是位线、选择线等，例如关于PCT/US2016/052726中提出的3D NOR的每层连接，其中每层触点是与位线的触点。
本文提出的减少为了深度刻蚀而需要加工晶圆的次数的技术是提供有价值的优势的概念，因为3D存储器的深度垂直刻蚀工艺对整体装置成本具有显著影响。
本文呈现的SB或DSSB的使用是本文针对3D NOR-P、3D NOR-C和3D NOR-C4结构的相关详细实现概念的概念。在最近的美国专利申请公开2017/0148517中(其通过引用并入本文)，详细描述了在高密度3D存储器中，并行编程操作是优选的以避免使用热电子，并且编程应该使用FN和直接隧穿，这是因为其高写入能量效率。这里的利用SB和/或DSSB以及3D层传输来构造阵列上方或下方的存储器控制电路(***电路)(见图5A-6D和图8A-8E)的概念提供了热电子编程的有效使用，每次写入操作的能量低，从而允许在多个存储位点上并行操作。使用SB和/或DSSB以及3D层传输的另一个好处是结合3D NOR-P、3D NOR-C和3DNOR-C4架构，是一种高速写入操作，包括低于约100ns或低于约200ns或低于约70ns的写入周期选项。通过将隧穿氧化物厚度减小到小于约1nm或者甚至完全跳过它，可以进一步增强以获得更快的写入速度。这种存储器对于DRAM应用可能是有吸引力的，其中可以很好地接受保留时间的相关减少。
具有由***电路覆盖的相对小的单元的阵列的3D存储器架构的附加优点例如在PCT/US2017/052359中参照其图22A-22F所示，即这样的选项：在单元级创建冗余，例如一个脊可以是冗余脊，或者一个层可以是冗余层。
3D存储器阵列和***电路的独立处理的附加优点是能够独立地执行用于一个结构的高温步骤而不影响另一个结构。这开启了许多退火步骤和沟道结晶选项，而不受***电路的热预算的限制。
这些存储器架构可以采纳使用SB和/或DSSB的热电子的组合，并且可能使用侧栅极或侧面S/D转向来定义每个存储器刻面的多个存储位点。添加自适应刷新技术(例如本文参照图39所示)可以导致这些存储器结构的总存储容量的显著增加。
可以与本文中的许多3D NOR-P结构集成的附加选项是用替代性的薄膜例如金属氧化物替换多晶硅沟道材料，从而形成金属氧化物、化合物半导体、或者有机薄膜晶体管代替基于多晶硅沟道的晶体管。金属氧化物半导体的示例可以包括但不限于铟镓锌氧化物(IZGO)、氧化锌和氧化铪。化合物半导体TFT的示例可以包括但不限于硒化镉。可以通过溶液基涂覆、CVD或溅射来沉积那些金属氧化物半导体或化合物半导体。有机半导体TFT的示例可以包括但不限于小分子，例如红荧烯、并四苯、并五苯、二茚基戊烯、苝四羧酸二酰亚胺、四氰基醌二甲烷(TCNQ)和聚合物，如聚噻吩(尤其是聚(3-己基噻吩)(P3HT))、聚芴、聚二乙炔、聚(2,5-亚噻吩基亚乙烯基)、聚(对亚苯基亚乙烯基)(PPV)和碳基材料，例如碳纳米管和石墨烯。这些有机材料可以通过溶液浇铸小分子来沉积。这种金属氧化物薄膜晶体管(“TFT”)在以下论文中提出：Nayak，Pradipta K.等人发表于Scientific reports 4(2014)上的“Thin film complementary metal oxide semiconductor(CMOS)deviceusing a single-step deposition of the channel layer”；Socratous，Josephine等人发表于Advanced functional materials 25.12(2015):1873-1885上的“ElectronicStructure of Low-Temperature Solution-Processed Amorphous Metal OxideSemiconductors for Thin-Film Transistor Applications”；Rim，You Seung等人发表于Advanced Materials 26.25(2014):4273-4278上的“Boost Up Mobility of Solution-Processed Metal Oxide Thin-Film Transistors via Confining Structure onElectron Pathways”；以及Kwon，Jang Yeon和Jae Kyeong Jeong发表于SemiconductorScience and Technology 30.2(2015):024002上的“Recent progress in highperformance and reliable n-type transition metal oxide-based thin filmtransistors”，所有这些论文都通过引用并入本文。
可替代地，沟道材料可以是单层2D材料，其可以通过CVD共形沉积。这种沟道材料可以包括但不限于MoS2、MoSe2、WS2、WSe2、ReS2、ReSn2、SnS2、SnSe2、PtSe2。
图48A和图48B是沿X-Z方向4870的截面图，以示出在一起/同时刻蚀的孔(图48A)与在两个独立刻蚀步骤中冲出的孔(图48B)之间的差异。多层结构4872中的侧壁自对准孔4874、4876、4788可用于不同的功能，如图45A所示。图48B示出了刻蚀到多层结构4882中的孔，其中孔4884、4888在一个步骤中刻蚀，而在另一个步骤中刻蚀出孔4886。利用“单冲孔”，刻蚀出的孔的侧壁垂直扇贝状图案与同时刻蚀的其他孔的侧壁垂直扇贝状图案基本相同，在相同的工艺中加工成统一的结构。扇贝的峰和谷图案在这些同时刻蚀的孔之间沿X-Y方向连续。
图49A-49D示出了另外的替代性3D存储器流程，我们可以将其称为3D NOR-P/C。多层起始衬底可以是用于多晶沟道选择的氧化物-多晶硅，以及用于单晶沟道选择的SiGe和硅的外延。氧化物或SiGe用作牺牲层并且可以在所提出的流程中替换。图示是X-Y 5800俯视图。
图49A示出了在多层衬底中的深垂直刻蚀冲孔5804、5806、5808之后的结构的一个区域。多层衬底是多层的沟道材料和沟道间电介质，其中沟道材料可以是多晶沟道或单晶沟道。这种结构将导致水平沟道、水平栅极和垂直源极/漏极架构。虚线5802示出了呈现的区域是来自重复结构的切片。该图示出了两组主要的孔。第一孔5804用作狭缝孔，第二孔5806、5808用作S/D孔。狭缝孔紧密靠近以在存储器单元之间形成狭缝或谷。S/D孔5806可以如图所示布置，类似于蜂巢状或其他图案，例如方形。在冲孔之后，可以进行支柱形成过程。该支柱将支撑后续氧化物释放的悬置结构。例如，凹陷牺牲层和共形沉积支柱层，用诸如氮化物的牺牲层刻蚀它们。支柱层将被设计成覆盖孔壁，同时保持孔打开以用于随后的刻蚀处理。指定用于形成支柱5804的孔与首先用于层替换然后用于S/D支柱5806、5808的孔之间的比率可以设计成保证良好的支柱，从而避免层替换步骤期间的层塌陷。出于同样的原因，可以考虑一些应力缓解方案和干燥释放过程，例如临界点干燥剂，用于替换步骤。支柱孔5802可以形成为在X方向上定向的平行线或形成在Y方向上具有附加线的方形。
图49B示出了在狭缝5804孔上方形成密封5812之后的结构。然后，通过未密封的孔5806、5808的连续刻蚀步骤可用于首先移除支柱材料，然后移除多层内的牺牲层。可以共形地沉积O/N/O层，类似于关于图37E所呈现的。可以清洁孔侧壁，使结构准备好用于栅极沉积。栅极的形成有一些类似于图37F的选择的选择。这可以包括单个栅极、底部栅极和顶部栅极并且它们之间具有隔离，或者在隔离中间形成遮蔽，以帮助减少顶部栅极和底部栅极之间的串扰。栅极材料可以是n+多晶硅或金属例如钨(对于栅极材料的选择，可以考虑S/D材料的类型)。可以在沉积步骤期间清洁孔侧壁以使它们保持打开。一旦牺牲层完全被O/N/O栅极和隔离层替代，就可以使用凹入的各向同性刻蚀来使栅极凹陷，形成槽，然后用隔离(氧化物)填充以使栅极与将形成的S/D柱隔离开(类似于与图36F有关的流程)。
图49C示出了在用S/D柱5816填充S/D孔之后的结构(如前所述，这些可以是n+多晶硅或具有SB或DSSB或MIS的金属)。这些S/D柱可以与为了存储位点的选择而选择的位线分组。可替代地，对于每个S/D柱，可以形成类似于3D NAND中的结构的垂直选择晶体管。但是对于3D NOR-P/C，控制电路可以设计成选择两个相邻的S/D柱，相应地选择存储位点。
图49D示出了在移除狭缝密封5812之后的结构。现在可以使用敞开的狭缝孔5822来刻蚀支柱层，然后刻蚀支柱层侧壁以减少顶部栅极和底部栅极之间的泄漏。
3D NOR-P/C可以遵循与参照图34C所描述的类似的流程以添加每层触点等。
同样如前所述，一些S/D孔可用作沟道(体)的触点。这可以是每层的或并行的。
另外的替代方案是在诸如切割道之类的选定区域处使用类似的狭缝概念5804作为多层结构的应力释放。在先进的3D存储器结构中，多层结构可以通过在基部多层的上方堆叠多个层来形成。这用于克服刻蚀纵横比限制。首先在基部多层上冲孔，然后在其上方形成另外的多个层以再次冲孔。因此，第一多层可以包括除了为存储器构造冲出的孔之外由冲出的孔形成的应力释放狭缝。
本文提出的关于3D NOR-P的许多创新结构、工艺和技术可以由半导体存储器技术人员针对3D NAND存储器进行修改。
诸如本文所示的3D集成技术可用于通过存储器阵列上方或下方或两侧的存储器控制电路的混合和匹配来支持存储器产品的许多衍生。这些可以允许多个控制电路：一些使用每单元多比特而一些不使用，以及多种多比特技术，如本文所示的那些。存储器阵列也可以制成具有通用尺寸，通过适当地设计存储器控制电路并通过设置切割线来确定最终产品的尺寸，可以为特定存储器产品定制存储器阵列。
本领域普通技术人员还将理解，本发明不限于上文特别示出和描述的内容。例如，使用SiGe作为指定的牺牲层或刻蚀停止层可以由兼容的材料或包括SiGe的添加剂材料的其他材料的组合替换，如碳或各种掺杂材料，例如硼或其他变体。并且例如，为了清楚起见，附图或图示可能未示出n或p井。此外，本文示出或讨论的任何转移层或衬底或晶圆制备可以包括一个或多个未掺杂的半导体材料区域或半导体材料层。此外，一个或多个转移层在转移时可以在其内或其上具有STI或其他晶体管元件的区域。相反，本发明的范围包括上文描述的各种特征的组合和子组合以及本领域技术人员在阅读前文描述时将想到的修改和变化。因此，本发明仅受所附权利要求限制。

Claims (21)

1.一种3D装置，所述装置包括：
至少四个有源晶体管层，每个层包括多个晶体管；以及
针对所述至少四个有源晶体管层中的每个层的至少一个每层可编程触点。
2.根据权利要求1所述的3D装置，还包括：
至少四个覆盖带，其中，每个带控制所述晶体管中的至少一个；以及
四个导电柱，所述导电柱包括与所述带连接的电控制连接件。
3.根据权利要求1所述的3D装置，还包括：
至少四个覆盖带；以及
四个导电柱，所述导电柱包括与所述带连接的电控制连接件，
其中，所述电控制连接件中的至少一个的激活包括通过至少两个所述带路由的电信号。
4.一种3D存储装置，所述装置包括：
多层结构，所述多层结构包括第一填充孔和第二填充孔，
其中，所述第一填充孔包括存储晶体管沟道，所述第二填充孔不包括存储晶体管沟道，并且所述第一填充孔和所述第二填充孔包括自对准的孔轮廓，所述自对准的孔轮廓是在相同的刻蚀步骤中刻蚀形成的结果。
5.一种用于处理3D存储装置的方法，所述方法包括：
提供多层结构；
通过所述多层结构刻蚀多个孔的步骤；以及
密封至少一个所述孔以保护其不经受至少一个后续工艺步骤的步骤，其中，所述至少一个后续工艺步骤影响至少一个所述孔。
6.一种用于处理3D存储装置的方法，所述方法包括：
层替换步骤；以及
在所述层替换步骤期间形成的一个槽内形成至少两条隔离的栅极线的步骤。
7.一种3D装置，所述装置包括：
至少十六个独立的存储单元；以及
控制器，所述控制器被设计成独立地刷新每个所述存储单元。
8.一种3D存储装置，所述装置包括：
存储控制器，所述存储控制器被设计成执行写操作，
其中，所述控制器被设计成使用沟道热电子(CHE)技术和福勒诺德海姆(FN)隧穿写技术执行写操作。
9.一种3D存储装置，所述装置包括：
存储单元沟道；以及
存储控制器，所述存储控制器被设计成执行写操作，
其中，通过使用福勒诺德海姆(FN)隧穿写技术执行所述写操作，并且通过执行所述写操作在所述存储单元沟道上形成至少两个独立可读存储位点。
10.一种3D存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道并且每个所述填充孔包括本体，
其中，所述本体包括金属柱。
11.根据权利要求10所述的3D存储装置，其中，所述金属柱被设计成用作背栅或第二栅。
12.根据权利要求10所述的3D存储装置，其中，所述金属柱被设计成延长所述存储装置的保持时间。
13.一种3D存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，
其中，每个所述沟道包括至少两个硅层，在所述至少两个硅层之间设置有薄隔离层。
14.一种3D NOR存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，
其中，至少一个所述沟道为圆形或环形。
15.一种3D NOR存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，
其中，至少一个所述沟道由至少两个独立的栅控制。
16.一种3D NOR存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，其中，所述沟道由沿第一方向定向的多条水平栅极线控制；以及
沿第二方向定向的提供对所述栅极线的每层访问的结构，
其中，所述第二方向与所述第一方向正交。
17.一种3D存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，
其中，所述沟道由沿第一方向定向的多条水平栅极线控制，每条所述栅极线包括路径控制晶体管，并且所述路径控制晶体管嵌入在每条所述栅极线中。
18.一种3D存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，
其中，所述沟道由沿第一方向定向的多条水平栅极线控制，每条所述栅极线包括两个独立的路径控制晶体管，并且所述两个独立的路径控制晶体管嵌入在每条所述栅极线中。
19.一种3D NOR存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管源极或漏极，
其中，所述源极或漏极包括金属层或薄氧化物层，所述薄氧化物层与晶体管沟道接合，并且所述薄氧化物层的厚度小于1nm。
20.一种3D NOR存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管源极或漏极，
其中，所述源极或漏极包括金属，并且所述金属形成晶体管沟道的肖特基势垒。
21.一种3D存储装置，所述装置包括：
多层结构，所述多层结构包括填充孔，所述填充孔包括存储晶体管沟道，
其中，所述孔形成至少十乘十存储晶体管沟道的阵列，所述阵列不包括缝隙或隔离谷。
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