CN109712987A - 3d存储器件的制造方法及3d存储器件 - Google Patents

Abstract

本申请公开了一种3D存储器件的制造方法及3D存储器件。该3D存储器件的制造方法包括：在衬底上形成第一叠层结构；形成贯穿所述第一叠层结构的第一沟道孔；在所述第一沟道孔底部形成外延层；在所述第一沟道孔内填充牺牲层；以及去除位于所述第一沟道孔内的所述牺牲层，其中，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比。该3D存储器件的制造方法的牺牲层的材料采用与外延层具有较高选择比的材料，从而在去除牺牲层时，不会对外延层造成损伤，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件的制造方法及3D存储器件

技术领域

本发明涉及存储器技术领域，更具体地，涉及3D存储器件的制造方法及3D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用单沟道组(SingleChannel hole Formation,SCF)结构形成具有存储功能的存储单元串。在SCF工艺中，通常采用多晶硅作为牺牲层，填充于下部堆叠结构的沟道孔内，在形成上部堆叠结构的沟道孔时，多晶硅将作为阻挡层(stop layer)，避免了上部沟道孔的干法蚀刻破坏下部的沟道孔。在去除位于下部叠层结构的沟道孔内部的多晶硅的过程中，容易损伤外延层(SiliconEpitaxial Growth,SEG)或SEG介质层，从而导致3D存储器件出现存储功能失效等问题。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法及3D存储器件，其中，采用牺牲层填充第一沟道孔，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比，从而在去除牺牲层时，不会对外延层造成损伤。

根据本发明的一方面，提供一种3D存储器件的制造方法，其特征在于，包括：在衬底上形成第一叠层结构；形成贯穿所述第一叠层结构的第一沟道孔；在所述第一沟道孔底部形成外延层；在所述第一沟道孔内填充牺牲层；以及去除位于所述第一沟道孔内的所述牺牲层，其中，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比。

优选地，在形成所述牺牲层之后、去除所述牺牲层之前，还包括：在所述第一叠层结构上形成第二叠层结构；以及形成贯穿所述第二叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通。

优选地，所述第一叠层结构和所述第二叠层结构包括交替堆叠的多个层间牺牲层和多个层间绝缘层；所述牺牲层的材料与所述第一叠层结构和所述第二叠层结构的材料之间的选择比大于多晶硅与所述第一叠层结构和所述第二叠层结构的材料之间的选择比。

优选地，所述牺牲层的材料为旋涂碳。

优选地，去除所述牺牲层的方法包括干法蚀刻。

优选地，进行干法蚀刻的蚀刻剂包括氧气。

优选地，形成位于所述外延层上方的外延介质层，所述牺牲层的材料与所述外延介质层的材料之间的选择比大于多晶硅与所述外延介质层的材料之间的选择比。

根据本发明的另一方面，提供一种3D存储器件，其特征在于，包括：衬底；位于所述衬底上方的第一栅叠层结构；位于所述第一栅叠层结构上方的第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；以及贯穿所述第一栅叠层结构的第一沟道孔和贯穿所述第二栅叠层结构的第二沟道孔，所述第一沟道孔和所述第二沟道孔连通，所述第一沟道孔的底部包括外延层，其中，在形成所述第二栅叠层结构之前，在所述第一沟道孔内部形成牺牲层，在形成第二沟道孔之后，去除所述牺牲层，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比。

本发明提供的3D存储器件的制造方法及3D存储器件，采用牺牲层填充第一沟道孔，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比，因此在去除牺牲层时，不会损伤外延层，从而提高3D存储器件的良率和可靠性。

进一步地，该3D存储器件的牺牲层的材料与第一叠层结构和第二叠层结构的材料具有高选择比，从而在蚀刻第一叠层结构时，不会损伤位于第一沟道孔侧壁的第一叠层结构，也不会扩大特征尺寸；在蚀刻第二叠层结构形成第二沟道孔时，不会蚀刻到牺牲层，也不会蚀刻到位于牺牲层下方的外延层，提高了3D存储器件的良率和可靠性。

进一步地，该3D存储器件的制造方法采用气相蚀刻去除牺牲层，蚀刻速度较快，成本较低，节省了工艺成本，提高了工艺效率。

进一步地，该3D存储器件的牺牲层的材料为旋涂碳，即使在去除牺牲层时在沟道孔侧壁残留有牺牲层，也不会造成电流泄漏的问题，提高了3D存储器件的良率和可靠性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出3D存储器件的透视图。

图3a至3h示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，随着3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，采用单沟道组(SingleChannel hole Formation,SCF)结构形成具有存储功能的存储单元串。在SCF工艺中，通常采用多晶硅作为牺牲层，填充于下部堆叠结构的沟道孔内，在形成上部堆叠结构的沟道孔时，多晶硅将作为阻挡层(stop layer)，避免了上部沟道孔的干法蚀刻破坏下部的沟道孔。在去除位于下部叠层结构的沟道孔内部的多晶硅的过程中，容易损伤外延层(SiliconEpitaxial Growth,SEG)或SEG介质层，从而导致3D存储器件出现存储功能失效等问题。进一步地，采用多晶硅做牺牲层，需要长时间湿法蚀刻去除多晶硅，导致设备产能降低、工艺的复杂度增加和成本上升。进一步地，在长时间湿法蚀刻去除多晶硅的过程中，容易过蚀刻损伤位于沟道孔侧壁的叠层结构，从而扩大特征尺寸，降低3D存储器件的性能。进一步地，采用湿法蚀刻去除多晶硅，容易在沟道孔侧壁残留部分多晶硅，从而在3D存储器件工作过程中会出现电流泄漏的问题。

本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件的制造方法及3D存储器件。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。

存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。

假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。

图3a至3h示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经在半导体衬底101上形成第一叠层结构150和贯穿第一叠层结构150的第一沟道孔109的半导体结构，第一沟道孔109的底部包括外延层116和外延介质层117，如图3a所示。半导体结构包括半导体衬底101及其上的第一叠层结构150。第一叠层结构150包括交替堆叠的多个层间绝缘层151和多个层间牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，层间牺牲层152例如由氮化硅组成。外延层116例如为单晶硅或多晶硅，外延介质层117例如为氧化硅。本实施例的3D存储器件至少包括两层层叠的叠层结构，本实施例以两层叠层结构为例，即包括衬底101和依次堆叠于衬底101上方的第一叠层结构150和第二叠层结构250(参见图3d)。

进一步地，在第一沟道孔109内填充牺牲层180，如图3b所示。在第一沟道孔109内填充牺牲层180，可以防止在后续工艺中，沟道孔109出现塌缩，使得位于沟道孔侧壁的功能层无法正常形成。同时可以作为硬掩膜层，保持第一叠层结构150的表面平整，以形成平整的第二叠层结构。在该实施例中，牺牲层180的材料包括碳，例如为旋涂碳(Spin-onCarbon,SOC)层，例如采用旋涂的方式形成旋涂牺牲层。与化学气相沉积(Chemical VaporDeposition,CVD)碳相比，旋涂碳成本更低。

进一步地，对牺牲层180进行回刻(Etch back)，如图3c所示。对牺牲层180进行回刻时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在位于第一叠层结构150最上方的层间牺牲层152的表面附近停止。

进一步地，在第一叠层结构150上方形成第二叠层结构250，如图3d所示。在第一叠层结构150上方依次交替地沉积多个层间绝缘层251和多个牺牲层252形成第二叠层结构250。第二叠层结构250与第一叠层结构150类似，第二叠层结构250包括交替堆叠的多个层间绝缘层251和多个牺牲层252，层间绝缘,251例如由氧化硅组成，牺牲层252例如由氮化硅组成。

进一步地，在第二叠层结构250中形成第二沟道孔209，如图3e所示。第一沟道孔209位于牺牲层180的上方并与第一沟道孔109连通。采用各向异性蚀刻形成第二沟道孔209，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻牺牲层180的表面附近停止。

进一步地，去除位于第一沟道孔109中的牺牲层180，如图3f所示。例如采用气相蚀刻去除位于第一沟道孔109中的牺牲层180，在气相蚀刻中可以使用O₂作为蚀刻剂。在蚀刻步骤中，蚀刻剂充第二沟道孔209。第一沟道孔109的牺牲层180的端部暴露于第二沟道孔209的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由第二沟道孔209的开口逐渐蚀刻牺牲层180。由于蚀刻剂的高选择比，该蚀刻在去除牺牲层180时，不会对第一叠层结构180中的层间绝缘层151和层间牺牲层152造成损伤。

进一步地，在第一沟道孔109和第二沟道孔连接而成的沟道孔中依次形成阻挡介质层114、电荷存储层113、隧穿介质层112和沟道层111(参见图1b)，以形成沟道柱110，如图3g所示。在第一沟道孔109和第二沟道孔连接而成的沟道孔中依次形成阻挡介质层114、电荷存储层113、隧穿介质层112和沟道层111，以形成ONOP(氧化硅-氮化硅-氧化硅-多晶硅)叠层结构。在位于沟道柱底部的ONOP叠层中形成开口，并沉积多晶硅，使沟道层111与外延层116连接。可以理解，形成ONOP叠层结构的方法不局限于此，可以采用现有技术的任何一种形成ONOP叠层结构。在优选的实施例中，还可以在沟道柱110芯部形成氧化层115。在替代的实施例中，也可以省去位于沟道柱110芯部的氧化层。

进一步地，在第一叠层结构150和第二叠层结构250共同构成的绝缘叠层结构中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构中的层间牺牲层以形成空腔，以及采用金属层填充空腔形成栅极导体121、122、123，以形成栅叠层结构120(参见图2)，如图3h所示。

将层间牺牲层替换成栅极导体之后，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个层间牺牲层例如图案化为台阶状，即，每个层间牺牲层的边缘部分相对于上方的层间牺牲层暴露以提供电连接区。在多个层间牺牲层的图案化步骤之后，可以采用介质层覆盖绝缘叠层结构。

在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的层间牺牲层从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层和层间牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C₄F₈、C₄F₆、CH₂F₂和O₂中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的层间牺牲层的端部暴露于栅线缝隙161的开口中，因此，层间牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻层间牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除层间牺牲层。

在形成栅极导体时，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF₆，采用的还原气体例如是硅烷SiH₄或乙硼烷B₂H₆。在原子层沉积的步骤中，利用六氟化钨WF₆与硅烷SiH₄的反应产物的化学吸附获得钨材料实现沉积过程。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种3D存储器件的制造方法，其特征在于，包括：

在衬底上形成第一叠层结构；

形成贯穿所述第一叠层结构的第一沟道孔；

在所述第一沟道孔底部形成外延层；

在所述第一沟道孔内填充牺牲层；以及

去除位于所述第一沟道孔内的所述牺牲层，

其中，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比。

2.根据权利要求1所述的制造方法，其特征在于，在形成所述牺牲层之后、去除所述牺牲层之前，还包括：

在所述第一叠层结构上形成第二叠层结构；以及

形成贯穿所述第二叠层结构的第二沟道孔，所述第二沟道孔与所述第一沟道孔连通。

3.根据权利要求2所述的制造方法，其特征在于，

所述第一叠层结构和所述第二叠层结构包括交替堆叠的多个层间牺牲层和多个层间绝缘层；

所述牺牲层的材料与所述第一叠层结构和所述第二叠层结构的材料之间的选择比大于多晶硅与所述第一叠层结构和所述第二叠层结构的材料之间的选择比。

4.根据权利要求1所述的制造方法，其特征在于，所述牺牲层的材料为旋涂碳。

5.根据权利要求1所述的制造方法，其特征在于，去除所述牺牲层的方法包括干法蚀刻。

6.根据权利要求5所述的制造方法，其特征在于，进行干法蚀刻的蚀刻剂包括氧气。

7.根据权利要求1所述的制造方法，其特征在于，形成位于所述外延层上方的外延介质层，所述牺牲层的材料与所述外延介质层的材料之间的选择比大于多晶硅与所述外延介质层的材料之间的选择比。

8.一种3D存储器件，其特征在于，包括：

衬底；

位于所述衬底上方的第一栅叠层结构；

位于所述第一栅叠层结构上方的第二栅叠层结构，所述第一栅叠层结构和所述第二栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；以及

贯穿所述第一栅叠层结构的第一沟道孔和贯穿所述第二栅叠层结构的第二沟道孔，所述第一沟道孔和所述第二沟道孔连通，所述第一沟道孔的底部包括外延层，

其中，在形成所述第二栅叠层结构之前，在所述第一沟道孔内部形成牺牲层，在形成第二沟道孔之后，去除所述牺牲层，所述牺牲层的材料与所述外延层的材料之间的选择比大于多晶硅与所述外延层的材料之间的选择比。