CN111224649A - 高速接口的固定延时电路 - Google Patents

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Abstract

本发明提供一种高速接口的固定延时电路，包括：计数器电路，用于生成任意比特的移位选择信号；数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。本发明能够实现高速接口多通道数据之间的初始化对齐。

Description

高速接口的固定延时电路
技术领域
本发明涉及数据传输技术领域，尤其涉及一种高速接口的固定延时电路。
背景技术
在高速数据传输时，高速接口将接收端接收的高速串行数据解串成低速并行数据，并行传输时多比特数据的各个位同时通过并行线进行传输。
随着高速接口频率的提高，高速时钟对数据的采样点随着温度、电压变化时留有的余量越来越少，因此多通道高速时钟对数据采样时，就会使得数据在不同通道的延时不同，使得解串出来的各个通道的并行数据初始数据并不是完全对齐的，而是存在位差。因此有必要设计相应的逻辑电路，来消除这种多通道之间的延时，以确保高速接口稳定可靠。
发明内容
为解决上述问题，本发明提供一种高速接口的固定延时电路，能够实现高速接口多通道数据之间的初始化对齐。
本发明提供一种高速接口的固定延时电路，包括：
计数器电路，用于生成任意比特的移位选择信号；
数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；
时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；
同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。
可选地，所述数据选择器电路包括：第一D触发器组、第二D触发器组以及选择器电路，所述第一D触发器组和所述D触发器组分别包括m个D触发器，所述选择器电路包括m个多路复用器，m为所述第一并行数据信号所包括的路数，其中，
所述第一D触发器组的各D触发器的输入端对应输入第一并行数据信号的一路信号，所述第二D触发器组的各D触发器的输入端分别连接至对应的所述第一D触发器组的各D触发器的输出端，所述第一D触发器组的各D触发器以及所述第二D触发器组的各D触发器的时钟端输入第一低速时钟；
所述第二D触发器组的各D触发器的输出信号和所述第一D触发器组的各D触发器的输出信号，构成m组选择器输入信号分别输入到各所述多路复用器，每组选择器输入信号依次移位一个比特，各所述多路复用器的控制端输入所述移位选择信号。
可选地，所述同步电路包括：第三D触发器组，所述第三D触发器组包括m个D触发器，各D触发器的输入端连接至对应的多路复用器的输出端，各D触发器的时钟端输入所述第二低速时钟。
可选地，所述第一并行数据信号由解串电路对串行数据解串后得到。
可选地，所述计数器电路生成的移位选择信号指示的移位比特数少于所述第一并行数据信号的总数的最大数目。
可选地，所述时钟选择器包括信号处理单元和选择器单元，其中，
所述信号处理单元，用于对移位选择信号进行处理，使得处理后的移位选择信号始终同步于需要切换的时钟；
所述选择器单元，用于根据处理后的移位选择信号输出所述第二低速时钟。
本发明提供的高速接口的固定延时电路，应用于多通道高速接口不同通道之间的数据初始化对齐，移位选择信号可以产生任意计数位宽信号，从而能选择相应相位的时钟和重新排列的并行数据，在多通道数据相对之间可以调整任意比特位的距离，消除数据之间的信号延时，保证多通道工作的稳定可靠。同时使用的时钟选择器能够消除时钟切换时出现的毛刺，实用效果明显。
附图说明
图1为本发明一实施例提供的高速接口的固定延时电路的结构框图；
图2为本发明一实施例提供的数据选择器电路和同步电路的结构示意图；
图3为本发明一实施例提供的适用于8路并行数据信号的数据选择器电路和同步电路的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明一实施例提供一种高速接口的固定延时电路，如图1所示，所述电路包括：
计数器电路11，用于生成任意比特的移位选择信号；
数据选择器电路12，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有一定的移位；
时钟选择器电路13，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路满足相位要求的时钟进行输出，形成第二低速时钟；
同步电路14，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。
本实施例中，计数器电路11会根据寄存器配置产生移位选择信号sel<n:0>，数据选择器电路12对解串后得到的第一并行数据<m:0>进行重新排列，根据移位选择信号sel<n:0>选择出新的并行数据组合，重新排列的结果为第二并行数据<m+n:+n>；时钟选择器电路13根据移位选择信号sel<n:0>选择n相位的第二低速时钟clk2，同步电路14根据n相位的第二低速时钟clk2来对重新排列的第二并行数据<m+n:+n>进行同步，进而实现数据的相对移位。
可选地，图2为数据选择器电路12和同步电路14的一种具体实现结构图，数据选择器电路12包括：第一D触发器组201、第二D触发器组202以及选择器电路203，第一D触发器组201和第二D触发器组202分别包括m个D触发器，选择器电路203包括m个多路复用器，m为输入的第一并行数据信号所包括的路数。其中，所述第一D触发器组的各D触发器的输入端对应输入第一并行数据信号的一路信号，所述第二D触发器组的各D触发器的输入端分别连接至对应的所述第一D触发器组的各D触发器的输出端，所述第一D触发器组的各D触发器以及所述第二D触发器组的各D触发器的时钟端输入第一低速时钟；
所述第二D触发器组的各D触发器的输出信号和所述第一D触发器组的各D触发器的输出信号，构成m组选择器输入信号分别输入到各所述多路复用器，每组选择器输入信号依次移位一个比特，各所述多路复用器的控制端输入所述移位选择信号。
同步电路14包括：第三D触发器组204，第三D触发器组204包括m个D触发器，各D触发器的输入端连接至对应的多路复用器的输出端，各D触发器的时钟端输入所述第二低速时钟。
如果数据选择器电路12输入的数据信号包含m比特的数据字，其中每个数据字中的比特被编号为0-m-1，即<m-1:0>，其中比特0是每个数据字中的第一个比特，比特1是每个数据字中的第二个比特，以此类推，比特m-1是每个数据字中的第m个比特。
在图2的实施例中，解串电路对串行数据解串后生成指示m比特的数据字的m个数据信号D_0<0>～D_0<m-1>，信号D_0<0>指示从串行数据接收的第一个比特，信号D_0<1>指示从串行数据接收的第二个比特，信号D_0<2>指示从串行数据接收的第三个比特，以此类推，信号D_0<m-2>指示从串行数据接收的倒数第二个比特，D_0<m-1>指示从串行数据最近接收的比特。
数据信号D_0<0>～D_0<m-1>被相应地输入至第一D触发器组的各D触发器的输入端，第一低速时钟clk1输入至第一D触发器组的各D触发器的时钟端，第一D触发器组的各D触发器响应于时钟信号clk1的每个上升沿将在它们的Q输出处的数据信号D_0<0>～D_0<m-1>的值相应地存储在数据信号D_1<0>～D_1<m-1>中。
数据信号D_1<0>～D_1<m-1>被相应地输入至第二D触发器组的各D触发器的输入端，第一低速时钟clk1输入至第二D触发器组的各D触发器的时钟端，第二D触发器组的各D触发器响应于时钟信号clk1的每个上升沿将在它们的Q输出处的数据信号D_1<0>～D_1<m-1>的值相应地存储在数据信号D_2<0>～D_2<m-1>中。
数据信号D_2<0>～D_2<m-1>被相应地输入至第一个多路复用器的多路复用输入，
数据信号D_2<1>～D_2<m-1>和数据信号D_1<0>被相应地输入至第二个多路复用器的多路复用输入，
数据信号D_2<2>～D_2<m-1>和数据信号D_1<0>～D_1<1>被相应地输入至第三个多路复用器的多路复用输入，
依此类推，每个多路复用器的多路复用输入依次移位一个比特，数据信号D_2<m-2>～D_2<m-1>和数据信号D_1<0>～D_1<m-3>被相应地输入至第m-1个多路复用器的多路复用输入，
数据信号D_2<m-1>和数据信号D_1<0>～D_1<m-2>被相应地输入至第m个多路复用器的多路复用输入，
移位选择信号sel<n:0>被输入至各多路复用器的控制端。
m个多路复用器基于移位选择信号sel<n:0>的值和在它们的多路复用输入处的信号在它们的输出处相应地生成数据信号DM<0>～DM<m-1>。
数据信号DM<0>～DM<m-1>被相应地输入至第三D触发器组204的各D触发器的输入端，第二低速时钟clk2输入至第三D触发器组的各D触发器的时钟端，第三D触发器组的各D触发器响应于时钟信号clk2的每个上升沿将在它们的Q输出处的数据信号DM<0>～DM<m-1>的值相应地存储在数据信号D_out<0>～D_out<m-1>中。
m个多路复用器根据移位选择信号sel<n>的值n(0≤n≤m-1)选择每个选择器的输出信号，从而形成新的低速并行数据<m+n：n>。
如果移位选择信号sel<n:0>的值等于0，则m个多路复用器将数据信号D_2<0>～D_2<m-1>的值相应地提供给数据信号DM<0>～DM<m-1>；
如果移位选择信号sel<n:0>的值等于1，则m个多路复用器将数据信号D_2<1>～D_2<m-1>和数据信号D_1<0>的值相应地提供给数据信号DM<0>～DM<m-1>；
以此类推，如果移位选择信号sel<n:0>的值等于m-1，则m个多路复用器将数据信号D_2<m-1>和数据信号D_1<0>～D_1<m-2>的值相应地提供给数据信号DM<0>～DM<m-1>。
作为示例，如图3所示，解串电路对串行数据解串后生成指示8比特的数据字的8个数据信号D_0<0>～D_0<7>，信号D_0<0>指示从串行数据接收的第一个比特，信号D_0<1>指示从串行数据接收的第二个比特，信号D_0<2>指示从串行数据接收的第三个比特，以此类推，D_0<7>指示从串行数据最近接收的比特。
数据信号D_0<0>～D_0<7>被相应地输入至第一D触发器组的各D触发器301-308的输入端，第一低速时钟clk1输入至第一D触发器组的各D触发器301-308的时钟端，第一D触发器组的各D触发器301-308响应于时钟信号clk1的每个上升沿将在它们的Q输出处的数据信号D_0<0>～D_0<7>的值相应地存储在数据信号D_1<0>～D_1<7>中。
数据信号D_1<0>～D_1<7>被相应地输入至第二D触发器组的各D触发器311-318的输入端，第一低速时钟clk1输入至第二D触发器组的各D触发器311-318的时钟端，第二D触发器组的各D触发器311-318响应于时钟信号clk1的每个上升沿将在它们的Q输出处的数据信号D_1<0>～D_1<7>的值相应地存储在数据信号D_2<0>～D_2<7>中。
数据信号D_2<0>～D_2<7>被相应地输入至多路复用器321的多路复用输入，
数据信号D_2<1>～D_2<7>和数据信号D_1<0>被相应地输入至多路复用器322的多路复用输入，
数据信号D_2<2>～D_2<7>和数据信号D_1<0>～D_1<1>被相应地输入至多路复用器323的多路复用输入，
数据信号D_2<3>～D_2<7>和数据信号D_1<0>～D_1<2>被相应地输入至多路复用器324的多路复用输入，
数据信号D_2<4>～D_2<7>和数据信号D_1<0>～D_1<3>被相应地输入至多路复用器325的多路复用输入，
数据信号D_2<5>～D_2<7>和数据信号D_1<0>～D_1<4>被相应地输入至多路复用器326的多路复用输入，
数据信号D_2<6>～D_2<7>和数据信号D_1<0>～D_1<5>被相应地输入至多路复用器327的多路复用输入，
数据信号D_2<7>和数据信号D_1<0>～D_1<6>被相应地输入至多路复用器328的多路复用输入，
移位选择信号sel<n:0>被输入至各多路复用器321-328的控制端。
8个多路复用器321-328基于移位选择信号sel<n:0>的值和在它们的多路复用输入处的信号在它们的输出处相应地生成数据信号DM<0>～DM<7>。
数据信号DM<0>～DM<7>被相应地输入至第三D触发器组204的各D触发器331-338的输入端，第二低速时钟clk2输入至第三D触发器组的各D触发器331-338的时钟端，第三D触发器组的各D触发器331-338响应于时钟信号clk2的每个上升沿将在它们的Q输出处的数据信号DM<0>～DM<7>的值相应地存储在数据信号D_out<0>～D_out<7>中。
如果移位选择信号sel<7:0>的值等于0，则8个多路复用器将数据信号D_2<0>～D_2<7>的值相应地提供给数据信号DM<0>～DM<7>；
如果移位选择信号sel<7:0>的值等于1，则8个多路复用器将数据信号D_2<1>～D_2<7>和数据信号D_1<0>的值相应地提供给数据信号
DM<0>～DM<7>；
以此类推，如果移位选择信号sel<7:0>的值等于7，则8个多路复用器将数据信号D_2<7>和数据信号D_1<0>～D_1<6>的值相应地提供给数据信号DM<0>～DM<7>。
进一步地，本实施例中，所述时钟选择器包括信号处理单元和选择器单元，其中，
所述信号处理单元，用于对移位选择信号进行处理，使得处理后的移位选择信号始终同步于需要切换的时钟；
所述选择器单元，用于根据处理后的移位选择信号输出所述第二低速时钟。
本发明实施例提供的高速接口的固定延时电路，应用于多通道高速接口不同通道之间的数据初始化对齐，移位选择信号可以产生任意计数位宽信号，从而能选择相应相位的时钟和重新排列的并行数据，在多通道数据相对之间可以调整任意比特位的距离，消除数据之间的信号延时，保证多通道工作的稳定可靠。同时使用的时钟选择器能够消除时钟切换时出现的毛刺，实用效果明显。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (6)

1.一种高速接口的固定延时电路，其特征在于，包括：
计数器电路，用于生成任意比特的移位选择信号；
数据选择器电路，用于接收第一并行数据信号，并根据所述移位选择信号和第一低速时钟对所述第一并行数据信号进行重新排列，得到第二并行数据信号，所述第二并行数据信号所指示的比特的位置相对于所述第一并行数据信号所指示的比特的位置具有所述移位选择信号指示的移位比特数；
时钟选择器电路，用于根据所述移位选择信号从多路具有不同相位的输入时钟中选择一路时钟进行输出，形成第二低速时钟；
同步电路，用于根据所述第二低速时钟对所述第二并行数据信号进行同步。
2.根据权利要求1所述的高速接口的固定延时电路，其特征在于，所述数据选择器电路包括：第一D触发器组、第二D触发器组以及选择器电路，所述第一D触发器组和所述D触发器组分别包括m个D触发器，所述选择器电路包括m个多路复用器，m为所述第一并行数据信号所包括的路数，其中，
所述第一D触发器组的各D触发器的输入端对应输入第一并行数据信号的一路信号，所述第二D触发器组的各D触发器的输入端分别连接至对应的所述第一D触发器组的各D触发器的输出端，所述第一D触发器组的各D触发器以及所述第二D触发器组的各D触发器的时钟端输入第一低速时钟；
所述第二D触发器组的各D触发器的输出信号和所述第一D触发器组的各D触发器的输出信号，构成m组选择器输入信号分别输入到各所述多路复用器，每组选择器输入信号依次移位一个比特，各所述多路复用器的控制端输入所述移位选择信号。
3.根据权利要求2所述的高速接口的固定延时电路，其特征在于，所述同步电路包括：第三D触发器组，所述第三D触发器组包括m个D触发器，各D触发器的输入端连接至对应的多路复用器的输出端，各D触发器的时钟端输入所述第二低速时钟。
4.根据权利要求1所述的高速接口的固定延时电路，其特征在于，所述第一并行数据信号由解串电路对串行数据解串后得到。
5.根据权利要求1所述的高速接口的固定延时电路，其特征在于，所述计数器电路生成的移位选择信号指示的移位比特数少于所述第一并行数据信号的总数的最大数目。
6.根据权利要求1所述的高速接口的固定延时电路，其特征在于，所述时钟选择器包括信号处理单元和选择器单元，其中，
所述信号处理单元，用于对移位选择信号进行处理，使得处理后的移位选择信号始终同步于需要切换的时钟；
所述选择器单元，用于根据处理后的移位选择信号输出所述第二低速时钟。
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