JP2734401B2 - データ多重回路 - Google Patents
データ多重回路Info
- Publication number
- JP2734401B2 JP2734401B2 JP7088003A JP8800395A JP2734401B2 JP 2734401 B2 JP2734401 B2 JP 2734401B2 JP 7088003 A JP7088003 A JP 7088003A JP 8800395 A JP8800395 A JP 8800395A JP 2734401 B2 JP2734401 B2 JP 2734401B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- data
- selector
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数の信号を時分割多重
化する低消費電力型のデータ多重回路に関する。
化する低消費電力型のデータ多重回路に関する。
【０００２】
【従来の技術】図３は従来のデータ多重回路の構成を示
すブロック図であり、図４は図３に示したデータ多重回
路の動作を示すタイミングチャートである。
すブロック図であり、図４は図３に示したデータ多重回
路の動作を示すタイミングチャートである。
【０００３】図３において、データ多重回路はＣＭＯＳ
などの素子によって構成され、同じ速度のｎ個のデータ
信号Ｉ1 〜Ｉn をデータ信号Ｉ1 〜Ｉn のｎ倍の速度で
それぞれサンプリングして多重化するセレクタ回路１１
と、セレクタ回路１１を制御するためのセレクタ制御信
号を生成するセレクタ制御信号生成回路１２と、セレク
タ回路１１から出力された出力信号を波形整形する信号
整形回路１３とによって構成されている。
などの素子によって構成され、同じ速度のｎ個のデータ
信号Ｉ1 〜Ｉn をデータ信号Ｉ1 〜Ｉn のｎ倍の速度で
それぞれサンプリングして多重化するセレクタ回路１１
と、セレクタ回路１１を制御するためのセレクタ制御信
号を生成するセレクタ制御信号生成回路１２と、セレク
タ回路１１から出力された出力信号を波形整形する信号
整形回路１３とによって構成されている。
【０００４】このような構成において、図４に示すよう
にｎ個のデータ信号Ｉ1 〜Ｉn はそれぞれ同じ速度で、
かつ同期がとられてセレクタ回路１１に入力されてい
る。
にｎ個のデータ信号Ｉ1 〜Ｉn はそれぞれ同じ速度で、
かつ同期がとられてセレクタ回路１１に入力されてい
る。
【０００５】セレクタ制御信号生成回路１２から出力さ
れるセレクタ制御信号は、データ信号Ｉ1 〜Ｉn のｎ倍
の速度のクロックＣＬＫで１からｎまでカウントアップ
する信号であり、データ信号のデータの変化点に同期し
てカウントを開始する。
れるセレクタ制御信号は、データ信号Ｉ1 〜Ｉn のｎ倍
の速度のクロックＣＬＫで１からｎまでカウントアップ
する信号であり、データ信号のデータの変化点に同期し
てカウントを開始する。
【０００６】セレクタ回路１１ではセレクタ制御信号の
各カウント値に同期してデータ信号Ｉ1 〜Ｉn の値Ｎ11
〜Ｎn1、Ｎ12〜Ｎn2、Ｎ13〜Ｎn3、…をそれぞれ順にサ
ンプリングし、時分割多重して出力する。このとき、セ
レクタ回路１１から出力される出力信号はデータ信号Ｉ
1 〜Ｉn のｎ倍の速度の信号となる。
各カウント値に同期してデータ信号Ｉ1 〜Ｉn の値Ｎ11
〜Ｎn1、Ｎ12〜Ｎn2、Ｎ13〜Ｎn3、…をそれぞれ順にサ
ンプリングし、時分割多重して出力する。このとき、セ
レクタ回路１１から出力される出力信号はデータ信号Ｉ
1 〜Ｉn のｎ倍の速度の信号となる。
【０００７】そして、セレクタ回路１１の出力信号は、
信号整形回路１３を構成するフリップフロップ等によっ
て各変化点の雑音等が取り除かれて波形整形が行われ、
同時にクロックＣＬＫに同期した多重化信号ｍとなる。
信号整形回路１３を構成するフリップフロップ等によっ
て各変化点の雑音等が取り除かれて波形整形が行われ、
同時にクロックＣＬＫに同期した多重化信号ｍとなる。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のデータ多重回路では、ｎ個のデータ信号が全
て同じ値のときでも、セレクタ回路はｎ個のデータ信号
をそれぞれ順に選択して多重化していた。また、信号整
形回路でも同じ値の出力をそれぞれクロックに同期させ
て出力していたため、無駄な電力を消費していた。
うな従来のデータ多重回路では、ｎ個のデータ信号が全
て同じ値のときでも、セレクタ回路はｎ個のデータ信号
をそれぞれ順に選択して多重化していた。また、信号整
形回路でも同じ値の出力をそれぞれクロックに同期させ
て出力していたため、無駄な電力を消費していた。
【０００９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、無駄な
動作を減少させて消費電力を低減したデータ多重回路を
提供することを目的とする。
る問題点を解決するためになされたものであり、無駄な
動作を減少させて消費電力を低減したデータ多重回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明のデータ多重回路は、任意の数のデータ信号がそ
れぞれ同じ速度で同期して入力され、前記データ信号の
速度の前記任意の数倍の速度をもつ第１のクロックによ
って、前記任意の数だけカウントするセレクタ制御信号
生成回路と、前記セレクタ制御信号生成回路のカウント
値に同期して前記任意の数のデータ信号の値をそれぞれ
サンプリングして時分割多重するセレクタ回路と、前記
セレクタ回路の出力信号を前記第１のクロックに同期さ
せて出力する信号整形回路とを有するデータ多重回路に
おいて、前記任意の数のデータ信号の値が全て同じであ
るか否かを判断し、その判断結果を出力する信号比較回
路と、前記信号比較回路の出力信号によって、前記任意
の数のデータ信号の中に異なる値がある場合は前記第１
のクロックを選択し、前記任意の数のデータ信号の値が
全て同じである場合は前記データ信号と同じ速度をもつ
第２のクロックを選択するクロック選択回路とを有し、
前記セレクタ制御信号生成回路は、前記任意の数のデー
タ信号の値が全て同じである場合、前記信号比較回路の
出力信号によって前記カウントを停止し、前記セレクタ
回路は、前記セレクタ制御信号生成回路が前記カウント
を停止したら、前記任意の数のデータ信号のうちの１つ
のデータ信号の値をサンプリングして出力し、前記信号
整形回路は、前記任意の数のデータ信号の値が全て同じ
である場合、前記セレクタ回路の出力信号を前記クロッ
ク選択回路から送られる前記第２のクロックに同期させ
て出力することを特徴とする。
本発明のデータ多重回路は、任意の数のデータ信号がそ
れぞれ同じ速度で同期して入力され、前記データ信号の
速度の前記任意の数倍の速度をもつ第１のクロックによ
って、前記任意の数だけカウントするセレクタ制御信号
生成回路と、前記セレクタ制御信号生成回路のカウント
値に同期して前記任意の数のデータ信号の値をそれぞれ
サンプリングして時分割多重するセレクタ回路と、前記
セレクタ回路の出力信号を前記第１のクロックに同期さ
せて出力する信号整形回路とを有するデータ多重回路に
おいて、前記任意の数のデータ信号の値が全て同じであ
るか否かを判断し、その判断結果を出力する信号比較回
路と、前記信号比較回路の出力信号によって、前記任意
の数のデータ信号の中に異なる値がある場合は前記第１
のクロックを選択し、前記任意の数のデータ信号の値が
全て同じである場合は前記データ信号と同じ速度をもつ
第２のクロックを選択するクロック選択回路とを有し、
前記セレクタ制御信号生成回路は、前記任意の数のデー
タ信号の値が全て同じである場合、前記信号比較回路の
出力信号によって前記カウントを停止し、前記セレクタ
回路は、前記セレクタ制御信号生成回路が前記カウント
を停止したら、前記任意の数のデータ信号のうちの１つ
のデータ信号の値をサンプリングして出力し、前記信号
整形回路は、前記任意の数のデータ信号の値が全て同じ
である場合、前記セレクタ回路の出力信号を前記クロッ
ク選択回路から送られる前記第２のクロックに同期させ
て出力することを特徴とする。
【００１１】このとき、セレクタ制御信号生成回路、セ
レクタ回路、信号整形回路、信号比較回路、およびクロ
ック選択回路はＣＭＯＳで構成されていてもよい。
レクタ回路、信号整形回路、信号比較回路、およびクロ
ック選択回路はＣＭＯＳで構成されていてもよい。
【００１２】
【作用】上記のように構成された本発明のデータ多重回
路は、任意の数のデータ信号の値が全て同じである場
合、セレクタ制御生成回路は信号比較回路の出力信号に
よってカウントを停止し、セレクタ回路は任意の数のデ
ータ信号のうちの１つのデータ信号の値のみをサンプリ
ングして出力し、信号整形回路はセレクタ回路の出力信
号をデータ信号と同じ速度の第２のクロックに同期させ
て出力する。
路は、任意の数のデータ信号の値が全て同じである場
合、セレクタ制御生成回路は信号比較回路の出力信号に
よってカウントを停止し、セレクタ回路は任意の数のデ
ータ信号のうちの１つのデータ信号の値のみをサンプリ
ングして出力し、信号整形回路はセレクタ回路の出力信
号をデータ信号と同じ速度の第２のクロックに同期させ
て出力する。
【００１３】したがって、時分割多重のためにデータ信
号の任意の数だけ行っていたカウント動作、サンプリン
グ動作、および同期動作が１度しか行われなくなり、任
意の数のデータ信号の値が全て同じであるにもかかわら
ず任意の数だけ行っていた無駄な時分割多重動作がなく
なる。
号の任意の数だけ行っていたカウント動作、サンプリン
グ動作、および同期動作が１度しか行われなくなり、任
意の数のデータ信号の値が全て同じであるにもかかわら
ず任意の数だけ行っていた無駄な時分割多重動作がなく
なる。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明のデータ多重回路の構成を示
すブロック図であり、図２は図１に示したデータ多重回
路の動作を示すタイミングチャートである。
すブロック図であり、図２は図１に示したデータ多重回
路の動作を示すタイミングチャートである。
【００１６】図１において、本実施例のデータ多重回路
は、データ信号Ｉ1 〜Ｉn の値が全て同じであるか否か
を判断する信号比較回路４と、信号比較回路４の出力に
よって、データ信号Ｉ1 〜Ｉn のｎ倍の速度の第１のク
ロックＣＬＫ１、またはデータ信号Ｉ1 〜Ｉn と同じ速
度の第２のクロックＣＬＫ２を選択するクロック選択回
路５とを従来のデータ多重回路に加えた構成である。そ
の他のセレクタ回路１、セレクタ制御信号生成回路２、
および信号整形回路３は従来と同様であるため、その説
明は省略する。
は、データ信号Ｉ1 〜Ｉn の値が全て同じであるか否か
を判断する信号比較回路４と、信号比較回路４の出力に
よって、データ信号Ｉ1 〜Ｉn のｎ倍の速度の第１のク
ロックＣＬＫ１、またはデータ信号Ｉ1 〜Ｉn と同じ速
度の第２のクロックＣＬＫ２を選択するクロック選択回
路５とを従来のデータ多重回路に加えた構成である。そ
の他のセレクタ回路１、セレクタ制御信号生成回路２、
および信号整形回路３は従来と同様であるため、その説
明は省略する。
【００１７】このような構成において、次に、図１を参
照しつつ図２を用いて本実施例のデータ多重回路の動作
について説明する。
照しつつ図２を用いて本実施例のデータ多重回路の動作
について説明する。
【００１８】ｎ個のデータ信号Ｉ1 〜Ｉn が入力される
と、信号比較回路４はデータ信号Ｉ 1 〜Ｉn の値をそれ
ぞれ比較して、それらの値が全て同じであるか否かを判
断する。そして、判断結果である比較結果信号として、
データ信号Ｉ1 〜Ｉn の中に異なる値がある場合は、”
Ｈ”（Ｈｉｇｈレベル）の信号を、またデータ信号の値
が全て同じである場合は、”Ｌ”（Ｌｏｗレベル）の信
号をクロック選択回路５とセレクタ制御信号生成回路２
とに出力する。
と、信号比較回路４はデータ信号Ｉ 1 〜Ｉn の値をそれ
ぞれ比較して、それらの値が全て同じであるか否かを判
断する。そして、判断結果である比較結果信号として、
データ信号Ｉ1 〜Ｉn の中に異なる値がある場合は、”
Ｈ”（Ｈｉｇｈレベル）の信号を、またデータ信号の値
が全て同じである場合は、”Ｌ”（Ｌｏｗレベル）の信
号をクロック選択回路５とセレクタ制御信号生成回路２
とに出力する。
【００１９】クロック選択回路５では比較結果信号が”
Ｈ”の場合、データ信号Ｉ1 〜Ｉnのｎ倍の速度である
第１のクロックＣＬＫ１を選択し、比較結果信号が”
Ｌ”の場合はデータ信号Ｉ1 〜Ｉn と同じ速度である第
２のクロックＣＬＫ２を選択して信号整形回路３に出力
する。
Ｈ”の場合、データ信号Ｉ1 〜Ｉnのｎ倍の速度である
第１のクロックＣＬＫ１を選択し、比較結果信号が”
Ｌ”の場合はデータ信号Ｉ1 〜Ｉn と同じ速度である第
２のクロックＣＬＫ２を選択して信号整形回路３に出力
する。
【００２０】ここで、図２に示した区間ａのように、デ
ータ信号Ｉ1 〜Ｉn の値であるＮ11〜Ｎn1の中に異なる
値がある場合、セレクタ制御信号生成回路２は従来と同
様に第１のクロックＣＬＫ１によって１〜ｎまでのカウ
ントアップを行い、第１のクロックＣＬＫ１によってカ
ウントしたセレクタ制御信号をセレクタ回路１に送出す
る。そして、セレクタ回路１ではｎ個のデータ信号Ｉ1
〜Ｉn の値Ｎ11〜Ｎn1をそれぞれ順に選択して時分割多
重を行う。また、クロック選択回路５ではデータ信号Ｉ
1 〜Ｉn のｎ倍の速度である第１のクロックＣＬＫ１が
選択されているため、信号整形回路３は従来と同様にセ
レクタ回路１からの出力信号を第１のクロックＣＬＫ１
に同期させて出力する。
ータ信号Ｉ1 〜Ｉn の値であるＮ11〜Ｎn1の中に異なる
値がある場合、セレクタ制御信号生成回路２は従来と同
様に第１のクロックＣＬＫ１によって１〜ｎまでのカウ
ントアップを行い、第１のクロックＣＬＫ１によってカ
ウントしたセレクタ制御信号をセレクタ回路１に送出す
る。そして、セレクタ回路１ではｎ個のデータ信号Ｉ1
〜Ｉn の値Ｎ11〜Ｎn1をそれぞれ順に選択して時分割多
重を行う。また、クロック選択回路５ではデータ信号Ｉ
1 〜Ｉn のｎ倍の速度である第１のクロックＣＬＫ１が
選択されているため、信号整形回路３は従来と同様にセ
レクタ回路１からの出力信号を第１のクロックＣＬＫ１
に同期させて出力する。
【００２１】一方、図２に示した区間ｂのように、デー
タ信号Ｉ1 〜Ｉn の値であるＮ12〜Ｎn2が全て同じ値の
場合、セレクタ制御信号生成回路２は信号比較回路４の
比較結果信号によってカウント動作を停止し、セレクタ
制御信号の値を固定する。
タ信号Ｉ1 〜Ｉn の値であるＮ12〜Ｎn2が全て同じ値の
場合、セレクタ制御信号生成回路２は信号比較回路４の
比較結果信号によってカウント動作を停止し、セレクタ
制御信号の値を固定する。
【００２２】セレクタ回路１はセレクタ制御信号の値が
固定されたために、データ信号Ｉ1の値である”Ｎ12”
のみを選択して、”Ｎ12”の値に固定した信号を出力す
る。また、クロック選択回路５ではデータ信号Ｉ1 〜Ｉ
n と同じ速度である第２のクロックＣＬＫ２が選択され
ているため、信号整形回路３はセレクタ回路１からの出
力信号を第２のクロックＣＬＫ２に同期させて出力す
る。
固定されたために、データ信号Ｉ1の値である”Ｎ12”
のみを選択して、”Ｎ12”の値に固定した信号を出力す
る。また、クロック選択回路５ではデータ信号Ｉ1 〜Ｉ
n と同じ速度である第２のクロックＣＬＫ２が選択され
ているため、信号整形回路３はセレクタ回路１からの出
力信号を第２のクロックＣＬＫ２に同期させて出力す
る。
【００２３】したがって、データ信号Ｉ1 〜Ｉnの値が
全て同じ場合、セレクタ回路１、セレクタ制御信号生成
回路２、および信号整形回路３は従来の１／ｎの動作し
か行わないことになる。
全て同じ場合、セレクタ回路１、セレクタ制御信号生成
回路２、および信号整形回路３は従来の１／ｎの動作し
か行わないことになる。
【００２４】本実施例の各回路を構成する素子としては
ＣＭＯＳ構造のものが用いられているが、ＣＭＯＳ等か
ら構成される回路の消費電力は一般にスイッチング動作
時の消費電流が主なものであるため、従来例に比較して
回路構成が増加しているものの、無駄なスイッチング動
作がなくなって消費電力が低減される。
ＣＭＯＳ構造のものが用いられているが、ＣＭＯＳ等か
ら構成される回路の消費電力は一般にスイッチング動作
時の消費電流が主なものであるため、従来例に比較して
回路構成が増加しているものの、無駄なスイッチング動
作がなくなって消費電力が低減される。
【００２５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００２６】任意の数のデータ信号の値が全て同じであ
るか否かを判断する信号比較回路と、任意の数のデータ
信号のうち異なる値がある場合は第１のクロックを選択
し、任意の数のデータ信号の値が全て同じである場合は
第２のクロックを選択するクロック選択回路とを有し、
任意の数のデータ信号の値が全て同じである場合、セレ
クタ制御信号生成回路は信号比較回路の出力信号によっ
てカウントを停止し、セレクタ回路は任意の数のデータ
信号のうちの１つのデータ信号の値をサンプリングして
出力し、信号整形回路はセレクタ回路の出力信号をクロ
ック選択回路から送られる第２のクロックに同期させて
出力することで、任意の数のデータ信号が全て同じであ
るにもかかわらずセレクタ回路、セレクタ制御信号生成
回路、および信号整形回路で行っていた無駄な時分割多
重動作がなくなり、消費電力が低減される。
るか否かを判断する信号比較回路と、任意の数のデータ
信号のうち異なる値がある場合は第１のクロックを選択
し、任意の数のデータ信号の値が全て同じである場合は
第２のクロックを選択するクロック選択回路とを有し、
任意の数のデータ信号の値が全て同じである場合、セレ
クタ制御信号生成回路は信号比較回路の出力信号によっ
てカウントを停止し、セレクタ回路は任意の数のデータ
信号のうちの１つのデータ信号の値をサンプリングして
出力し、信号整形回路はセレクタ回路の出力信号をクロ
ック選択回路から送られる第２のクロックに同期させて
出力することで、任意の数のデータ信号が全て同じであ
るにもかかわらずセレクタ回路、セレクタ制御信号生成
回路、および信号整形回路で行っていた無駄な時分割多
重動作がなくなり、消費電力が低減される。
【図１】本発明のデータ多重回路の構成を示すブロック
図である。
図である。
【図２】図１に示したデータ多重回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】従来のデータ多重回路の構成を示すブロック図
である。
である。
【図４】図３に示したデータ多重回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
１ セレクタ回路 ２ セレクタ制御信号生成回路 ３ 信号整形回路 ４ 信号比較回路 ５ クロック選択回路 ＣＬＫ１ 第１のクロック ＣＬＫ２ 第２のクロック Ｉ1 〜Ｉn データ信号 ｍ 多重化信号
Claims (2)
- 【請求項１】 任意の数のデータ信号がそれぞれ同じ速
度で同期して入力され、 前記データ信号の速度の前記任意の数倍の速度をもつ第
１のクロックによって、前記任意の数だけカウントする
セレクタ制御信号生成回路と、 前記セレクタ制御信号生成回路のカウント値に同期して
前記任意の数のデータ信号の値をそれぞれサンプリング
して時分割多重するセレクタ回路と、 前記セレクタ回路の出力信号を前記第１のクロックに同
期させて出力する信号整形回路と、 を有するデータ多重回路において、 前記任意の数のデータ信号の値が全て同じであるか否か
を判断し、その判断結果を出力する信号比較回路と、 前記信号比較回路の出力信号によって、前記任意の数の
データ信号の中に異なる値がある場合は前記第１のクロ
ックを選択し、前記任意の数のデータ信号の値が全て同
じである場合は前記データ信号と同じ速度をもつ第２の
クロックを選択するクロック選択回路と、を有し、 前記セレクタ制御信号生成回路は、前記任意の数のデー
タ信号の値が全て同じである場合、前記信号比較回路の
出力信号によって前記カウントを停止し、 前記セレクタ回路は、前記セレクタ制御信号生成回路が
前記カウントを停止したら、前記任意の数のデータ信号
のうちの１つのデータ信号の値をサンプリングして出力
し、 前記信号整形回路は、前記任意の数のデータ信号の値が
全て同じである場合、前記セレクタ回路の出力信号を前
記クロック選択回路から送られる前記第２のクロックに
同期させて出力することを特徴とするデータ多重回路。 - 【請求項２】 請求項１に記載のデータ多重回路におい
て、 セレクタ制御信号生成回路、セレクタ回路、信号整形回
路、信号比較回路、およびクロック選択回路はＣＭＯＳ
で構成されていることを特徴とするデータ多重回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088003A JP2734401B2 (ja) | 1995-04-13 | 1995-04-13 | データ多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088003A JP2734401B2 (ja) | 1995-04-13 | 1995-04-13 | データ多重回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288922A JPH08288922A (ja) | 1996-11-01 |
| JP2734401B2 true JP2734401B2 (ja) | 1998-03-30 |
Family
ID=13930621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7088003A Expired - Lifetime JP2734401B2 (ja) | 1995-04-13 | 1995-04-13 | データ多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734401B2 (ja) |
-
1995
- 1995-04-13 JP JP7088003A patent/JP2734401B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288922A (ja) | 1996-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2576366B2 (ja) | 可変遅延バッファ回路 | |
| US20220385279A1 (en) | Fixed time-delay circuit of high-speed interface | |
| US5014271A (en) | Pulse insertion circuit | |
| JP2734401B2 (ja) | データ多重回路 | |
| JP3508762B2 (ja) | 分周回路 | |
| JPH0865173A (ja) | パラレルシリアル変換回路 | |
| JPH0645936A (ja) | アナログ・デジタル変換方式 | |
| JPH0779211A (ja) | マルチプレクサのための制御回路 | |
| KR0168921B1 (ko) | 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로 | |
| JP2586712B2 (ja) | 非同期信号選択回路 | |
| JPS6125340A (ja) | 速度変換回路 | |
| KR100210856B1 (ko) | 음성 신호 인터페이스 회로 | |
| JPH0244424B2 (ja) | ||
| JP2621668B2 (ja) | フレーム同期回路 | |
| JP2871688B2 (ja) | ディジタル信号の多重化回路と多重分離回路 | |
| JPH0358639A (ja) | フレームアライナ | |
| JP3327732B2 (ja) | 並列直列変換回路 | |
| JPH06104950A (ja) | 選択回路 | |
| JP3065250B2 (ja) | マルチプレクサ回路 | |
| JP3743109B2 (ja) | ディジタル／アナログ変換回路 | |
| JPH04127711A (ja) | 遅延回路 | |
| JP2000307563A (ja) | フレーム同期検出回路 | |
| JPH06202847A (ja) | 信号生成回路 | |
| JPH03174837A (ja) | タイミング整合回路 | |
| JPH1127250A (ja) | ビット同期装置 |