CN116860181B - Sram阵列的数据选择装置、存储***和***级芯片 - Google Patents

Sram阵列的数据选择装置、存储***和***级芯片 Download PDF

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Abstract

本发明实施方式提出SRAM阵列的数据选择装置、存储***和***级芯片。数据选择装置包括：多路复用器阵列，包含多个多路复用器；包含多个D触发器的D触发器阵列，布置在所述多路复用器阵列的内部；所述多路复用器阵列的输入端与SRAM阵列的输出端连接，所述多路复用器阵列的输出端与总线连接；所述多路复用器阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。节约了D触发器资源，还简化了硬件结构。

Description

SRAM阵列的数据选择装置、存储***和***级芯片
技术领域
本发明属于数据存储领域，特别是静态随机存取存储器（Static Random-AccessMemory，SRAM）阵列的数据选择装置、存储***和***级芯片。
背景技术
SRAM是芯片设计中常用的存储装置。受限于SRAM制造工艺，单块SRAM 容量通常有限。***级芯片 (System on Chip，SOC）对SRAM 需求空间大，通常使用多组SRAM实现大空间存储。SRAM的输出数据距离控制逻辑较远，走线较长，导致输出数据出现时序延迟（timing delay），会给后端的时序收敛带来困难。举例：SRAM依据一定的时序输出数据（比如，在时钟信号的上升沿时输出），由于走线距离等原因导致输出数据出现时序延迟，从而接收端基于该时序不能正常接收数据。
目前，在前端设计时，通常在每个SRAM数据输出端口上直接连接D触发器，在D触发器处清除输出数据的时序延迟，以切断时序路径，便于时序收敛。然而，这种处理方式需要布置大量的D触发器，具有资源成本问题，而且不利于精简硬件结构。
发明内容
本发明实施方式提出SRAM阵列的数据选择装置、存储***和***级芯片。
本发明实施方式的技术方案如下：
一种SRAM阵列的数据选择装置，包括：
多路复用器（MUX）阵列，包含多个MUX；
包含多个D触发器的D触发器阵列，布置在所述MUX阵列的内部；
所述MUX阵列的输入端与SRAM阵列的输出端连接，所述MUX阵列的输出端与总线连接；
所述MUX阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。
在一个实施方式中，所述MUX阵列包括多级的MUX；
所述多个D触发器，并行布置在所述MUX阵列中的相邻级之间的相同位置，或并行布置在所述MUX阵列中的不同位置。
在一个实施方式中，所述MUX阵列包括多级的MUX；
所述D触发器阵列包括第一部分和第二部分；
其中所述第一部分，并行布置在所述MUX阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述MUX阵列中的不同位置。
在一个实施方式中，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
一种存储***，包括：
SRAM阵列，所述SRAM阵列包含多个SRAM组，每个SRAM组包含多个SRAM；
MUX阵列，包含多个MUX；
包含多个D触发器的D触发器阵列，布置在所述MUX阵列的内部；
其中每个MUX的输入端与对应的SRAM组的输出端连接，所述MUX阵列的输出端与总线连接；
所述MUX阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。
在一个实施方式中，所述MUX阵列包括多级的MUX；
所述多个D触发器，并行布置在所述MUX阵列中的相邻级之间的相同位置，或并行布置在所述MUX阵列中的不同位置。
在一个实施方式中，所述MUX阵列包括多级的MUX；
所述D触发器阵列包括第一部分和第二部分；
其中所述第一部分，并行布置在所述MUX阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述MUX阵列中的不同位置。
在一个实施方式中，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
一种***级芯片，包括如上任一项所述的存储***或如上任一项所述的SRAM阵列的数据选择装置。
从上述技术方案可以看出，在本发明实施方式中，数据选择装置包括：MUX阵列，包含多个MUX；包含多个D触发器的D触发器阵列，布置在MUX阵列的内部；MUX阵列的输入端与SRAM阵列的输出端连接，MUX阵列的输出端与总线连接；MUX阵列，用于选择SRAM阵列中的存储数据的输出通路； 布置在输出通路上的D触发器，用于截断输出通路的时序路径。因此，基于MUX阵列与D触发器阵列的协同配合，可以改善时序延迟，还节约了D触发器资源，简化了硬件结构。
附图说明
图1是SRAM阵列的示范性结构图。
图2是本发明实施方式的SRAM阵列的数据选择装置的示范性结构图。
图3是本发明实施方式的SRAM阵列与MUX阵列的示范性结构图。
图4是本发明实施方式的在MUX阵列中布置D触发器阵列的示范性示意图。
实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
为了描述上的简洁和直观，下文通过描述若干代表性的实施方式来对本发明的方案进行阐述。实施方式中大量的细节仅用于帮助理解本发明的方案。但是很明显，本发明的技术方案实现时可以不局限于这些细节。为了避免不必要地模糊了本发明的方案，一些实施方式没有进行细致地描述，而是仅给出了框架。下文中，“包括”是指“包括但不限于”，“根据……”是指“至少根据……，但不限于仅根据……”。由于汉语的语言习惯，下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。
SRAM阵列通常包含多个SRAM组，每个SRAM组中包含多个SRAM。图1是SRAM阵列的示范性结构图。如图1所示的SRAM阵列包含N个SRAM组，分别为SRAM组0、SRAM组1、SRAM组2……SRAM组（N-1）。每个SRAM组中分别包含n个SRAM。因此，SRAM阵列总共包含n*N个SRAM。
当总线对SRAM阵列进行读操作时，选择其中一个SRAM组的数据进行输出。在现有技术中，针对每个SRAM组，分别在该组的数据输出端口上直接连接D触发器，以切断该组数据传输的时序路径，从而便于时序收敛。因此，SRAM阵列总共需要连接至少N个D触发器。
本发明实施方式利用MUX能从多个输入数据中选择数据并将其转发的功能，将MUX与D触发器相互结合，实现能从多个模拟或数字输入信号中选择某个信号并将其转发一种在MUX阵列内部中利用D触发器阵列消除SRAM输出数据的时序延迟的方法，可以在解决时序收敛问题的同时，降低对D触发器的资源需求。
图2是本发明实施方式的SRAM阵列的数据选择装置的示范性结构图。在图2中，SRAM阵列的数据选择装置包括：
MUX阵列，包含多个MUX；
包含多个D触发器的D触发器阵列，布置在MUX阵列的内部；
MUX阵列的输入端与SRAM阵列的输出端连接，MUX阵列的输出端与总线连接；MUX阵列，用于选择SRAM阵列中的存储数据的输出通路；布置在该输出通路上的D触发器，用于截断输出通路的时序路径。
MUX阵列中的每个MUX都可以从SRAM阵列的多个输出通道中选择输出通路。当总线对SRAM阵列进行读操作时，MUX阵列选择SRAM阵列中的一个SRAM组的输出数据，通过MUX阵列的输出端输出到总线。
D触发器是具有记忆功能且具有两个稳定状态的信息存储器件，是构成多种时序电路的基本逻辑单元。在触发边沿到来时，D触发器将输入端的值存入其中，并且这个值与当前存储值无关。在两个有效的脉冲边沿之间，D触发器的输入端D跳转不会影响触发器存储的值。基于D触发器的上述特性，可以利用D触发器截断数据传输的时序路径，从而有利于芯片的时序收敛。
在本发明实施方式中，通过将D触发器阵列布置在MUX阵列的内部，而不是为每个SRAM组的数据输出端口直接连接D触发器，可以显著减少D触发器的部署数量。而且，结合了MUX的多路复用功能的D触发器，可以截断输出到总线的每个输出通路的时序路径，因此还保证了时序收敛。
在一个实施方式中，MUX阵列包括多级的MUX；D触发器阵列中的多个D触发器，并行布置在MUX阵列中的相邻级之间的相同位置。在这里，考虑到每个输出通路的时序延迟特性通常相同或类似，通过将多个D触发器并行布置在MUX阵列中的相邻级之间的相同位置，可以降低布置难度。
在一个实施方式中，MUX阵列包括多级的MUX；D触发器阵列中的多个D触发器，并行布置在MUX阵列中的不同位置。在这里，考虑到各个输出通路的时序延迟特性可能不同（比如，各个输出通路的传输路径长度可能会有差异），需要将多个D触发器并行布置在MUX阵列中的不同位置，以截断每个输出通路的时序路径。
在一个实施方式中，MUX阵列包括多级的MUX；D触发器阵列包括第一部分和第二部分；其中第一部分，并行布置在MUX阵列中的相邻级之间的相同位置；第二部分，并行布置在MUX阵列中的不同位置。在这里，针对时序延迟特性相同的输出通路，将第一部分并行布置在MUX阵列中的相邻级之间的相同位置，从而既可以截断这些时序延迟特性相同的输出通路的时序路径，还可以降低布置难度；针对时序延迟特性不同的输出通路，将第二部分并行布置在MUX阵列中的不同位置，从而能够截断这些时序延迟特性不同的输出通路的时序路径。
在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与时序延迟门限值之间的差值小于预定的差值门限值。
在这里，第一个D触发器的布置位置同时满足：
（1）使得到达第一个D触发器的时序延迟小于预定的时序延迟门限值；
（2）使得到达第一个D触发器的时序延迟与时序延迟门限值之间的差值小于预定的差值门限值。
其中：时序延迟门限值可以是固定值，也可以是可调值。类似地，差值门限值可以是固定值，也可以是可调值。优选地，时序延迟门限值是基于SRAM阵列的最大工作频率所确定的。比如，假定SRAM阵列的最大工作频率为250MHz，则时序延迟门限值可以为1/250MHz=4纳秒（ns）。因此，针对第一个D触发器的这种布置方式，既可以保证到达第一个D触发器后的时序收敛，还可以保证第一个D触发器的布置位置尽量远离SRAM阵列的输出端（从而尽量减少D触发器的部署数目）。比如，可以利用时序延迟测量工具（举例，Prime time）测量到达第一个D触发器的时序延迟。
在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任意两个最接近的D触发器之间的时序延迟小于时序延迟门限值且与时序延迟门限值之间的差值小于预定的差值门限值。
在这里，任意两个最接近的D触发器的布置位置同时满足：
（1）使得任意两个最接近的D触发器之间的时序延迟小于预定的时序延迟门限值；
（2）使得任意两个最接近的D触发器之间的时序延迟与时序延迟门限值之间的差值小于预定的差值门限值。
其中：时序延迟门限值可以是固定值，也可以是可调值。类似地，差值门限值可以是固定值，也可以是可调值。优选地，时序延迟门限值是基于SRAM阵列的最大工作频率所确定的。比如，假定SRAM阵列的最大工作频率为250MHz，则时序延迟门限值可以为1/250MHz=4纳秒（ns）。因此，既可以保证时序收敛，还可以保证任意两个最接近的D触发器之间的距离尽量远（从而尽量减少D触发器的部署数目）。比如，可以利用时序延迟测量工具（举例，Prime time）测量到达任意两个最接近的D触发器之间的时序延迟。
本发明实施方式还提出了一种存储***。存储***包括：SRAM阵列，SRAM阵列包含多个SRAM组，每个SRAM组包含多个SRAM；MUX阵列，包含多个多路复用器；包含多个D触发器的D触发器阵列，布置在MUX阵列的内部；其中每个MUX的输入端与对应的SRAM组的输出端连接，MUX阵列的输出端与总线连接；MUX阵列，用于选择SRAM阵列中的存储数据的输出通路；布置在输出通路上的D触发器，用于截断输出通路的时序路径。
在一个实施方式中，MUX阵列包括多级的MUX；多个D触发器，并行布置在MUX阵列中的相邻级之间的相同位置，或并行布置在MUX阵列中的不同位置。
在一个实施方式中，MUX阵列包括多级的多路复用器；D触发器阵列包括第一部分和第二部分；其中第一部分，并行布置在MUX阵列中的相邻级之间的相同位置；第二部分，并行布置在阵列中的不同位置。
在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与时序延迟门限值之间的差值小于预定的差值门限值。在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任意两个最接近的D触发器之间的时序延迟小于时序延迟门限值且与时序延迟门限值之间的差值小于预定的差值门限值。
图3是本发明实施方式的SRAM阵列与MUX阵列的示范性结构图。
在图3中，SRAM阵列包含N个SRAM组，分别是SRAM组0、SRAM组1、SRAM组2、SRAM组3……SRAM组（N-1）。
MUX阵列包含（M+1）级，分别为位置2处的第1级MUX（MUX_L0_0、MUX_L0_1、MUX_L0_2、MUX_L0_3……MUX_L0_（N/2-1）），位置4处的第2级MUX（MUX_L1_0、MUX_L1_1……MUX_L1_（N/4-1）），位置6处的第3级MUX（MUX_L2_0、MUX_L2_1……MUX_L1_（N/8-1）），等等。
本实施例中，MUX阵列中的每个MUX都实施为二选一的MUX，即具有两个数据输入端和一个数据输出端。第1级MUX中的MUX的两个数据输入端分别连接SRAM阵列中的对应的两个SARM组，中间级MUX的数据输出端分别连接下一级MUX的数据输入端，最后一级MUX的数据输出端连接总线。
可以利用时序延迟测量工具（举例，Prime time）测量从SRAM组->各级MUX->总线的所有输出通路中的各段路径的时序延迟参数。然后，在输出通路中找出能满足时序延迟门限值的最右侧位置（即尽量靠近总线），并在该位置***D触发器，在此位置***D触发器的资源代价最小。其中：若***D触发器后的右侧路径的时序延迟仍然不满足时序延迟门限值，可以在右侧路径中继续***D触发器。
D触发器的具体***方式可以包括：
（1）可以在位置3（即位置2的MUX级与位置4的MUX级之间，其中位置2的MUX级与位置4的MUX级是相邻级）、位置5（即位置4的MUX级与位置6的MUX级之间，其中位置4的MUX级与位置6的MUX级是相邻级）、位置7（即位置6的MUX级与位置8的MUX级之间，其中位置6的MUX级与位置8的MUX级是相邻级）等位置，并行***多个D触发器（D触发器对应于前一个相邻级中的MUX，因此D触发器数量等同于前一个相邻级中的MUX数量）。这些***的D触发器共同形成D触发器阵列。
假定如现有技术那样在位置1处***D触发器需占用的D触发器资源为A比特，则依据本发明实施方式采用二选一MUX时，在位置3处***D触发器需占用A/2比特，在位置5处***D触发器需占用A/4比特，在位置7处***D触发器需占用A/8比特，可见本发明实施方式显著降低了D触发器资源。
（2）可以在多路复用器阵列中的任意位置处***D触发器。此时需要满足：①在沿着从SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与时序延迟门限值之间的差值小于预定的差值门限值；②任意两个最接近的D触发器之间的时序延迟小于时序延迟门限值且与时序延迟门限值之间的差值小于预定的差值门限值。基于这种方式***的D触发器，可以良好匹配每个输出通道的自身状况。当输出通道的时序延迟较大时，可以在该输出通道中***较多的D触发器；当输出通道的时序延迟较小时，可以在该输出通道中***较少的D触发器。
下面以一个存储***实例描述本发明实施方式。针对5MB的存储***，假定一个SRAM的存储容量为4098（深度）*128（位宽）=64（KB）。每4个SRAM组成一个SRAM组，SRAM组的总容量为4098*128*4=256（KB）。
图4是本发明实施方式的在MUX阵列中布置D触发器阵列的示范性示意图。
在图4中，MUX阵列中的MUX都实施为二选一MUX，即每个MUX具有两个数据输入端和一个数据输出端。
MUX阵列包含5级，分别为第1级MUX（MUX_L0_0、MUX_L0_1、MUX_L0_2、MUX_L0_3……MUX_L0_9），第2级MUX（MUX_L1_0、MUX_L1_1……MUX_L1_4），第3级MUX（MUX_L2_0、MUX_L2_1），第4级MUX（MUX_L3_0）及第5级MUX（MUX_L4_0）。MUX_L4_0的输出端连接总线。
在第2级MUX（MUX_L1_0、MUX_L1_1……MUX_L1_4）与第3级MUX（MUX_L3_0）之间，分别并行布置有形成D触发器阵列的5个D触发器。相比较现有技术中为每组SRAM***D触发器的处理方式（共需***20*128*4=10240bit），图4的D触发器阵列的总资源为20*128*4/4=2560bit，因此本发明实施方式在解决时序问题的同时，还兼顾了资源的消耗量。
在图4中，以二选一MUX为例对MUX阵列进行示范性说明。实际上，MUX还可以实施为三选一MUX、四选一MUX或八选一MUX等等，本发明实施方式对此并无限定。当MUX的输入端越多时（即N选一MUX中的N越大时），可以减少MUX阵列中的MUX数量，降低成本。而且，MUX阵列中所采用的MUX可以实施为同等类型的MUX（比如，都是四选一MUX），也可以实施为不同类型的MUX（比如，一部分采用四选一MUX，另一部分采用八选一MUX，等等），本发明实施方式对此并无限定。
可以将上述SRAM阵列的数据选择装置和存储***应用于***级芯片。本发明实施方式还提出一种***级芯片，包括如上任一项所述的存储***或如上任一项所述的SRAM阵列的数据选择装置。
以上，仅为本发明的较佳实施方式而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种SRAM阵列的数据选择装置，其特征在于，包括：
多路复用器阵列，包含多个多路复用器；
包含多个D触发器的D触发器阵列，布置在所述多路复用器阵列的内部；
所述多路复用器阵列的输入端与SRAM阵列的输出端连接，所述多路复用器阵列的输出端与总线连接；
所述多路复用器阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径；
其中利用时序延迟测量工具测量出所有输出通路中的各段路径的时序延迟参数，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中：到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值；任意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于所述预定的差值门限值。
2.根据权利要求1所述的装置，其特征在于，所述多路复用器阵列包括多级的多路复用器；
所述多个D触发器，并行布置在所述多路复用器阵列中的相邻级之间的相同位置，或并行布置在所述多路复用器阵列中的不同位置。
3.根据权利要求1所述的装置，其特征在于，所述多路复用器阵列包括多级的多路复用器；
所述D触发器阵列包括第一部分和第二部分；
其中所述第一部分，并行布置在所述多路复用器阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述多路复用器阵列中的不同位置。
4.一种存储***，其特征在于，包括：
SRAM阵列，所述SRAM阵列包含多个SRAM组，每个SRAM组包含多个SRAM；
多路复用器阵列，包含多个多路复用器；
包含多个D触发器的D触发器阵列，布置在所述多路复用器阵列的内部；
其中每个多路复用器的输入端与对应的SRAM组的输出端连接，所述多路复用器阵列的输出端与总线连接；
所述多路复用器阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径；
其中利用时序延迟测量工具测量出所有输出通路中的各段路径的时序延迟参数，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中：到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值；任意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于所述预定的差值门限值。
5.根据权利要求4所述的存储***，其特征在于，
所述多路复用器阵列包括多级的多路复用器；
所述多个D触发器，并行布置在所述多路复用器阵列中的相邻级之间的相同位置，或并行布置在所述多路复用器阵列中的不同位置。
6.根据权利要求5所述的存储***，其特征在于，所述多路复用器阵列包括多级的多路复用器；
所述D触发器阵列包括第一部分和第二部分；
其中所述第一部分，并行布置在所述多路复用器阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述多路复用器阵列中的不同位置。
7.一种***级芯片，其特征在于，包括如权利要求4-6中任一项所述的存储***或如权利要求1-3中任一项所述的SRAM阵列的数据选择装置。
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