CN111129046A - 半导体结构及其形成方法 - Google Patents

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Abstract

半导体结构包括传感器晶圆，该传感器晶圆包括位于衬底上和衬底内的多个传感器芯片。多个传感器芯片中的每个包括像素阵列区域、接合焊盘区域和***区域。相邻的***区域之间设置划线，并且划线位于多个传感器芯片的相邻的传感器芯片之间。多个传感器芯片中的每个还包括嵌入衬底中的应力释放沟槽结构，其中应力释放沟槽结构位于***区域中，并且应力释放沟槽结构完全围绕多个传感器芯片的相应传感器芯片的像素阵列区域和接合焊盘区域的外周。本发明的实施例涉及半导体结构的形成方法。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
半导体图像传感器用于感测光或辐射波。互补金属氧化物半导体(CMOS)图像传感器(CIS)广泛用于各种应用，诸如数码相机或移动电话相机。CIS包括像素的阵列。每个像素包括将入射光转换成电信号的光电二极管。
背照式(BSI)图像传感器是CIS，其中光从半导体晶圆的背侧而不是从前侧进入。因为在CMOS工艺中，BSI CMOS图像传感器的背侧相对不受形成在半导体晶圆的前侧上的介电层和/或金属层的阻碍，所以提高了CMOS图像传感器的整体灵敏度。
发明内容
本发明的实施例提供了一种半导体结构，包括：传感器晶圆，包括位于衬底上和所述衬底内的多个传感器芯片，其中，所述多个传感器芯片中的每个包括：像素阵列区域，接合焊盘区域，和***区域，其中，所述***区域邻近划线，并且所述划线位于所述多个传感器芯片的相邻的传感器芯片之间；以及应力释放沟槽结构，嵌入所述衬底中，其中，所述应力释放沟槽结构位于所述***区域中，并且所述应力释放沟槽结构完全围绕所述多个传感器芯片的相应传感器芯片的所述像素阵列区域和所述接合焊盘区域的外周。
本发明的另一实施例提供了一种半导体结构，包括：传感器晶圆，包括：第一半导体衬底；多个光敏元件，位于所述第一半导体衬底的像素阵列区域中，其中，所述多个光敏元件位于所述第一半导体衬底的前侧内；第一互连结构，位于所述第一半导体衬底的所述前侧上；以及应力释放沟槽结构，位于所述第一半导体衬底的***区域中，所述应力释放沟槽结构围绕所述像素阵列区域和接合焊盘区域，其中，所述应力释放沟槽结构位于从所述第一半导体衬底的背侧延伸穿过所述第一半导体衬底的沟槽内，并且所述第一半导体衬底的所述背侧与所述第一半导体衬底的所述前侧相对；以及器件晶圆，接合到所述传感器晶圆，其中，所述器件晶圆包括有源器件。
本发明的又一实施例提供了一种形成半导体结构的方法，包括：将第一晶圆接合到第二晶圆，所述第一晶圆包括：半导体衬底；多个光敏元件，位于所述半导体衬底的像素阵列区域中，其中，所述多个光敏元件在所述半导体衬底的前侧处嵌入在所述半导体衬底中；多个浅沟槽隔离(STI)结构，在所述半导体衬底的所述前侧处嵌入在所述半导体衬底中；互连结构，位于所述半导体衬底的所述前侧上方；形成从所述半导体衬底的背侧延伸穿过所述半导体衬底的多个焊盘开口，其中，所述多个焊盘开口暴露所述半导体衬底的接合焊盘区域中的所述多个浅沟槽隔离结构的第一浅沟槽隔离结构；形成从所述背侧延伸穿过所述半导体衬底的沟槽，其中，所述沟槽暴露所述半导体衬底的***区域中的所述多个浅沟槽隔离结构的第二浅沟槽隔离结构，其中，所述沟槽完全围绕所述像素阵列区域和所述接合焊盘区域；以及沿着所述多个焊盘开口和所述沟槽的侧壁和底面以及在所述半导体衬底的背侧表面上方沉积钝化层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的包含具有应力释放沟槽结构的传感器芯片的晶圆的顶视图。
图2是根据一些实施例的用于制造具有应力释放沟槽结构的传感器芯片的方法的流程图。
图3至图12是根据一些实施例的处于制造的各个阶段的具有应力释放沟槽结构的传感器芯片的一部分的截面图。
图13是根据一些实施例的用于制造具有应力释放沟槽结构的传感器芯片的方法的流程图。
图14至图22是根据一些实施例的处于制造的各个阶段的具有应力释放沟槽结构的传感器芯片的一部分的截面图。
图23是根据一些实施例的用于制造具有应力释放沟槽结构的传感器芯片的方法的流程图。
图24至图29是根据一些实施例的处于制造的各个阶段的具有应力释放沟槽结构的传感器芯片的一部分的截面图。
图30是根据一些实施例的用于制造具有应力释放沟槽结构的传感器芯片的方法的流程图。
图31至图35是根据一些实施例的处于制造的各个阶段的具有应力释放沟槽结构的传感器芯片的一部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤、操作、材料、布置等的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制，预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个实例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在单个半导体晶圆上制造数百个或在一些情况下成千上万个半导体芯片或管芯(例如，图像传感器芯片)。通过沿着半导体晶圆的非功能区(称为划线)锯切将单独的管芯彼此分隔开。BSI图像传感器包括制造在半导体晶圆的前侧上的像素阵列，但是通过半导体晶圆的背侧接收光。半导体晶圆的背侧是晶圆的与互连结构相反的一侧。在BSI图像传感器的制造期间，首先在传感器晶圆上制造图像传感器芯片或管芯，并且在传感器晶圆中或传感器晶圆上形成必要的元件之后，将传感器晶圆接合到载体晶圆或逻辑器件晶圆以用于进一步处理。堆叠的晶圆包含多个堆叠的层，这在晶圆上产生显著的应力。在晶圆切割期间，当锯片切穿晶圆堆叠件时，晶圆堆叠件中的应力会增加在管芯边缘处产生裂纹的风险。在边缘处产生的裂纹有传播到有源芯片区域、损坏芯片电路以及降低图像传感器的可靠性的风险。
为了在管芯切割工艺期间帮助释放应力并从而防止或最小化裂纹的形成或限制裂纹向芯片的有源区域的传播，在每个芯片的***区域处形成应力释放沟槽结构，以围绕每个芯片的有源电路区域。应力释放沟槽结构包括与围绕应力释放沟槽结构的衬底的材料不同的材料，从而有助于释放堆叠晶圆中的应力。应力释放沟槽结构是在接合焊盘形成阶段或深沟槽隔离(DTI)结构形成阶段形成的，因此，应力释放沟槽结构的形成与CMOS制造工艺完全兼容，并且不需要附加工艺和掩模。
图1是根据一些实施例的包括传感器芯片110的晶圆100的顶视图，该传感器芯片110具有应力释放沟槽结构130。在一些实施例中，图像传感器是BSI CMOS图像传感器。如在图1中，晶圆100包括位于衬底102上的多个传感器芯片110。在一些实施例中，传感器芯片110是矩形的并且以行和列布置。划线120在传感器芯片110之间延伸并且使传感器芯片110彼此分隔开。为了说明的目的，图1中仅包括四个传感器芯片110，并且通过划线120彼此分隔开。本领域的普通技术人员将认识到，在一些实施例中，晶圆100包括多于四个的传感器芯片110。传感器芯片110的分割是通过沿划线120将衬底102切开而实现的。
每个传感器芯片110包括像素阵列区域110a、接合焊盘区域110b以及围绕像素阵列区域110a和接合焊盘区域110b的***区域110c。像素阵列区域110a包括用于感测和记录入射在像素114上的辐射(诸如光)的强度的像素114的阵列。在一些实施例中，每个像素114包括能够将入射光转换成电信号(诸如电流或电压，取决于操作模式)的光电二极管。接合焊盘区域110b包括多个接合焊盘116，使得传感器芯片110与外部器件之间的电连接是可能的。像素阵列区域110a和接合焊盘区域110b包含有源电路组件，并且一起限定传感器芯片110的有源电路区域。***区域110c是诸如密封环的非有源电路组件所在的区域。应力释放沟槽结构130位于每个传感器芯片110的***周围的***区域110c中。应力释放沟槽结构130包括与围绕应力释放沟槽结构130的衬底的材料不同的材料，因此，能够帮助减小晶圆堆叠件中的应力，并有助于防止在管芯切割期间裂纹传播到有源电路区域(110a、110b)中。结果，每个传感器芯片110中的有源器件被损坏的可能性较小，并且图像传感器的可靠性得以提高。在一些实施例中，应力释放沟槽结构130包括介电材料或气隙。在一些实施例中，应力释放沟槽结构130位于与***区域110c中的密封环相同的位置处。在一些实施例中，应力释放沟槽结构130位于与***区域110c中的密封环不同的位置处。在一些实施例中，应力释放沟槽结构130邻接芯片边缘112。在一些实施例中，应力释放沟槽结构130与芯片边缘112间隔开。在一些实施例中，应力释放沟槽结构130的最外侧壁和芯片边缘112之间的距离D小于约100μm。如果距离D太大，则浪费了传感器芯片110的可用面积。如果距离D太小，则在分割期间切割应力释放沟槽结构130的风险增加。应力释放沟槽结构130具有连续或非连续的结构。在一些实施例中，应力释放沟槽结构130具有完全围绕有源电路区域(110a、110b)的单个连续结构。在一些实施例中，应力释放沟槽结构130包括多个非连续的部分130a和130b，它们一起完全围绕有源电路区域(110a、110b)。在一些实施例中，对于晶圆100上的每个传感器芯片110，应力释放沟槽结构130是相同的。在一些实施例中，用于至少一个传感器芯片110的应力释放结构130不同于相同晶圆100上的单独的传感器芯片110。
在一些实施例中，应力释放沟槽结构130包括内部非连续段130a和外部非连续段130b。外部非连续段130b相对于内部非连续段130a交错，使得外部非连续段130b与内部非连续段130a一起完全围绕有源电路区域(110a、110b)。在一些实施例中，内部非连续段130a和外部非连续段130b之间的距离小于约100μm。如果距离太大，则浪费传感器芯片110的可用面积。
图2是根据一些实施例的用于在具有应力释放沟槽结构(即应力释放沟槽结构130)的晶圆例(例如晶圆100)上制造传感器芯片的方法200的流程图。图3至图12是在根据图2的方法200构造的各个制造阶段的传感器芯片的截面图。下面参考图3至图12中的传感器芯片详细讨论方法200。在一些实施例中，在方法200之前、期间和/或之后执行附加操作，或者替换和/或消除所描述的一些操作。在一些实施例中，将附加部件添加到传感器芯片。在一些实施例中，替换或消除以下描述的一些部件。本领域的普通技术人员将理解，虽然以按特定顺序执行的操作讨论了一些实施例，但是可以以另一逻辑顺序执行这些操作。
参考图2和图3，方法200包括操作202，其中将传感器晶圆400接合到器件晶圆300以提供晶圆堆叠件。图3是根据一些实施例的在将传感器晶圆400接合到器件晶圆300以提供晶圆堆叠件之后的半导体结构的截面图。
参考图3，器件晶圆300包括多个器件芯片302。为简单起见，图3中包括单个器件芯片302。在一些实施例中，每个器件芯片302是包括电子电路和电子互连件的专用集成电路(ASIC)芯片。
器件芯片302形成在衬底304上和内。在一些实施例中，衬底304是包括一种或多种半导体材料的体半导体衬底。在一些实施例中，衬底304包括：诸如硅或锗的元素半导体；诸如砷化镓、镓、磷化物、磷化铟、砷化铟或锑化铟的III-V族化合物半导体；诸如硅锗、磷砷化镓或磷化铟镓或它们的组合的合金半导体。在一些实施例中，衬底304包括掺杂的外延层、梯度半导体层和/或位于不同类型的另一半导体层上面的半导体层，诸如硅锗层上的硅层。在一些实施例中，衬底304是晶体硅衬底。在一些实施例中，衬底304是绝缘体上半导体(SOI)衬底的有源层。在一些实施例中，衬底304包括一个或多个掺杂区域。例如，衬底304包括一个或多个p掺杂区域、n掺杂区域或它们的组合。p型掺杂区域中的示例性p型掺杂剂包括但不限于硼、镓或铟。n掺杂区域中的示例性n型掺杂剂包括但不限于磷或砷。
每个器件芯片302包括设置在衬底304的前侧304A处的逻辑电路306。逻辑电路306包括各种半导体器件，诸如晶体管、电容器、电感器或电阻器，并且可用于控制和/或或操作像素阵列。为了简单起见，没有具体示出形成在逻辑电路306中的半导体器件。
每个器件芯片302还包括位于衬底304的前侧304A上方的互连结构310。互连结构310包括层间介电(ILD)层312和ILD层312中的金属接触件313。互连结构310还包括金属间介电(IMD)层314和IMD层314内的一个或多个互连层。金属互连层包括彼此堆叠的金属线315和通孔317。在一些实施例中，ILD层312包括介电材料，例如二氧化硅、碳化硅、氮化硅或氧氮化硅。IMD层314包括介电常数小于3.9的低k介电材料。示例性的低k介电材料包括但不限于正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃和掺杂的硅酸盐玻璃，诸如硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)或硼掺杂硅玻璃(BSG)。IMD层314是单层或包括相同材料或不同材料的多层的复合层。金属接触件313、金属线315和通孔317独立地包括导电材料，诸如铜、铝、钨、钴、其合金或它们的组合。
每个器件芯片302还包括位于互连结构310上方的再分布层(RDL)320。RDL320包括介电层322，该介电层322具有嵌入其中的再分布结构323，诸如金属线和/或通孔。介电层322包括与下面的IMD层314的介电材料不同的介电材料。在一些实施例中，介电层322包括二氧化硅。再分布结构323延伸穿过介电层322并电连接到互连结构310的最顶部金属线315T。再分布结构323包括导电材料，诸如铜、铝、钨、其合金或它们的组合。
传感器晶圆400包括多个传感器芯片402。每个传感器芯片402堆叠在相应的器件芯片302上方。为了简单起见，图3中仅包括和描述堆叠在相应的器件芯片302上方的单个传感器芯片402。每个传感器芯片402包括像素阵列区域402a、接合焊盘区域402b以及围绕像素阵列区域402a和接合焊盘区域402b的***区域402c。像素阵列区域402a和接合焊盘区域402b位于每个传感器芯片402的有源电路区域中。
传感器芯片402位于衬底404上和内。在一些实施例中，衬底404是晶体硅衬底或由诸如锗硅锗、III-V化合物半导体等的其他半导体材料形成的半导体衬底。衬底404具有前侧(也称为前表面)404A和背侧(也称为背表面)404B。
每个传感器芯片402在衬底404的前侧404A中包括多个光敏元件406。光敏元件406对应于像素，并且可操作以感测辐射(例如朝向衬底404的背侧404B投射的入射光)并且将光信号(光子)转换成电信号。在一些实施例中，光敏元件406是光电二极管。在这样的实施例中，每个光敏元件406包括衬底404内的具有第一掺杂类型(例如，n型)的第一区域和衬底404内的具有第二掺杂类型(例如，p型)的相邻第二区域，第二掺杂类型与第一种掺杂类型不同。光敏元件406彼此不同以具有不同的结深度、厚度和宽度。为了简单起见，图3中仅包括两个光敏元件406，本领域的普通技术人员将理解，在衬底404中实现了任何数量的光敏元件406。光敏元件406位于像素阵列区域402a中，并布置成包括行和/或列的阵列。
每个传感器芯片402在衬底404的前侧404A处还包括多个浅沟槽隔离(STI)结构。在一些实施例中，多个STI结构包括接合焊盘区域402b中的第一STI结构408a和***区域402c中的第二STI结构408b。在一些实施例中，像素阵列区域402a也包括一个或多个STI结构以将光敏元件406彼此隔离。STI结构从衬底404的前侧404A延伸到衬底404中。在一些实施例中，STI结构包括一种或多种介电材料。在一些实施例中，STI结构包括介电氧化物，例如二氧化硅。通过从前侧404A在衬底404中蚀刻开口以及随后用介电材料填充开口来形成STI结构。
每个传感器芯片402在衬底404的前侧404A上方还包括互连结构410。互连结构410包括ILD层412和ILD层412中的金属接触件413。互连结构410还包括IMD层414和IMD层414中的一个或多个金属互连层。金属互连层包括彼此交替堆叠的金属线415和通孔417。在一些实施例中，ILD层412包括介电材料，例如二氧化硅、碳化硅、氮化硅或氧氮化硅。IMD层414包括介电常数小于3.9的低k介电材料。在一些实施例中，IMD层414包括TEOS氧化物、未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，诸如BPSG、FSG、PSG或BSG。IMD层414是单层或是包括相同材料或不同材料的多层的复合层。金属接触件413、金属线415和通孔417独立地包括导电材料，例如铜、铝、钨、钴、其合金或它们的组合。
互连结构410在***区域402c中的一部分用作密封环410s。传感器晶圆400中的密封环410s有助于防止湿气和有害化学物质渗透到传感器芯片402中并到达位于有源电路区域(402a、402b)中的器件和互连结构。
每个传感器芯片402还包括互连结构410上方的再分布层(RDL)420。RDL 420包括介电层422，该介电层422具有嵌入在其中的再分布结构423，例如金属线和/或通孔。介电层422包括与下面的IMD层414的介电材料不同的介电材料。在一些实施例中，介电层422包括二氧化硅。再分布结构423延伸穿过介电层422并电连接到互连结构410的最顶部金属线415T。再分布结构423包括导电材料，例如铜、铝、钨、其合金或它们的组合。
传感器晶圆400被翻转并以面对面配置堆叠在器件晶圆300上，使得每个传感器芯片402中的RDL 420与每个器件芯片302中的RDL 320对准。通过直接接合工艺将传感器晶圆400和器件晶圆300接合在一起。在一些实施例中，使用金属至金属接合、电介质至电介质接合或包括金属至金属接合和电介质至电介质接合的混合接合来实施直接接合工艺。例如，在再分布结构323和再分布结构423之间实现金属至金属接合，使得在接合之后，RDL 320中的再分布结构323和RDL 420中的相应的再分布结构423彼此直接接触。在一些实施例中，金属至金属接合是铜-铜接合。在介电层322和介电层422之间实现电介质至电介质接合，使得在接合之后，介电层322和介电层422彼此直接接触。在一些实施例中，电介质至电介质接合是氧化物至氧化物接合。在一些实施例中，使用不同的接合工艺，例如，使用焊料凸块或铜柱的接合。
在将传感器晶圆400接合至器件晶圆300之后，执行减薄工艺以从背侧404B减薄衬底404，使得光能够更容易地穿过衬底404并接触光敏元件406而不被衬底404吸收。减薄工艺包括机械研磨、化学机械抛光(CMP)，蚀刻或它们的组合。在一些实施例中，首先通过机械研磨从衬底404去除大量的衬底材料。之后，执行湿蚀刻以将衬底404进一步减薄至对于入射光透明的厚度。在减薄工艺之后，衬底404的厚度为约1μm至约5μm。如果在减薄工艺之后衬底404的厚度太大，则在一些情况下，入射光将被吸收并且不到达光敏元件406。如果在减薄工艺之后衬底404的厚度太薄，则在一些情况下，衬底404的后续处理会增加损坏光敏元件406的风险。
参考图2和图4，方法200进行到操作204，其中从背侧404B选择性地蚀刻衬底404，以在像素阵列区域402a中的衬底404内形成深沟槽432。图。图4是在像素阵列区域402a中的衬底404的背侧404B内蚀刻深沟槽432之后的图3的半导体结构的截面图。
参考图4，深沟槽432从衬底404的背侧表面延伸到衬底404中。深沟槽432将光敏元件406彼此分隔开，使得随后形成在深沟槽432中的深沟槽隔离(DTI)结构434(图5)能够减少相邻的光敏元件406之间的串扰和干扰。如本文所用，深沟槽是纵横比(即，深度/宽度比)大于约5的沟槽。在一些实施例中，深沟槽432的深度为约0.5μm至约2μm且宽度等于或小于约0.25μm。如果深沟槽432的深度和宽度太小，则在一些情况下像素之间发生串扰的风险增加。如果深沟槽432的深度太大，则填充深沟槽432变得更加困难。如果深沟槽432的宽度太大，则在一些实施例中，沟槽阻挡入射光的风险增加。在一些实施例中，至少一个深沟槽432的横截面具有带有倾斜侧壁的梯形形状。在这样的配置中，随着距衬底404的背侧404B的距离增加，至少一个深沟槽432的宽度减小。在一些实施例中，至少一个深沟槽432的横截面具有矩形形状，具有基本垂直的侧壁。
深沟槽432通过光刻和蚀刻工艺形成。在一些实施例中，首先通过旋涂将光刻胶层(未示出)施加在衬底404的背侧404B上方。然后使用光刻工艺图案化光刻胶层，该光刻工艺包括光刻胶的曝光、烘烤和显影，以形成其中具有开口的图案化的光刻胶层。开口暴露衬底404的随后形成深沟槽432的部分。例如通过使用各向异性蚀刻将图案化的光刻胶层中的开口转移到衬底404中以形成深沟槽432。在一些实施例中，各向异性蚀刻包括干蚀刻(例如反应性离子蚀刻(RIE)或等离子体蚀刻)、湿蚀刻或它们的组合。在形成深沟槽432之后，例如通过湿剥离或等离子体灰化去除图案化的光刻胶层。可选地，在一些实施例中，使用包括氮化物(例如，氮化硅)的硬掩模层，使得通过第一各向异性蚀刻将沟槽图案从图案化的光刻胶层转移到硬掩模层，然后通过第二各向异性蚀刻转移到衬底404。
参考图2和图5，方法200进行到操作206，其中通过沿着深沟槽432的侧壁和底面沉积介电衬垫层436，然后在介电衬垫层436上方沉积介电填充层438以填充深沟槽432，在深沟槽432内形成DTI结构434。图5是根据一些实施例的在深沟槽432内形成DTI结构434之后的图4的半导体结构的截面图。
参考图5，首先沿着深沟槽432的侧壁和底面并且在衬底404的背侧表面上方沉积介电衬垫层436。介电衬垫层436具有单层或多层结构。在一些实施例中，介电衬垫层436包括介电常数大于3.9的一种或多种高k介电材料。示例性的高k介电材料包括但不限于氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钛(TiO2)、钛酸锶(SrTiO3)、氧化镧铝(LaAlO3)和氧化钇(Y2O3)。在一些实施例中，介电衬垫层436包括Al2O3和Ta2O5的双层。在一些实施例中，介电衬垫层436利用共形沉积工艺沉积，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)。
然后，将介电填充层438沉积在介电衬垫层436上以填充深沟槽432。在一些实施例中，由于深沟槽432的高纵横比，介电填充层438的沉积导致在深沟槽432的内部中没有空隙或缝隙。在一些实施例中，介电填充层438包括具有良好的间隙填充特性的介电材料。在一些实施例中，介电填充层438包括诸如二氧化硅的介电氧化物、诸如氮化硅的介电氮化物或诸如碳化硅的介电碳化物。在一些实施例中，通过诸如CVD、PECVD或物理气相沉积(PVD)的沉积工艺来沉积介电填充层438。在一些实施例中，在形成介电填充层438之后执行诸如CMP的平坦化工艺以提供平坦表面。在平坦化之后，介电填充层438的平坦表面位于衬底404的背侧表面之上。
深沟槽432的侧壁和底面上的介电衬垫层436的部分以及深沟槽432内的介电填充层438的一部分构成DTI结构434。DTI结构434将相邻的光敏元件406彼此分隔开，从而有助于减少相邻的光敏元件406之间的串扰和干扰。在一些实施例中，DTI结构434包含空隙或缝隙。
参考图2和图6，方法200进行到操作208，其中在衬底404的背侧404B上方沉积硬掩模层440。图6是根据一些实施例的在衬底404的背侧404B上方沉积硬掩模层440之后的图5的半导体结构的截面图。
在一些实施例中，硬掩模层440与介电填充层438直接接触。在一些实施例中，硬掩模层440包括电介质氮化物，例如氮化硅。在一些实施例中，硬掩模层440通过例如CVD、PVD或PECVD沉积。
参考图2和图7，方法200进行到操作210，其中，打开接合焊盘区域402b和***区域402c，以在接合焊盘区域402b中形成多个焊盘开口442，并在每个传感器芯片402的***区域402c中形成沟槽444。图7是根据一些实施例的在每个传感器芯片402的接合焊盘区域402b中形成多个焊盘开口442并且在***区域402c中形成沟槽444之后的图6的半导体结构的截面图。
接合焊盘区域402b中的焊盘开口442延伸穿过硬掩模层440、沟槽填充层438、介电衬垫层436和衬底404，以暴露接合焊盘区域402b中的第一STI结构408a。
***区域402c中的沟槽444延伸穿过硬掩模层440、介电填充层438、介电衬垫层436和衬底404，以暴露***区域404c中的第二STI结构408b。在一些实施例中，沟槽444具有连续结构，连续结构完全围绕每个传感器芯片402的有源电路区域(402a、402b)。在一些实施例中，沟槽444包括多个沟槽段，多个沟槽段沿着有源电路区域(402a、402b)的外周布置，并一起完全围绕每个传感器芯片402的有源电路区域(402a、402b)。在一些实施例中，相邻沟槽段的相对端之间的距离小于约100μm。尽管图7中的沟槽444位于密封环410s之上，但是在一些实施例中，沟槽444位于***区域402c的不包含密封环410s的位置中。
焊盘开口442和沟槽444通过光刻和蚀刻工艺形成。在一些实施例中，首先例如通过旋涂将光刻胶层(未示出)施加在硬掩模层440上方。然后使用光刻工艺图案化光刻胶层，该光刻工艺包括光刻胶的曝光、烘烤和显影，以形成其中具有开口的图案化的光刻胶层。开口暴露衬底404的区域，随后形成焊盘开口442和沟槽444。然后通过至少一种各向异性蚀刻将图案化的光刻胶层中的开口转移到硬掩模层440、介电填充层438、介电衬垫层436和衬底404中，以形成焊盘开口442和沟槽444。在一些实施例中，至少一个各向异性蚀刻包括干蚀刻(例如RIE或等离子体蚀刻)、湿蚀刻或它们的组合。至少一个各向异性蚀刻去除接合焊盘区域402b和***区域中的硬掩模层440、介电填充层438、介电衬垫层436和衬底404的部分，直到暴露出STI结构408a和408b。在一些实施例中，通过单向各向异性蚀刻来蚀刻硬掩模层440、介电填充层438、介电衬垫层436和衬底404。在一些实施例中，通过多次各向异性蚀刻来蚀刻硬掩模层440、介电填充层438、介电衬垫层436和衬底404。在形成焊盘开口442和沟槽444之后，例如通过湿剥离或等离子体灰化去除图案化的光刻胶层。在一些实施例中，用于形成焊盘开口442和沟槽444的光刻和蚀刻工艺还在相邻传感器芯片402之间的衬底404中形成划线。在一些实施例中，焊盘开口442和沟槽444是同时形成的。在一些实施例中，顺序地形成焊盘开口442和沟槽444。
在一些实施例中，焊盘开口442和沟槽444中的至少一个的横截面形成为具有基本垂直的侧壁的矩形形状。在其他实施例中，焊盘开口442和沟槽444中的至少一个的横截面形成为具有倾斜侧壁的梯形形状。在一些实施例中，焊盘开口442和沟槽444中的至少一个形成为具有随着距硬掩模层440的距离增加而减小的宽度。在一些实施例中，沟槽444形成为具有倾斜侧壁，该侧壁在顶部具有较宽的宽度而在底部具有较窄的宽度。在一些实施例中，顶部的沟槽444的宽度与底部的沟槽444的宽度之差为约0.01μm至约10μm。
参考图2和图8，方法200进行到操作212，其中沿每个传感器芯片402的焊盘开口442和沟槽444的侧壁和底面并在硬掩模层440上方沉积钝化层450。图8是根据一些实施例的在沿着每个传感器芯片402的焊盘开口442和沟槽444的侧壁和底面以及在硬掩模层440上方沉积钝化层450之后的图7的半导体结构的截面图。
钝化层450沉积在由焊盘开口442和沟槽444暴露的硬掩模层440的顶面上方以及STI结构408a、408b的顶面和衬底404的侧壁上方。在一些实施例中，钝化层450包括介电氧化物，例如二氧化硅。在一些实施例中，钝化层450通过诸如CVD或ALD的共形沉积工艺来沉积。
参考图2和图9，方法200进行到操作214，其中，在每个传感器芯片402的接合焊盘区域402b中形成多个接合焊盘452，并且在每个接合焊盘452上方形成介电帽454。图9是根据一些实施例的在每个传感器芯片402的接合焊盘区域402b中形成多个接合焊盘452并且在每个接合焊盘452上方形成介电帽454之后的图8的半导体结构的截面图。
接合焊盘452形成在钝化层450上面的位置处的相应的焊盘开口442内。每个接合焊盘452延伸穿过钝化层450、第一STI结构408a和ILD层412以电耦合至互连结构410中的金属线415a。在一些实施例中，金属线415a是最接近衬底404的金属线。在其他实施例中，金属线415a通过条或多条导线(未示出)与衬底404分隔开。在一些实施例中，每个接合焊盘452具有开槽的结构，包括在相应的焊盘开口442的底部处的钝化层450的一部分上面的基底部分452a以及沿着延伸穿过钝化层450、第一STI结构408a和ILD层412的开口451的侧壁和底面的突起452b。每个接合焊盘452包括导电材料，例如，铝、铜、钨、其合金或它们的组合。
介电帽454位于接合焊盘452上方以填充开口451的剩余体积。在一些实施例中，介电帽454包括氮氧化物，例如氮氧化硅。在一些实施例中，介电帽454的侧壁与接合焊盘452的基底部分452a的侧壁垂直对准。
通过首先蚀刻钝化层450、第一STI结构408a和ILD层412以形成开口451来形成接合焊盘452和介电帽454。开口451延伸穿过钝化层450、第一STI结构408a和ILD层412，暴露出金属线415a。在一些实施例中，使用光刻和蚀刻工艺形成开口451，包括将光刻胶层施加到钝化层450，图案化光刻胶层，使用图案化的光刻胶层作为掩模来蚀刻钝化层450、STI结构408a和ILD层412，然后剥离图案化的光刻胶层。在形成开口451之后，沿着开口451的侧壁和底面并在钝化层450上方形成焊盘金属层。在一些实施例中，使用共形沉积工艺(例如CVD、PVD、化学镀或电镀)来形成焊盘金属层。然后将介电帽层沉积在焊盘金属层上方以填充开口451。在一些实施例中，通过例如CVD、PVD或PECVD来沉积介电帽层。随后蚀刻介电帽层和焊盘金属层，以去除不在接合焊盘区域402b中的介电帽层和焊盘金属层的部分。在一些实施例中，执行单个蚀刻以去除介电帽层和焊盘金属层的不需要的部分。在一些实施例中，执行多个蚀刻以顺序地去除介电帽层和焊盘金属层的不需要的部分。每个蚀刻是干蚀刻，诸如RIE或湿蚀刻。焊盘开口442内的焊盘金属层的剩余部分构成接合焊盘452。焊盘开口442内的介电帽层的剩余部分构成介电帽454。在一些实施例中，用于蚀刻介电帽层和焊盘金属层的蚀刻工艺还去除焊盘开口442内的钝化层450的与焊盘开口442的侧壁相邻的部分。因此，在蚀刻之后，焊盘开口442内的钝化层450的部分具有阶梯状。
参考图2和图10，方法200进行到操作216，其中在衬底404的背侧404B上方沉积介电填充层460，以填充每个传感器芯片402的焊盘开口442和沟槽444。图10是根据一些实施例的在将介电填充层460沉积在衬底404的背侧404B上方以填充每个传感器芯片402的焊盘开口442和沟槽444之后的图9的半导体结构的截面图。
介电填充层460位于钝化层450和介电帽454上方，以过度填充焊盘开口442和沟槽444。也就是说，介电填充层460的顶面高于钝化层450的最顶面。介电填充层460包括介电材料，例如，二氧化硅、氮化硅或碳化硅。在一些实施例中，介电填充层460通过例如CVD、PVD或PECVD形成。在一些实施例中，由于沟槽444的高纵横比，介电填充层460的沉积在沟槽444中产生空隙或缝隙。
参考图2和图11，方法200进行到操作218，其中，在焊盘开口442内形成第一介电填充结构462，并且在每个传感器芯片402的沟槽444内形成第二介电填充结构464。图11是根据一些实施例的在每个传感器芯片的焊盘开口442内形成第一介电填充结构462以及在沟槽444内形成第二介电填充结构464之后的图10的半导体结构的截面图。
通过执行平坦化工艺来形成介电填充结构462和464，该平坦化工艺从介电填充层438去除介电填充层438上面的介电填充层460、钝化层450和硬掩模层440的部分。在一些实施例中，平坦化工艺是CMP工艺。在其他实施例中，平坦化工艺例如是蚀刻工艺和/或研磨工艺。在平坦化工艺之后，介电填充层460的保留在焊盘开口442中的部分构成第一介电填充结构462，而介电填充层460的保留在沟槽444中的部分构成第二介电填充结构464。介电填充结构462和464的顶面形成在介电填充层438的顶面之上、之下或与之共面。在一些实施例中，焊盘开口442中的至少一个第一介电填充结构462的顶面由于焊盘开口442的相对较大的宽度而基本上凹陷。在一些实施例中，沟槽444中的第二介电填充结构464包含空隙和缝隙。在一些实施例中，第二介电填充结构464具有比第一介电填充结构462更平坦的表面，因为沟槽444比焊盘开口442窄。在一些实施例中，由于缝隙的存在，第二介电填充结构464具有非平面的表面。在一些实施例中，第二介电填充结构464具有凹面。
***区域402c中的沟槽444内的第二介电填充结构464包含与衬底404的半导体材料不同的介电材料，因此，第二介电填充结构464用作应力释放结构，有助于释放晶圆堆叠件中的应力。因此，第二介电填充结构464有助于减少裂纹的形成并防止裂纹传播到每个传感器芯片402的有源电路区域(402a、402b)中。结果，提高了传感器芯片402的可靠性。
参考图2和图12，方法200进行到操作220，其中在衬底404的背侧404B上方形成栅格结构470，并且在栅格结构470的腔480中形成多个滤色器482a-c。图12是根据一些实施例的在衬底404的背侧404B上方形成栅格结构470并在栅格结构470的腔480中形成多个滤色器482a-c之后的图11的半导体结构的截面图。
栅格结构470形成在缓冲层468上方。栅格结构470与将相邻的光敏元件406分隔开的DTI结构434对准。栅格结构470配置为阻挡光到达光敏元件406之间的区域，从而有助于减少串扰。在一些实施例中，栅格结构470具有堆叠结构，该堆叠结构包括金属栅格层472和位于金属栅格层472上方的介电栅格层474。金属栅格层472通过通孔476耦合到衬底404的背面。通孔476有助于消除在栅格结构470上累积到衬底404的电荷，从而有助于减少传感器芯片402的噪声和暗电流。
缓冲层468位于介电填充层438上方。在一些实施例中，缓冲层468包括介电材料，例如二氧化硅、氮化硅或氮氧化硅。在一些实施例中，缓冲层468通过诸如CVD、PVD或PECVD的沉积工艺形成。
金属栅格层472位于缓冲层468上方。在一些实施例中，金属栅格层472包括导电金属，诸如例如铜、钨、铝或铝铜合金。在一些实施例中，金属栅格层472具有双层结构，该双层结构包括第一金属栅格层472a和位于第一金属栅格层472a上面的第二金属栅格层472b。在一些实施例中，第一金属栅格层472a包括氮化钛，第二金属栅格层472b包括钨。在一些实施例中，通过诸如CVD、PVD、PECVD或覆的一种或多种沉积工艺来形成金属栅格层472。
介电栅格层474位于金属栅格层472上方。在一些实施例中，介电栅格层474包括介电材料，诸如二氧化硅、氮化硅或氮氧化硅。在一些实施例中，介电栅格层474具有双层结构，该双层结构包括第一介电栅格层474a和位于第一介电栅格层474a上面的第二介电栅格层474b。在一些实施例中，第一介电栅格层474a包括二氧化硅，并且第二覆盖栅格层474b包括氮氧化硅。在一些实施例中，介电栅格层474通过一种或多种沉积工艺(例如CVD、PVD或PECVD)形成。
延伸穿过缓冲层468、介电填充层438和介电衬垫层436的通孔476将金属栅格层472电连接到衬底404的背面。在一些实施例中，通孔476包括导电材料，例如铜、钨、铝或铝铜合金。
在一些实施例中，通过首先图案化缓冲层468、介电填充层438和介电衬垫层436以形成暴露衬底404的背面的一部分的通孔开口，然后在缓冲层468上方沉积金属层以填充通孔开口来形成栅格结构470和通孔476。通孔开口中的金属层的部分构成通孔476。随后，在金属层上方沉积介电层。在沉积介电层之后，使用一个或多个各向异性蚀刻来蚀刻介电层和金属层以提供栅格结构470。每个各向异性蚀刻都包括干蚀刻(例如RIE)或湿蚀刻。栅格结构470形成为包括与衬底404中的下面的光敏元件406对准的多个腔480。
滤色器482a-c分别位于腔480中。滤色器482a-c掩埋或嵌入在由栅格结构470限定的腔480中，因此称为掩埋滤色器(或掩埋滤色器阵列)。掩埋滤色器构造导致滤色器482a-c与光敏元件406之间的光路缩短，这有助于改善光敏元件406中的光的接收。
滤色器482a-c与不同的颜色相关联。例如，滤色器482a是配置为允许红光通过但滤除所有其他颜色的光的红色滤色器，滤色器482b是配置为允许绿光通过但滤除所有其他颜色的光的绿色滤色器，并且滤色器482c是配置为允许蓝光通过但滤除所有其他颜色的光的蓝色滤色器。在一些实施例中，滤色器482a-482c包括有机材料并且例如通过旋涂形成。
图13是根据一些实施例的用于制造图像传感器晶圆(例如，图像传感器器件100)的方法1300的流程图，图像传感器器件100具有应力释放沟槽结构，例如应力释放沟槽结构130。与其中在焊盘开口阶段形成用于形成应力释放沟槽结构的沟槽的方法200相比，在方法1300中，用于形成应力释放沟槽结构的沟槽形成在深沟槽蚀刻阶段。
图14至图22是根据一些实施例的图像传感器器件100的形成中的中间阶段的截面图。除非另有说明，否则这些实施例中的组件的材料和形成方法与由图2至图12所示的实施例中的相同参考数字表示的它们的相似组件基本相同。关于图14至图22中示出的组件的形成工艺和材料的细节因此可以在图2至图12所示实施例的讨论中找到。
参考图13，方法1300包括操作1302，其中传感器晶圆400接合到器件晶圆300以提供晶圆堆叠件。在一些实施例中，传感器晶圆400和器件晶圆300具有与图3中描述的结构和组成相似的结构和组成，因此不再详细讨论。
参考图13和图14，方法1300进行到操作1304，其中在每个传感器芯片402的像素阵列区域402a中形成多个第一深沟槽432，并且在每个传感器芯片402的***区域402c中形成第二深沟槽433。图14是根据一些实施例的在每个传感器芯片402的像素阵列区域402a中形成多个第一深沟槽432和在***区域402c中形成第二深沟槽433之后的图13的半导体结构的截面图。在图14中，第一深沟槽432部分地延伸到衬底404中，以使光敏元件406彼此分隔开。第二深沟槽433延伸穿过衬底404，从而在每个传感器芯片402的***区域402c中暴露出第二STI结构408b的一部分。第二深沟槽433形成为围绕每个传感器芯片402的外周延伸。在一些实施例中，第二深沟槽433具有连续结构，该连续结构完全围绕每个传感器芯片402的有源电路区域(402a、402b)。在一些实施例中，第二深沟槽433包括多个沟槽段，多个沟槽段沿着有源电路区域(402a、402b)沟槽的外周布置，并一起完全围绕每个传感器芯片402的有源电路区域(402a、402b)。在一些实施例中，相邻沟槽段的相对端之间的距离小于约100μm。深沟槽432、433的形成工艺类似于以上关于图4中的深沟槽432的形成所描述的工艺，因此不再详细描述。在一些实施例中，第一深沟槽432与第二深沟槽433同时形成。在一些实施例中，第一深沟槽在第二深沟槽433之前或之后形成。
参考图13和图15，方法1300进行到操作1306，其中在每个传感器芯片402的相应的第一深沟槽432中形成多个第一DTI结构434，并且在每个传感器芯片402的第二深沟槽433中形成第二DTI结构435。图15是根据一些实施例的在相应的第一深沟槽432中形成多个第一DTI结构434并且在每个传感器芯片402的第二深沟槽433中形成第二DTI结构435之后的图14的半导体结构的截面图。
通过沿着第一深沟槽432和第二深沟槽433的侧壁和底面以及在衬底404的背侧表面上方沉积介电衬垫层436，随后在介电衬垫层436上方沉积介电填充层438以填充第一和第二深沟槽432和433的剩余体积来形成第一DTI结构434和第二DTI结构435。每个第一深沟槽432内的介电衬垫层436的一部分和介电填充层438的一部分构成每个传感器芯片402的像素阵列区域402a中的相应的第一DTI结构434。第一DTI结构434将相邻的光敏元件406彼此分隔开，从而有助于减少相邻的光敏元件406之间的串扰。第二深沟槽433内的介电衬垫层436的部分和介电填充层438的部分构成每个传感器芯片402的***区域402c中的第二DTI结构435。在图15中，第一DTI结构434部分地延伸到衬底404中，而第二DTI结构435延伸穿过衬底404以接触STI结构408b。在一些实施例中，由于深沟槽432和433的不完全填充，DTI结构434和435在其中包含空隙或缝隙。DTI结构434和435的组成以及DTI结构434和435的形成工艺与以上关于图5中的DTI结构434所描述的相似，因此不再详细描述。
每个传感器芯片402的***区域402c中的第二DTI结构435包含与衬底404的半导体材料不同的介电材料，并且能够帮助释放在晶圆切割工艺期间产生的应力。因此，DTI结构435用作应力释放结构，有助于释放晶圆堆叠件中的应力，并防止在管芯切割工艺期间产生的裂纹传播到每个传感器芯片402的有源电路区域(402a、402b)中。因此，在每个传感器芯片402的***区域402c中引入DTI结构435有助于提高传感器芯片402的可靠性。
参考图13和图16，方法1300进行到操作1308，其中在介电填充层438上方形成硬掩模层440。图16是根据一些实施例的在介电填充层438上方形成硬掩模层440之后的图15的半导体结构的截面图。硬掩模层440覆盖第一DTI结构434和第二DTI结构435。硬掩模层440的组成和形成工艺与以上关于图6中的硬掩模层440描述的组成和形成工艺相似，因此不再详细描述。
参考图13和图17，方法1300进行到操作1310，其中，打开每个传感器芯片402的接合焊盘区域402b以形成多个焊盘开口442。图17是根据一些实施例的在每个传感器芯片402中形成多个焊盘开口442之后的图16的半导体结构的截面图。焊盘开口442的形成工艺与以上关于图7中的焊盘开口442的形成所描述的那些相似，因此不再详细描述。
参考图13和图18，方法1300进行到操作1312，其中在每个传感器芯片402中的焊盘开口442的侧壁和底面上方以及在硬掩模层440上方形成钝化层450。图18是根据一些实施例的在每个传感器芯片402中的焊盘开口442的侧壁和底面上方以及硬掩模层440上方形成钝化层450之后的图17的半导体结构的截面图。钝化层450的组成和钝化层450的形成工艺与以上关于图8中的钝化层450所述的那些类似，因此不再详细描述。
参考图13和图19，方法1300进行到操作1314，其中，在每个传感器芯片402的各个焊盘开口442中依次形成焊盘452和介电帽454。图19是根据一些实施例的在每个传感器芯片402的相应的焊盘开口442中顺序形成接合焊盘452和介电帽454之后的图18的半导体结构的截面图。用于接合焊盘452和介电帽454的组成和形成工艺与以上关于图9中的接合焊盘452和介电帽454所描述的那些相似，因此不再详细描述。
参考图13和图20，方法1300进行到操作1316，其中沉积介电填充层460以填充每个传感器芯片402的焊盘开口442。图20是根据一些实施例的在形成介电填充层460以填充每个传感器芯片402的焊盘开口442之后的图19的半导体结构的截面图。介电填充层460的组成和介电填充层460的形成工艺与以上关于图10中的介电填充层460所述的那些相似，因此不再详细描述。
参考图13和图21，方法1300进行到操作1318，其中在每个传感器芯片402的相应的焊盘开口442内形成多个介电填充结构462。图21是根据一些实施例的在每个传感器芯片402的相应的焊盘开口442中形成介电填充结构462之后的图20的半导体结构的截面图。介电填充结构462填充各个焊盘开口442的剩余体积。介电填充结构462的组成和介电填充结构462的形成工艺与以上关于图11中的介电填充结构462所述的那些相似，因此不再详细描述。
参考图13和图22，方法1300进行到操作1320，其中在每个传感器芯片402中形成栅格结构470和多个滤色器482a-c。图21是根据一些实施例的在每个传感器芯片402中形成栅格结构470和多个滤色器482a-c之后的图20的半导体结构的截面图。形成工艺类似于以上关于图12中的栅格结构470和滤色器482a-c的形成所描述的过工艺，因此不再详细描述。
图23是根据一些实施例的用于制造图像传感器晶圆(例如，图像传感器器件100)的方法2300的流程图，图像传感器器件100具有应力释放沟槽结构，例如应力释放沟槽结构130。图24至图29示出了根据图23的方法2300构造的各个制造阶段的图像传感器器件100的截面图。下面参考图24至图29中的图像传感器器件100详细讨论方法2300。在一些实施例中，在方法2300之前、期间和/或之后执行附加操作，或者替换和/或消除所描述的一些操作。在一些实施例中，将附加部件添加到图像传感器器件100。在一些实施例中，替换或消除以下描述的一些部件。本领域的普通技术人员将理解，尽管以按特定顺序执行的操作讨论了一些实施例，但是可以以另一逻辑顺序执行这些操作。
参考图23和图24，方法2300包括操作2302，其中将传感器晶圆500接合到载体衬底501(也称为载体晶圆)以提供晶圆堆叠件。图24是根据一些实施例的在将传感器晶圆500接合到载体衬底501以提供晶圆堆叠件之后的半导体结构的截面图。
参考图24，传感器晶圆500包括以行和列布置的多个传感器芯片502。每个传感器芯片502包括像素阵列区域502a、逻辑区域502b、接合焊盘区域502c和***区域502d。像素阵列区域502a包括以行和列布置的光敏元件406的阵列。逻辑区域502b包括用于支持像素阵列的操作的逻辑器件，例如用于支持像素阵列的读出的逻辑器件。在一些实施例中，逻辑区域502b包括晶体管、电容器、电感器或电阻器。接合焊盘区域502c包括用于将像素阵列连接到外部器件的多个接合焊盘。像素阵列区域502a、逻辑区域502b和接合焊盘区域502c构成每个传感器芯片502的有源电路区域。***区域502d与传感器芯片502之间的划线相邻并且横向围绕像素阵列区域502a、逻辑区域503b和接合焊盘区域502c。
传感器芯片502位于衬底504上/内。在一些实施例中，衬底504是晶体硅衬底或由诸如锗硅锗、III-V化合物半导体等其他半导体材料形成的半导体衬底。衬底504具有前侧(也称为前面)504A和背侧(也称为背面)504B。
每个传感器芯片502在衬底504的前侧504A中包括多个光敏元件506。光敏元件506对应于像素，并且可用于感测辐射，例如朝着衬底504的背侧504B投射的入射光，并且将光信号(光子)转换成电信号。在一些实施例中，光敏元件506是光电二极管。在这样的实施例中，每个光敏元件506包括衬底504内的具有第一掺杂类型(例如，n型)的第一区域和衬底504内的具有第二掺杂类型(例如，p型)的相邻第二区域，第二掺杂类型与第一掺杂类型不同。光敏元件506彼此不同以具有不同的结深度、厚度和宽度。为了简单起见，图24中仅示出了两个光敏元件506，但是应当理解，在衬底504中实现了任何数量的光敏元件506。光敏元件506位于像素阵列区域502a中并且布置成包括行和/或列的阵列。
每个传感器芯片502还包括在衬底504的前侧504A处的多个浅沟槽隔离(STI)结构508。STI结构508示出为位于接合焊盘区域502c中。STI结构508从衬底504的前侧504A延伸到衬底504中。在一些实施例中，STI结构508包括一种或多种介电材料。在一些实施例中，STI结构508包括介电氧化物，例如二氧化硅。通过从前侧504A在衬底504中蚀刻开口并随后用介电材料填充开口来形成STI结构508。
每个传感器芯片502还包括位于衬底504的前侧504A上方的互连结构510。互连结构510包括ILD层512和ILD层512中的金属接触件513。互连结构510还包括IMD层514和位于IMD层514中的一个或多个金属互连层，金属互连层具有交替的金属线515和通孔517。在一些实施例中，ILD层512包括介电材料，例如二氧化硅、碳化硅、氮化硅或氧氮化硅。IMD层514包括介电常数小于3.9的低k介电材料。在一些实施例中，IMD层514包括TEOS氧化物、未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃，诸如BPSG、FSG、PSG或BSG。IMD层514是单层或包括多层相同材料或不同材料的多层的复合层。金属接触件513、金属线515和通孔517独立地包括导电材料，例如铜、铝、钨、钛、其合金或它们的组合。
钝化层520沉积在互连结构510上方。钝化层520有助于保护下面的层免受物理和化学损害。钝化层520包括一种或多种介电材料，例如二氧化硅或氮化硅。在一些实施例中，使用诸如CVD、PVD或PECVD的沉积工艺形成钝化层520。在沉积之后，例如通过CMP平坦化钝化层520以形成平坦表面。
此后，将载体衬底501通过钝化层520接合到传感器晶圆500上。载体衬底501提供机械支撑，以使传感器晶圆500不会在衬底504的背侧504B上的结构的形成中破裂。在一些实施例中，载体衬底501是硅衬底。可选地，载体衬底501是玻璃衬底或石英衬底。在一些实施例中，使用粘合剂层将载体衬底501接合到钝化层520。在一些实施例中，使用氧化物至氧化物接合将载体衬底501接合至钝化层520。
在传感器晶圆500接合到载体衬底501之后，执行减薄工艺以从背侧504B减薄衬底504，使得光能够穿过衬底504撞击光敏元件506而不会被衬底504吸收。减薄工艺包括机械研磨、CMP、蚀刻或它们的组合。在一些实施例中，首先通过机械研磨从衬底504去除大量的衬底材料。之后，执行湿蚀刻以将衬底504进一步减薄至对于入射光透明的厚度。在减薄工艺之后，衬底504的厚度为约1μm至约5μm。如果在减薄工艺之后的衬底504太厚，则太多的入射光将被吸收。如果在减薄工艺之后的衬底504太薄，则在随后的处理期间损坏下面的元件的风险增加。
参考图23和图25，方法2300进行到操作2304，其中从背侧504B蚀刻衬底504以在每个传感器芯片502的像素阵列区域502a中的衬底504内形成深沟槽532。图25是在每个传感器芯片502的像素阵列区域502a中的衬底504的背侧504B内蚀刻深沟槽532之后的图24的半导体结构的截面图。
参考图25，深沟槽532从衬底504的背侧表面延伸到衬底504中。深沟槽532将光敏元件506彼此分隔开，使得随后形成在深沟槽532中的深沟槽隔离(DTI)结构534(图26)能够减小相邻光敏元件506之间的串扰和干扰。在一些实施例中，深沟槽532的深度为约0.5μm至约2μm，并且宽度等于或小于约0.25μm。选择深沟槽532的尺寸以避免像素之间的串扰并且使到达光敏元件506的入射光最大化。在一些实施例中，至少一个深沟槽532的横截面具有带有倾斜侧壁的梯形形状。在这样的配置中，至少一个深沟槽532的的宽度随着距衬底504的背侧504B的距离增加而减小。在一些实施例中，至少一个深沟槽532的横截面具有矩形形状，具有基本垂直的侧壁。
深沟槽532通过光刻和蚀刻工艺形成。在一些实施例中，首先通过旋涂将光刻胶层(未示出)施加在衬底504的背侧504B上方。然后使用光刻工艺对光刻胶层进行图案化，该光刻工艺包括光刻胶的曝光、烘烤和显影，以形成其中具有开口的图案化的光刻胶层。开口暴露出衬底504的随后形成深沟槽532的部分。例如通过使用各向异性蚀刻将图案化的光刻胶层中的开口转移到衬底504中以形成深沟槽532。在一些实施例中，各向异性刻蚀包括干刻蚀(例如，反应离子刻蚀(RIE)或等离子体刻蚀)、湿化学刻蚀或它们的组合。在形成深沟槽532之后，例如通过湿剥离或等离子体灰化去除图案化的光刻胶层。可选地，在一些实施例中，使用包括氮化物(例如，氮化硅)的硬掩模层，使得沟槽图案通过第一各向异性蚀刻从图案化的光刻胶层转移到硬掩模层，然后通过第二各向异性蚀刻转移到衬底504。
参考图23和图26，方法2300进行到操作2306，其中通过沿着深沟槽532的侧壁和底面沉积介电衬垫层536，然后在介电衬垫层536上方沉积介电填充层538以填充深沟槽532，在深沟槽532内形成DTI结构534。图26是根据一些实施例的在深沟槽532内形成DTI结构534之后的图25的半导体结构的截面图。
参考图26，首先沿着深沟槽532的侧壁和底面并且在衬底504的背侧表面上方沉积介电衬垫层536。介电衬垫层536具有单层或多层结构。在一些实施例中，介电衬垫层536包括介电常数大于3.9的一种或多种高k介电材料。示例性的高k介电材料包括但不限于HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3和Y2O3。在一些实施例中，介电衬垫层536包括Al2O3和Ta2O5的双层。在一些实施例中，利用共形沉积工艺(例如CVD、PECVD或ALD)沉积介电衬垫层536。
然后，将介电填充层538沉积在介电衬垫层536上方以填充深沟槽532。在一些实施例中，介电填充层538包括具有良好的间隙填充特性的介电材料。在一些实施例中，介电填充层538包括诸如二氧化硅的电介质氧化物、诸如氮化硅的电介质氮化物或诸如碳化硅的电介质碳化物。在一些实施例中，通过诸如CVD、PECVD或PVD的沉积工艺来沉积介电填充层538。在一些实施例中，在形成介电填充层538之后执行诸如CMP的平坦化工艺以提供平坦表面。在平坦化之后，介电填充层538的平坦表面位于衬底504的背侧表面之上。
深沟槽532的侧壁和底面上的介电衬垫层536的部分以及深沟槽532内的介电填充层538的部分构成DTI结构534。DTI结构534将相邻的光敏元件506彼此分隔开。从而有助于减少相邻光敏元件506之间的串扰和干扰。
参考图23和图27，方法2300进行到操作2308，其中，在每个传感器芯片502的衬底504的背侧504B上方形成栅格结构540。图27是根据一些实施例的在每个传感器芯片502的衬底504的背侧504B上方形成栅格结构540之后的图26的半导体结构的截面图。
参考图27，栅格结构540位于介电填充层538上方，并且包括多个金属栅格542和将金属栅格542彼此分隔开的多个腔544。像素阵列区域502a中的金属栅格542与DTI结构534对准，并且配置为阻挡光到达光敏元件506之间的区域，从而有助于减少光敏元件506的串扰。逻辑区域502b中的金属栅格542通过通孔546电耦合到衬底504的背侧表面，以帮助消除累积在栅格结构540中的电荷到衬底504。结果，每个传感器芯片502的噪声和暗电流效应减小。金属栅格542包括导电金属，例如铜、钨、铝或铝铜合金。
通过首先蚀刻介电填充层538以形成通孔开口，随后在通孔开口中形成通孔546来形成栅格结构540和通孔546。在一些实施例中，执行各向异性蚀刻以蚀刻介电填充层538。各向异性蚀刻是干蚀刻(诸如RIE)或湿蚀刻。然后通过例如CVD、PVD、PECVD或镀将金属层沉积在介电填充层538上方。金属层填充通孔开口以提供通孔546。然后使用包括干蚀刻或湿蚀刻的各向异性蚀刻来蚀刻位于介电填充层538之上的金属层的一部分以提供金属栅格542。在一些实施例中，用来蚀刻金属层的各向异性蚀刻也蚀刻介电填充层538，从而在像素阵列区域502a中的金属栅格542下方形成介电柱。
参考图23和图28，方法2300进行到操作2310，其中在每个传感器芯片502中的栅格结构540和介电填充层538上方形成缓冲层550。图28是根据一些实施例的在每个传感器芯片502中的栅格结构540和介电填充层538上方形成缓冲层550之后的图27的半导体结构的截面图。
参考图28，缓冲层550位于金属栅格542和介电填充层538上方，使得缓冲层550的顶面位于金属栅格542的顶面之上。缓冲层550填充金属栅格542之间的腔544。在一些实施例中，缓冲层550包括介电氧化物，例如二氧化硅。在一些实施例中，通过PECVD沉积缓冲层550。在沉积之后，在一些实施例中，对缓冲层550执行诸如CMP的平坦化工艺以提供平坦化的表面。
参考图23和图29，方法2300进行到操作2312，其中在相应的接合焊盘区域502c和***区域502d中形成多个焊盘开口552和沟槽554，随后在相应的焊盘开口552内形成多个接合焊盘570。图29是根据一些实施例的在相应的接合焊盘区域502c和***区域502d中形成多个焊盘开口552和沟槽554并且在相应的焊盘开口552内形成多个接合焊盘570之后的图30的半导体结构的截面图。
参考图29，接合焊盘区域502c中的每个焊盘开口552延伸穿过缓冲层550、沟槽填充层538、介电衬垫层536和衬底504，以暴露接合焊盘区域502c中的STI结构508。
在一些实施例中，***区域502d中的沟槽554延伸穿过缓冲层550、沟槽填充层538、介电衬垫层536和衬底504以暴露ILD层512的一部分。在一些实施例中，沟槽554具有连续结构，该连续结构完全围绕每个传感器芯片502的有源电路区域，有源电路区域包括像素阵列区域502a、逻辑区域502b和接合焊盘区域502c。在一些实施例中，沟槽554包括多个沟槽段，多个沟槽段沿着有源电路区域(502a、502b和502c)的外周布置并且一起完全围绕每个传感器芯片502的有源电路区域(502a、502b和502c)。在一些实施例中，相邻沟槽段的相对端之间的距离小于约100μm。如果相邻沟槽段的相对端之间的距离太大，则在一些情况下会降低沟槽段的应力释放方面。
焊盘开口552和沟槽554通过光刻和蚀刻工艺形成。在一些实施例中，首先例如通过旋涂将光刻胶层(未示出)施加在缓冲层550上方。然后使用光刻工艺对光刻胶层进行图案化，该光刻工艺包括光刻胶的曝光、烘烤和显影，以形成其中具有开口的图案化的光刻胶层。开口暴露衬底504的随后形成焊盘开口552和沟槽554的区域。然后通过至少一种各向异性蚀刻将图案化的光刻胶层中的开口转移到缓冲层550、介电填充层538、介电衬垫层536和衬底504中，以形成焊盘开口552和沟槽554。在一些实施例中，至少一个各向异性蚀刻包括干蚀刻(例如RIE或等离子体蚀刻)、湿蚀刻或它们的组合。在一些实施例中，通过单个各向异性蚀刻来蚀刻缓冲层550、介电填充层538、介电衬垫层536和衬底504。在一些实施例中，通过多次各向异性蚀刻来蚀刻缓冲层550、介电填充层538、介电衬垫层536和衬底504。在形成焊盘开口552和沟槽554之后，例如通过湿剥离或等离子体灰化去除图案化的光刻胶层。在一些实施例中，用于形成焊盘开口552和沟槽554的光刻和蚀刻工艺还在相邻传感器芯片502之间的衬底504中形成划线。在一些实施例中，同时形成焊盘开口552和沟槽554。在一些实施例中，顺序地形成焊盘开口552和沟槽554。
在一些实施例中，焊盘开口552和沟槽554中的至少一个的横截面形成为具有基本垂直的侧壁的矩形形状。在其他实施例中，焊盘开口552和沟槽554中的至少一个的横截面形成为具有倾斜侧壁的梯形形状。在一些实施例中，焊盘开口552和沟槽554中的至少一个形成为具有随着距缓冲层550的距离增加而减小的宽度。在一些实施例中，顶部处的沟槽554的宽度与底部处的沟槽554的宽度之差为约0.01μm至约10μm。沟槽554的宽度的差异有助于随后沉积到沟槽554中而不关闭沟槽554的顶部的开口。
在形成焊盘开口和沟槽554之后，沿每个传感器芯片502的焊盘开口552和沟槽554的侧壁和底面并在缓冲层550上方沉积钝化层560。在一些实施例中，钝化层560包括介电氧化物，例如二氧化硅。在一些实施例中，钝化层560通过诸如CVD或ALD的共形沉积工艺来沉积。沿着沟槽554的侧壁和底面的钝化层560部分地填充沟槽554，在沟槽554中留下气隙555。
含气隙的沟槽554没有衬底404的半导体材料，并且能够帮助释放晶圆堆叠件中的应力。因此，包含气隙的沟槽554用作应力释放结构，有助于防止在管芯切割工艺期间产生的裂纹传播到每个传感器芯片502的有源电路区域(502a、502b、502c)中。因此，在每个传感器芯片502的***区域50d中引入包含气隙的沟槽554有助于提高传感器芯片502的可靠性。
随后在每个焊盘开口552内形成接合焊盘570。接合焊盘570延伸穿过钝化层560、STI结构508和ILD层512，以电耦合到互连结构510中的金属线515a。在一些实施例中，金属线515a是最接近衬底504的金属线。在其他实施例中，金属线515a通过一条或多条导线(未示出)与衬底504分隔开。在一些实施例中，接合焊盘570具有开槽的结构，包括：基底部分570a，在焊盘开口552的底部处位于钝化层560的一部分上面；以及突起570b，沿延伸穿过钝化层560、STI结构508和ILD512的开口571的侧壁和底面。接合焊盘570包括导电材料，例如铝、铜、钨、其合金或它们的组合。
通过首先蚀刻钝化层560、STI结构508和ILD层512以形成开口571来形成焊盘570，开口571暴露金属线515a。在一些实施例中，使用光刻和蚀刻工艺形成开口571，光刻和蚀刻工艺包括将光刻胶层施加到钝化层560，图案化光刻胶层，使用图案化的光刻胶层作为掩模来蚀刻钝化层560、STI结构508和ILD层512，然后剥离图案化的光刻胶层。在形成开口之后，沿着开口571的侧壁和底面并在钝化层560上方形成焊盘金属层。在一些实施例中，使用共形沉积工艺(例如CVD、PVD或镀)形成焊盘金属层。然后蚀刻焊盘金属层以在每个焊盘开口552内形成接合焊盘570。接合焊盘570的侧壁远离焊盘开口552的侧壁。
图30是根据一些实施例的用于制造图像传感器器件(例如，具有应力释放沟槽结构(例如，应力释放沟槽结构130)的图像传感器器件100)的方法3000的流程图。与其中在焊盘开口阶段形成用于形成应力释放沟槽结构的沟槽的方法2300相比，在方法3000中，用于形成应力释放沟槽结构的沟槽形成在深沟槽蚀刻阶段。
图31至图35是根据一些实施例的图像传感器器件100的形成中的中间阶段的截面图。除非另有说明，否则这些实施例中的组件的材料和形成方法与由图24至图29所示的实施例中的相同参考数字表示的它们的相似组件基本相同。因此，关于图31至图35中示出的组件的形成工艺和材料的细节可以在对图24至图29所示实施例的讨论中找到。
参考图30，方法3000包括操作3002，其中传感器晶圆500接合到载体衬底501以形成晶圆堆叠件。在一些实施例中，传感器晶圆500和载体衬底501具有与图24中相似的结构和组成，因此将不详细讨论。
参考图30和图31，方法3000进行到操作3004，其中在背侧504B处蚀刻衬底504以在像素阵列区域502a中形成多个第一深沟槽532以及在每个传感器芯片502的***区域502d中形成第二深沟槽533。图31是根据一些实施例的在背侧504B处蚀刻衬底504以在每个传感器芯片502的像素阵列区域502a中形成多个第一深沟槽532和在外周区域502d中形成第二深沟槽533之后的图30的半导体结构的截面图。
在图32中，第一和第二深沟槽532和533形成为延伸穿过衬底404的整个厚度。在一些实施例中，第一和第二深沟槽532和533同时形成。在一些实施例中，顺序地形成第一深沟槽532和第二深沟槽533。在一些实施例中，第一和第二深沟槽532和533暴露ILD层512的部分。在一些实施例中，如果在像素阵列区域502a和***区域502d中的衬底504的前侧504A处存在STI结构508，则第一和第二深沟槽532和533暴露相应的STI结构508。第一深沟槽532延伸到光敏元件506之间的区域中以分隔开相邻的光敏元件506。第二深沟槽533围绕每个传感器芯片502的外周延伸。在一些实施例中，第二深沟槽533具有完全围绕每个传感器芯片502的有源电路区域(502a、502b、502c)的连续结构。在一些实施例中，第二深沟槽533包括多个沟槽段，多个沟槽段沿着有源电路区域(502a、502b、502c)的外周布置并且一起完全围绕每个传感器芯片502的有源电路区域(502a、502b、502c)。在一些实施例中，相邻沟槽段的相对端之间的距离小于约100μm。深沟槽532和533的形成工艺与以上关于图25中的深沟槽532的形成所描述的那些相似，因此不再详细描述。
参考图30和图32，方法3000进行到操作3006，其中在每个传感器芯片502的相应的第一深沟槽532中形成多个第一DTI结构534，并且在每个传感器芯片502的第二深沟槽533中形成第二DTI结构535。图32是根据一些实施例的在相应的第一深沟槽532中形成多个第一DTI结构534并且在每个传感器芯片502的第二深沟槽533中形成第二DTI结构535之后的图31的半导体结构的截面图。
通过沿着第一深沟槽532和第二深沟槽533的侧壁和底面并且在衬底504的背侧表面上方沉积介电衬垫层536，随后在介电衬垫层436上方沉积介电填充层538以填充第一和第二深沟槽532和533的剩余体积来形成第一DTI结构534和第二DTI结构535。每个第一深沟槽532内的介电衬垫层536的一部分和介电填充层538的一部分构成每个传感器芯片502的像素阵列区域502a中的相应的第一DTI结构534。第一DTI结构534将相邻的光敏元件506彼此分隔开，从而有助于减少相邻的光敏元件506之间的串扰。第二深沟槽533内的介电衬垫层536的一部分和介电填充层538的一部分构成每个传感器芯片502的***区域502d中的第二DTI结构535。在图33中，第一DTI结构534和第二DTI结构535延伸穿过衬底504的整个厚度。DTI结构534和535的组成以及DTI结构534和535的形成工艺与以上关于图26中的DTI结构534描述的那些相似，因此不再详细描述。
每个传感器芯片502的***区域502d中的第二DTI结构535包含与衬底504的半导体材料不同的介电材料，并且能够帮助释放晶圆堆叠件中的应力。因此，DTI结构535用作应力释放结构，有助于防止在管芯切割工艺期间产生的裂纹传播到每个传感器芯片502的有源电路区域(502a、502b、502c)中。因此，在每个传感器芯片502的***区域502d引入DTI结构535有助于提高传感器芯片502的可靠性。
参考图30和图33，方法3000进行到操作3008，其中在衬底504的背侧504B上方形成栅格结构540。图33是根据一些实施例的在衬底504的背侧504B上方形成栅格结构540之后的图32的半导体结构的截面图。栅格结构540位于介电填充层538上方，并且包括多个金属栅格542和将金属栅格542彼此分隔开的多个腔544。栅格结构540的组成和形成工艺与以上关于图27中的栅格结构540所描述的相似，因此不再详细描述。
参考图30和图34，方法3000进行到操作3010，其中在栅格结构540和介电填充层538上方形成缓冲层550。图34是根据一些实施例的在栅格结构540和介电填充层538上方形成缓冲层550之后的图33的半导体结构的截面图。缓冲层550在每个传感器芯片502的***区域502d中覆盖第二DTI结构535。缓冲层550的组成和缓冲层550的形成工艺与以上关于图28中的缓冲层550所述的那些相似，因此不再详细描述。
参考图30和图35，方法3000进行到操作3012，其中在每个传感器芯片502的接合焊盘区域502c中的各个焊盘开口552内形成多个接合焊盘570。图35是根据一些实施例的在每个传感器芯片502的接合焊盘区域502c中的各个焊盘开口552内形成多个接合焊盘570之后的图34的半导体结构的截面图。接合焊盘570的结构和接合焊盘570的形成工艺与以上关于图29中的接合焊盘570所述的那些相似，因此不再详细描述。
本说明书的一方面涉及一种半导体结构。该半导体结构包括传感器晶圆，该传感器晶圆包括位于衬底上和衬底内的多个传感器芯片。多个传感器芯片中的每个包括像素阵列区域、接合焊盘区域和***区域。相邻的***区域之间设置划线，并且划线位于多个传感器芯片的相邻的传感器芯片之间。多个传感器芯片中的每个还包括嵌入衬底中的应力释放沟槽结构，其中应力释放沟槽结构位于***区域中，并且应力释放沟槽结构完全围绕多个传感器芯片的相应传感器芯片的像素阵列区域和接合焊盘区域的外周。在一些实施例中，应力释放沟槽结构包括单个连续结构，单个连续结构完全围绕像素阵列区域和接合焊盘区域。在一些实施例中，应力释放沟槽结构包括多个非连续段，它们一起完全围绕像素阵列区域和接合焊盘区域。在一些实施例中，多个非连续段中的第一组非连续段围绕像素阵列区域和接合焊盘区域延伸，并且多个非连续段中的第二组非连续段围绕第一组非连续段延伸。在一些实施例中，第一组非连续段中的非连续段相对于第二组非连续段中的非连续段交错。在一些实施例中，应力释放沟槽结构与多个传感器芯片中的相应传感器芯片的边缘间隔小于100μm的距离。在一些实施例中，应力释放沟槽结构邻接多个传感器芯片中的相应传感器芯片的边缘。在一些实施例中，应力释放沟槽结构包括与衬底的半导体材料不同的材料。在一些实施例中，应力释放沟槽结构包括氧化硅、氮化硅、碳化硅、氧化铪、氧化锆、氧化镧、氧化铝、氧化钛、钛酸锶、氧化镧铝、氧化钇或它们的组合。在一些实施例中，应力释放沟槽结构中包括气隙。
本说明书的一方面涉及一种半导体结构。该半导体结构包括传感器晶圆，该传感器晶圆包括第一半导体衬底。传感器晶圆还包括位于第一半导体衬底的像素阵列区域中的多个光敏元件，其中，多个光敏元件位于第一半导体衬底的前侧内。传感器晶圆还包括位于第一半导体衬底的前侧上的第一互连结构。传感器晶圆还包括位于第一半导体衬底的***区域中的应力释放沟槽结构，应力释放沟槽结构围绕像素阵列区域和接合焊盘区域，其中，应力释放沟槽结构位于从第一半导体衬底的背侧延伸穿过第一半导体衬底的沟槽内，并且第一半导体衬底的背侧与第一半导体衬底的前侧相对。半导体结构还包括器件晶圆，该器件晶圆接合到传感器晶圆，其中，该器件晶圆包括有源器件。在一些实施例中，传感器晶圆还包括将多个光敏元件彼此分隔开的多个深沟槽隔离(DTI)结构，其中，多个DTI结构从第一半导体衬底的背侧表面延伸到第一半导体衬底中。在一些实施例中，传感器晶圆还包括位于第一半导体衬底的背侧上方的栅格结构，其中栅格结构与DTI结构对准。在一些实施例中，传感器晶圆还包括嵌入在栅格结构的腔内的多个滤色器。在一些实施例中，传感器晶圆还包括位于第一半导体衬底的前侧处的多个浅沟槽隔离(STI)结构，其中，应力释放沟槽结构位于***区域中的多个STI结构的STI结构上面。
本说明书的一个方面涉及一种形成半导体结构的方法。该方法包括将第一晶圆接合到第二晶圆。第一晶圆包括半导体衬底。第一晶圆还包括位于半导体衬底的像素阵列区域中的多个光敏元件，其中，多个光敏元件在半导体衬底的前侧处嵌入在半导体衬底中。第一晶圆还包括在半导体衬底的前侧处嵌入在半导体衬底中的多个浅沟槽隔离(STI)结构。第一晶圆还包括位于半导体衬底的前侧上方的互连结构。该方法还包括形成从半导体衬底的背侧延伸穿过半导体衬底的多个焊盘开口，其中，多个焊盘开口暴露半导体衬底的接合焊盘区域中的多个STI结构的第一STI结构。该方法还包括形成从背侧延伸穿过半导体衬底的沟槽，其中该沟槽暴露半导体衬底的***区域中的多个STI结构的第二STI结构，其中该沟槽完全围绕像素阵列区域和接合焊盘区域。该方法还包括沿着多个焊盘开口和沟槽的侧壁和底面以及在半导体衬底的背侧表面上方沉积钝化层。在一些实施例中，沟槽的形成包括形成围绕像素阵列区域和接合焊盘区域的单个连续沟槽结构。在一些实施例中，沟槽的形成包括形成多个非连续沟槽段，其中，多个非连续沟槽段以交错的配置布置以完全围绕像素阵列区域和接合焊盘区域。在一些实施例中，该方法还包括沉积介电填充层以填充多个焊盘开口和沟槽。在一些实施例中，沟槽的形成包括在形成多个焊盘开口的同时形成沟槽。
本领域的普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够影响本文广泛公开的各种变化、等同物的替代以及各种其他实施例。因此，旨在于此授予的保护仅受所附权利要求及其等同物中包含的定义的限制。

Claims (10)

1.一种半导体结构，包括：
传感器晶圆，包括位于衬底上和所述衬底内的多个传感器芯片，其中，所述多个传感器芯片中的每个包括：
像素阵列区域，
接合焊盘区域，和
***区域，其中，相邻的所述***区域之间设置划线，并且所述划线位于所述多个传感器芯片的相邻的传感器芯片之间；以及
应力释放沟槽结构，嵌入所述衬底中，其中，所述应力释放沟槽结构位于所述***区域中，并且所述应力释放沟槽结构完全围绕所述多个传感器芯片的相应传感器芯片的所述像素阵列区域和所述接合焊盘区域的外周。
2.根据权利要求1所述的半导体结构，其中，所述应力释放沟槽结构包括单个连续结构，所述单个连续结构完全围绕所述像素阵列区域和所述接合焊盘区域。
3.根据权利要求1所述的半导体结构，其中，所述应力释放沟槽结构包括多个非连续段，所述多个非连续段一起完全围绕所述像素阵列区域和所述接合焊盘区域。
4.根据权利要求3所述的半导体结构，其中，所述多个非连续段中的第一组非连续段在所述像素阵列区域和所述接合焊盘区域周围延伸，并且所述多个非连续段中的第二组非连续段在所述第一组非连续段周围延伸。
5.根据权利要求4所述的半导体结构，其中，所述第一组非连续段中的非连续段相对于所述第二组非连续段中的非连续段交错。
6.根据权利要求1所述的半导体结构，其中，所述应力释放沟槽结构与所述多个传感器芯片中的相应传感器芯片的边缘间隔小于100μm的距离。
7.根据权利要求1所述的半导体结构，其中，所述应力释放沟槽结构邻接所述多个传感器芯片中的相应传感器芯片的边缘。
8.根据权利要求1所述的半导体结构，其中，所述应力释放沟槽结构包括与所述衬底的半导体材料不同的材料。
9.一种半导体结构，包括：
传感器晶圆，包括：
第一半导体衬底；
多个光敏元件，位于所述第一半导体衬底的像素阵列区域中，其中，所述多个光敏元件位于所述第一半导体衬底的前侧内；
第一互连结构，位于所述第一半导体衬底的所述前侧上；以及
应力释放沟槽结构，位于所述第一半导体衬底的***区域中，所述应力释放沟槽结构围绕所述像素阵列区域和接合焊盘区域，其中，所述应力释放沟槽结构位于从所述第一半导体衬底的背侧延伸穿过所述第一半导体衬底的沟槽内，并且所述第一半导体衬底的所述背侧与所述第一半导体衬底的所述前侧相对；以及
器件晶圆，接合到所述传感器晶圆，其中，所述器件晶圆包括有源器件。
10.一种形成半导体结构的方法，包括：
将第一晶圆接合到第二晶圆，所述第一晶圆包括：
半导体衬底；
多个光敏元件，位于所述半导体衬底的像素阵列区域中，其中，所述多个光敏元件在所述半导体衬底的前侧处嵌入在所述半导体衬底中；
多个浅沟槽隔离(STI)结构，在所述半导体衬底的所述前侧处嵌入在所述半导体衬底中；
互连结构，位于所述半导体衬底的所述前侧上方；
形成从所述半导体衬底的背侧延伸穿过所述半导体衬底的多个焊盘开口，其中，所述多个焊盘开口暴露所述半导体衬底的接合焊盘区域中的所述多个浅沟槽隔离结构的第一浅沟槽隔离结构；
形成从所述背侧延伸穿过所述半导体衬底的沟槽，其中，所述沟槽暴露所述半导体衬底的***区域中的所述多个浅沟槽隔离结构的第二浅沟槽隔离结构，其中，所述沟槽完全围绕所述像素阵列区域和所述接合焊盘区域；以及
沿着所述多个焊盘开口和所述沟槽的侧壁和底面以及在所述半导体衬底的背侧表面上方沉积钝化层。
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