KR102483548B1 - 이미지 센싱 장치 - Google Patents

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Abstract

본 발명의 실시예에 따른 이미지 센싱 장치는, 광전 변환 소자를 구비하는 픽셀 영역을 포함하는 제1 기판 구조물, 제1 기판 구조물과 연결되는 제1 면 및 이에 반대되는 제2 면을 가지며, 픽셀 영역을 구동하는 회로 영역을 포함하는 제2 기판 구조물, 및 제2 기판 구조물의 제2 면 상에 실장되는 메모리 칩을 포함하고, 제1 기판 구조물과 제2 기판 구조물은 제1 기판 구조물을 관통하는 제1 접속 비아들을 통해 전기적으로 연결되고, 제2 기판 구조물과 메모리 칩은 제2 기판 구조물의 일부를 관통하는 제2 접속 비아들을 통해 전기적으로 연결되며, 제1 접속 비아들 및 제2 접속 비아들은 평면 상에서 서로 다른 위치에 배치된다.

Description

이미지 센싱 장치{IMAGE SENSING APPARATUS}
본 발명은 이미지 센싱 장치에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센싱 장치는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더 등과 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇 등에 장착되는 카메라에도 사용되고 있다. 이러한 이미지 센싱 장치는 소형화 및 높은 해상도가 요구되고 있으며, 고속의 이미지 데이터의 처리가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 소형화가 가능하며 이미지 처리 속도가 향상된 이미지 센싱 장치를 제공하는 것이다.
예시적인 실시예들에 따른 이미지 센싱 장치는, 광전 변환 소자를 구비하는 픽셀 영역을 포함하는 제1 기판 구조물, 상기 제1 기판 구조물과 연결되는 제1 면 및 이에 반대되는 제2 면을 가지며, 상기 픽셀 영역을 구동하는 회로 영역을 포함하는 제2 기판 구조물, 및 상기 제2 기판 구조물의 상기 제2 면 상에 실장되는 메모리 칩을 포함하고, 상기 제1 기판 구조물과 상기 제2 기판 구조물은 상기 제1 기판 구조물을 관통하는 제1 접속 비아들을 통해 전기적으로 연결되고, 상기 제2 기판 구조물과 상기 메모리 칩은 상기 제2 기판 구조물의 일부를 관통하는 제2 접속 비아들을 통해 전기적으로 연결되며, 상기 제1 접속 비아들 및 상기 제2 접속 비아들은 평면 상에서 서로 다른 위치에 배치될 수 있다.
예시적인 실시예들에 따른 이미지 센싱 장치는, 광전 변환 소자를 구비하는 픽셀 영역을 포함하는 제1 기판 구조물, 상기 제1 기판 구조물의 상기 픽셀 영역과 전기적으로 연결되어 상기 픽셀 영역을 구동하는 회로 영역을 포함하는 제2 기판 구조물, 및 상기 제2 기판 구조물 상에 실장되며, 도전성 범프에 의해 상기 제2 기판과 연결되고, 상기 제2 기판 구조물의 일부를 관통하는 접속 비아들을 통해 상기 회로 영역과 전기적으로 연결되는 적어도 하나의 반도체 칩을 포함하고, 상기 제2 기판 구조물은 상기 회로 영역 및 상기 회로 영역 주위에 배치되며 패드들을 포함하는 패드 영역을 포함하고, 상기 접속 비아들은 상기 회로 영역 및 상기 패드 영역에 배치될 수 있다.
예시적인 실시예들에 따른 이미지 센싱 장치는, 광전 변환 소자를 구비하는 픽셀 영역을 포함하며 제1 접속 비아들을 포함하는 제1 기판 구조물, 상기 제1 기판 구조물의 일 면에 적층되어 상기 제1 접속 비아들을 통해 상기 제1 기판 구조물과 전기적으로 연결되며, 상기 픽셀 영역을 구동하는 회로 영역을 포함하며 제2 접속 비아들을 포함하는 제2 기판 구조물, 및 상기 제2 기판 구조물의 일 면에 적층되어 상기 제2 접속 비아들을 통해 상기 제2 기판 구조물과 전기적으로 연결되는 반도체 칩을 포함하고, 상기 제1 접속 비아들 및 상기 제2 접속 비아들은 제1 기판 구조물과 상기 제2 기판 구조물이 적층된 방향에서 서로 시프트되어 배치될 수 있다.
픽셀 영역, 회로 영역 및 반도체 칩을 적층한 이미지 센싱 장치에서 접속 비아들을 위치에 따라 다르게 배치함으로써, 소형화가 가능하며 이미지 처리 속도가 향상된 이미지 센싱 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 이미치 처리 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 이미지 센싱 장치의 개략적인 레이아웃을 나타내는 도면이다.
도 3은 예시적인 실시예들에 따른 이미지 센싱 장치를 나타내는 개략적인 단면도이다.
도 4a 내지 도 5는 예시적인 실시예들에 따른 이미지 센싱 장치에서 제1 및 제2 접속 비아들의 개략적인 레이아웃을 나타내는 도면들이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 이미지 센싱 장치에서 제2 접속 비아들의 개략적인 레이아웃을 나타내는 도면들이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 이미지 센싱 장치의 픽셀 영역을 이루는 픽셀을 나타내는 개략적인 단면도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 이미지 센싱 장치의 픽셀 회로를 나타내는 회로도들이다.
도 9는 예시적인 실시예들에 따른 이미지 센싱 장치를 나타내는 개략적인 단면도이다.
도 10은 예시적인 실시예들에 따른 이미지 센싱 장치를 나타내는 개략적인 단면도들이다.
도 11a 내지 도 11l은 예시적인 실시예들에 따른 이미지 센싱 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 이미치 처리 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 이미지 센싱 장치(1000)는 이미지 센싱부(1100) 및 메모리(1200)를 포함할 수 있다.
이미지 센싱부(1100)는 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 램프 제네레이터(1130), 버퍼부(1140), 액티브 픽셀 센서 어레이(1150), 로우 드라이버(1160), 상관 이중 샘플러(1170), 아날로그-디지털 변환부(1180) 및 출력 인터페이스(1190)를 포함할 수 있다.
컨트롤 레지스터 블록(1110)은 이미지 센싱부(1100)의 동작을 전체적으로 제어할 수 있다. 특히, 타이밍 제네레이터(1120), 램프 제네레이터(1130) 및 버퍼부(1140)에 직접적으로 동작 신호를 전송할 수 있다. 타이밍 제네레이터(1120)는 이미지 센싱부(1100)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 타이밍 제네레이터(1120)에서 발생된 동작 타이밍 기준 신호는 로우 드라이버(1160), 상관 이중 샘플러(1170) 및/또는 아날로그-디지털 변환부(1180) 등에 전달될 수 있다. 램프 제네레이터(1130)는 상관 이중 샘플러(1170) 등에 사용되는 램프 신호를 생성, 전송할 수 있다. 버퍼부(1140)는 래치부를 포함할수 있으며, 외부로 송신할 이미지 신호를 임시적으로 저장할 수 있다. 출력 인터페이스(1190)는 이미지 데이터를 메모리(1200) 및 외부 장치로 전송할 수 있다.
APS 어레이(1150)는 외부 이미지를 센싱할 수 있다. APS 어레이(1150)는 다수 개의 액티브 픽셀들을 포함할 수 있다. 로우 드라이버(1160)는 APS어레이(1150)의 로우를 선택적으로 활성화시킬 수 있다. 상관 이중 샘플러(1170)는 APS 어레이(1150)로부터 발생된 아날로그 신호를 샘플링하고 출력할 수 있다. 아날로그-디지털 변환부(1180)는 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환하고, 변환 결과에 따라 생성된 복수의 디지털 픽셀 신호들을 출력할 수 있다.
메모리(1200)는 이미지 센싱부(1100)로부터 이미지 데이터를 전송받아, 이를 저장/처리하고, 이미지 센싱부(1100)로 재전송할 수 있다. 메모리(1200)는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, STT-MRAM(spin transfer torque magnetic random access memory) 소자 및 플래시(flash) 메모리 소자와 같은 메모리 소자를 포함할 수 있다. 메모리(1200)가 DRAM 소자를 포함하는 경우, 이미지 데이터를 상대적으로 고속으로 전송받아 처리할 수 있다.
도 2는 예시적인 실시예들에 따른 이미지 센싱 장치의 개략적인 레이아웃을 나타내는 도면이다.
도 2를 참조하면, 이미지 센싱 장치(10A)는 수직 방향으로 적층된 제1 내지 제3 영역(R1, R2, R3)을 포함할 수 있다. 제1 및 제2 영역(R1, R2)은 도 1의 이미지 센싱부(1100)를 구성하고, 제3 영역(R3)은 메모리(1200)를 구성할 수 있다.
제1 영역(R1)은 센서 어레이 영역(SA), 제1 패드 영역(PA1) 및 연결 영역(CN)을 포함하고, 제2 영역(R2)은 로직 회로 영역(LC) 및 제2 패드 영역(PA2)을 포함할 수 있다. 제3 영역(R3)은 메모리 칩(MC) 및 더미 칩(DC)을 포함할 수 있다. 제1 내지 제3 영역(R1, R2, R3)은 순차적으로 상하로 적층되어 배치될 수 있다.
제1 영역(R1)에서, 센서 어레이 영역(SA)은 도 1을 참조하여 상술한 APS 어레이(1150)에 해당하는 영역일 수 있다. 센서 어레이 영역(SA)은 매트릭스(matrix) 형태로 배열된 복수의 단위 픽셀들(P)을 포함할 수 있다. 각 픽셀(P)은 포토 다이오드 및 트랜지스터들로 구성될 수 있다. 이에 대해서는 하기에 도 7a 내지 도 8b를 참조하여 상세히 설명한다.
제1 패드 영역(PA1)은 센서 어레이 영역(SA)의 주변에 배치될 수 있으며, 복수의 제1 패드들(PAD1)을 포함할 수 있다. 복수의 제1 패드들(PAD1)은 외부 장치 등과 전기적 신호를 송수신하도록 구성될 수 있다.
연결 영역(CN)은 제1 영역(R1)과 제2 영역(R2)을 연결하기 위한 제1 접속 비아들이 배치되는 영역일 수 있다. 제1 접속 비아에 대해서는 하기에 도 3을 참조하여 상세히 설명한다.
제2 영역(R2)에서, 로직 회로 영역(LC)은 복수의 트랜지스터들을 포함하는 전자 소자들로 구현될 수 있다. 로직 회로 영역(LC)은 센서 어레이 영역(SA)과 전기적으로 연결되어, 센서 어레이 영역(SA)의 각 단위 픽셀(P)에 일정한 신호를 제공하거나 출력 신호를 제어하도록 구성될 수 있다.
로직 회로 영역(LC)은 도 1을 참조하여 상술한 컨트롤 레지스터 블록(1110), 타이밍 제네레이터(1120), 램프 제네레이터(1130), 버퍼부(1140), 로우 드라이버(1160), 상관 이중 샘플러(1170), 아날로그-디지털 변환부(1180) 및 출력 인터페이스(1190)에 해당하는 영역을 포함할 수 있다. 즉, 로직 회로 영역(LC)은 도 1의 이미지 센싱부(1100)에서, APS 어레이(1150) 이외의 영역들을 포함할 수 있다. 도 2에는, 램프 제네레이터(1130)에 대당하는 램프 영역(RMP), 로우 드라이버(1160)에 대당하는 드라이버 영역(RDV), 상관 이중 샘플러(1170)에 대당하는 샘플러 영역(CDS), 아날로그-디지털 변환부(1180)에 대당하는 변환 영역(ADC) 및 출력 인터페이스(1190)에 해당하는 인터페이스 영역(I/F)이 각각 도시되었다. 다만, 로직 회로 영역(LC)을 구성하는 각 영역들의 배치는 예시적인 것으로 이에 한정되지 않는다.
제2 패드 영역(PA2)은 로직 회로 영역(LC)의 주변에 배치될 수 있으며, 복수의 제2 패드들(PAD2)을 포함할 수 있다. 제2 패드 영역(PA2)은 제1 영역(R1)의 제1 패드 영역(PA1)에 대응되는 영역에 배치될 수 있으나, 이에 한정되지는 않는다.
제3 영역(R3)에서, 메모리 칩(MC)은 더미 칩(DC)과 함께 봉지부(EN)에 의해 밀봉되어 배치될 수 있다. 제1 및 제2 영역(R1, R2)은 반도체 웨이퍼를 베이스로 한 구조물일 수 있으며, 이에 비하여, 제3 영역(R3)은 반도체 칩을 포함하는 구조물에 해당할 수 있다. 메모리 칩(MC)은 제2 영역(R2)의 로직 회로 영역(LC)과 전기적으로 연결되어 이미지 데이터를 송수신할 수 있다. 더미 칩(DC)은 메모리 칩(MC)이 배치되고 남은 영역에 선택적으로 배치될 수 있으며, 방열 기능을 수행할 수 있다.
도 3은 예시적인 실시예들에 따른 이미지 센싱 장치를 나타내는 개략적인 단면도이다. 이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 3을 참조하면, 이미지 센싱 장치(10)는 일 방향, 예를 들어 y 방향으로 적층되어 배치되는 제1 기판 구조물(100), 제2 기판 구조물(200) 및 칩 구조물(300)을 포함할 수 있다. 제1 기판 구조물(100)은 픽셀들을 포함할 수 있고, 제2 기판 구조물(200)은 상기 픽셀들을 구동하는 회로를 포함할 수 있으며, 칩 구조물(300)은 상기 회로와 연결되는 메모리 칩을 포함할 수 있다. 제1 기판 구조물(100), 제2 기판 구조물(200) 및 칩 구조물(300)은 각각 도 2를 참조하여 상술한 제1 내지 제3 영역(R1, R2, R3)에 대응될 수 있다.
제1 기판 구조물(100)은 픽셀들(P)이 매트릭스 형태로 배치되는 픽셀 영역(PIXEL), 외부 장치 등과 전기적 신호를 송수신하는 패드들(197)이 배치되는 패드 영역(PAD) 및 제1 기판 구조물(100)의 픽셀 영역(PIXEL)을 하부의 제2 기판 구조물(200)과 전기적으로 연결하는 연결 영역(CONNECT)을 포함할 수 있다. 픽셀 영역(PIXEL), 패드 영역(PAD) 및 연결 영역(CONNECT)은 각각 도 2의 센서 어레이 영역(SA), 제1 패드 영역(PA1) 및 연결 영역(CN)에 대응될 수 있으며, 설명을 위하여 각각 일부 영역만을 선택하여 개략적으로 도시하였다. 제1 기판 구조물(100)은 제1 기판(101), 제1 층간 절연층(120) 및 제1 본딩층(195)을 포함할 수 있다.
제1 기판(101)은 반도체 기판일 수 있다. 예를 들어, 기판(101)은 p형 실리콘 기판으로 이루어질 수 있다. 실시예들에서, 기판(101)은 p 형 벌크 기판과 그 위에 성장된 p 형 또는 n 형 에피택셜층을 포함할 수 있다. 또는, 기판(101)은 n 형 벌크 기판과 그 위에 성장된 p 형 또는 n 형 에피택셜층을 포함할 수 있다. 실시예들에서, 기판(101)은 유기 플라스틱 기판으로 이루어질 수도 있다.
제1 층간 절연층(120)은 절연 물질로 이루어질 수 있으며, 하나 또는 복수의 층들로 구성될 수 있다. 예를 들어, 제1 층간 절연층(120)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
제1 본딩층(195)은 제1 기판 구조물(100)과 제2 기판 구조물(200)의 본딩을 위한 층일 수 있다. 제1 본딩층(195)은 절연 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
픽셀 영역(PIXEL)은 제1 기판(101) 내에 배치되는 스토리지 노드 영역들(105) 및 포토 다이오드들(130), 제1 층간 절연층(120) 내에 배치되는 픽셀 게이트층들(110), 제1 배선층들(140) 및 제1 비아들(150), 및 제1 기판(101)의 상부에 배치되는 컬러 필터들(180) 및 마이크로 렌즈들(190)을 포함할 수 있다. 픽셀 영역(PIXEL)은 제1 기판(101) 내에 배치되는 픽셀 분리 영역(165)과, 제1 기판(101) 상에 배치되는 버퍼층(170), 그리드(175), 하부 평탄화층(177) 및 상부 평탄화층(185)을 더 포함할 수 있다. 픽셀 영역(PIXEL)의 구조에 대해서는 하기에 도 7a 내지 도 8b를 참조하여 더욱 상세히 설명한다.
패드 영역(PAD) 및 연결 영역(CONNECT)은 픽셀 영역(PIXEL)의 주변에 배치될 수 있으며, 제1 기판(101) 상에 배치되는 상부 절연층(192), 제1 기판(101)과 제1 층간 절연층(120)을 관통하도록 배치되는 제1 접속 비아(CV1) 및 제1 접속 비아(CV1)의 측벽의 일부에 배치되는 제1 비아 절연층(172)을 포함할 수 있다. 패드 영역(PAD)은 제1 기판(101) 상에서 상부 절연층(192)에 의해 노출되도록 배치되는 패드층(197)을 더 포함할 수 있다.
상부 절연층(192)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 패드층(197)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이의 합금 중 적어도 하나를 포함할 수 있다.
제1 접속 비아(CV1)는 제1 기판 구조물(100)과 제2 기판 구조물(200)의 전기적 연결을 위하여 배치될 수 있다. 제1 접속 비아(CV1)는 제1 기판(101) 및 제1 층간 절연층(120)의 전체를 관통하고 제2 기판 구조물(200)의 제2 층간 절연층(220)의 일부까지 연장될 수 있다. 제1 접속 비아(CV1)는 하부에서 제2 층간 절연층(220) 내의 제2 배선층들(240)과 연결되도록 배치될 수 있다. 제1 접속 비아(CV1)는 제1 층간 절연층(120) 내의 제1 배선층들(140)과 연결되도록 배치될 수 있다. 패드 영역(PAD)에서, 제1 접속 비아(CV1)는 상부에서 패드층(197)과 연결되도록 배치될 수 있다. 제1 접속 비아(CV1)는 원통형의 형상을 가질 수 있으며, 상부에서 하부로 향할수록 폭이 좁아지는 형태를 갖는 것으로 도시되었으나, 이에 한정되지는 않는다. 제1 접속 비아(CV1)는 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이의 합금 중 적어도 하나를 포함할 수 있다.
제1 접속 비아(CV1)는 제1 지름(D1)을 가질 수 있으며, 제1 지름(D1)은 예를 들어, 0.3 ㎛ 내지 4 ㎛의 범위일 수 있다. 본 명세서에서, "지름"의 용어는 대상이 원형이 아닌 경우, 가장 긴 대각선의 길이로 이해될 수 있을 것이다. 제1 접속 비아(CV1)는 제1 높이(D3)를 가질 수 있으며, 제1 높이(D3)는 예를 들어, 8 ㎛ 내지 15 ㎛의 범위일 수 있다.
제1 비아 절연층(172)은 제1 기판(101) 내에 배치되어 제1 기판(101)과 제1 접속 비아(CV1)를 전기적으로 분리할 수 있다. 도 3에서, 제1 비아 절연층(172)은 제1 접속 비아(CV1)와 접하도록 배치되는 것으로 도시되었으나, 이에 한정되지 않으며, 실시예들에서 제1 접속 비아(CV1)로부터 이격되어 배치될 수도 있다. 제1 비아 절연층(172)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
제2 기판 구조물(200)은 제2 기판(201), 제2 층간 절연층(220) 및 제2 본딩층(295)을 포함할 수 있다. 제2 기판 구조물(200)은 제2 층간 절연층(220) 내에 배치되는 회로 게이트층들(210), 제2 배선층들(240) 및 제2 비아들(250), 및 제2 기판(201) 내에 배치되는 제2 접속 비아(CV2) 및 제2 비아 절연층(272)을 더 포함할 수 있다. 또한, 제2 기판 구조물(200)은 제2 기판(201)의 하면에 배치되는 재배선층(260) 및 제1 접속 패드(270)를 더 포함할 수 있다.
제2 기판(201)은 반도체 기판일 수 있다. 예를 들어, 반도체 물질, 예컨대 Ⅳ족 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(201)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제2 층간 절연층(220)은 절연 물질로 이루어질 수 있으며, 하나 또는 복수의 층들로 구성될 수 있다. 예를 들어, 제2 층간 절연층(220)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
제2 본딩층(295)은 제1 기판 구조물(100)과 제2 기판 구조물(200)의 본딩을 위한 층일 수 있다. 제2 본딩층(295)은 절연 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
회로 게이트층들(210)은 회로 소자들의 게이트 전극층일 수 있다. 회로 게이트층들(210)은 도핑된 반도체 물질 및/또는 금속 물질을 포함할 수 있다. 제2 배선층들(240) 및 제2 비아들(250)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이의 합금 중 적어도 하나를 포함할 수 있다. 제2 배선층들(240)의 층 수 및 제2 비아들(250)의 개수 및 배치는 도시된 것에 한정되지 않는다.
제2 접속 비아(CV2)는 제2 기판 구조물(200)과 칩 구조물(300)을 전기적으로 연결하기 위하여 배치될 수 있다. 제2 접속 비아(CV2)는 제2 기판(201) 전체를 관통하고, 제2 층간 절연층(220) 내로 연장될 수 있다. 제2 접속 비아(CV2)는 상부에서 제2 층간 절연층(220) 내의 제2 배선층들(240)과 연결되도록 배치될 수 있다. 제2 접속 비아(CV2)는 하부에서 재배선층(260) 또는 제1 접속 패드(270)와 연결될 수 있다. 제2 접속 비아(CV2)는 원통형의 형상을 가질 수 있으며, 상부에서 하부로 향할수록 폭이 좁아지는 형태 또는 하부에서 상부로 향할수록 폭이 좁아지는 형태를 가질 수도 있다. 제2 접속 비아(CV2)는 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이의 합금 중 적어도 하나를 포함할 수 있다.
제2 접속 비아들(CV2)은 제1 접속 비아들(CV1)과 제1 기판 구조물(100) 및 제2 기판 구조물(200)이 적층된 방향, 즉 y 방향에서 중첩되어 배치되지 않고 서로 시프트되어 배치될 수 있다. 제2 접속 비아들(CV2)은 제1 접속 비아들(CV1)과 서로 다른 물질로 이루어질 수 있으며, 서로 다른 크기를 가질 수 있다. 예를 들어, 제2 접속 비아들(CV2)은 구리(Cu)로 이루어지고, 제1 접속 비아들(CV1)은 텅스텐(W)으로 이루어질 수 있다. 제2 접속 비아(CV2)는 제2 지름(D2)을 가질 수 있으며, 제2 지름(D2)은 제1 접속 비아(CV1)의 제1 지름(D1)보다 클 수 있다. 제2 지름(D2)은 예를 들어, 4 ㎛ 내지 10 ㎛의 범위일 수 있다. 제2 접속 비아(CV2)는 제2 높이(D4)를 가질 수 있으며, 제2 높이(D4)는 제1 접속 비아(CV1)의 제1 높이(D3)보다 클 수 있다. 제2 높이(D4)는 예를 들어, 50 ㎛ 내지 80 ㎛의 범위일 수 있다.
제2 비아 절연층(272)은 제2 기판(201) 및 제2 층간 절연층(220) 내에 배치되어 제2 기판(201)과 제2 접속 비아(CV2)를 전기적으로 분리할 수 있다. 제2 비아 절연층(272)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
재배선층(260) 및 제1 접속 패드(270)는 제2 기판 구조물(200)과 칩 구조물(300)의 본딩을 위한 연결 구조물일 수 있다. 재배선층(260) 및 제1 접속 패드(270)는 하나 또는 복수의 층들로 이루어질 수 있다. 재배선층(260) 및 제1 접속 패드(270)는 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 주석(Sn), 니켈(Ni), 알루미늄(Al), 금(Au), 은(Ag) 및 이의 합금 중 적어도 하나를 포함할 수 있다. 실시예들에서, 재배선층(260)은 생략되는 것도 가능하며, 이 경우, 제2 접속 비아(CV2)는 제1 접속 패드(270)와 직접 연결될 수 있다.
칩 구조물(300)은 메모리 칩(310), 더미 칩(320) 및 봉지부(350)를 포함할 수 있으며, 봉지부(350) 내에 배치되는 제2 접속 패드(330), 범프(340) 및 접착층(370)을 포함할 수 있다.
메모리 칩(310)은 DRAM(dynamic random access memory), SRAM(static random access memory), STT-MRAM(spin transfer torque magnetic random access memory) 및 플래시(flash) 메모리와 같은 메모리 소자를 포함할 수 있다. 메모리 칩(310)은 상면이 활성면일 수 있으며, 제2 기판(201)의 하면에 플립칩 본딩의 형태로 본딩될 수 있으나, 이에 한정되지는 않는다. 더미 (320)은 메모리 칩(310)의 측면에서 x 방향을 따라 나란히 배치될 수 있다. 더미 칩(320)은 메모리 칩(310)의 크기가 제2 기판(201)에 비하여 상대적으로 작은 경우, 봉지부(350) 내에 배치됨으로써 이미지 센싱 장치(10)의 방열 특성을 향상시킬 수 있으며, 기계적 강도를 향상시킬 수 있다. 메모리 칩(310) 및 더미 칩(320)의 개수 및 배치는 실시예들에서 다양하게 변경될 수 있다. 실시예들에서, 더미 칩(320)은 생략될 수 있으며, 이 경우 메모리 칩(310)만이 배치될 수 있다.
봉지부(350)는 수지 물질로 이루어질 수 있으며, 하나 또는 복수개의 층으로 이루어질 수 있다. 봉지부(350)는 예를 들어, 에폭시 수지 또는 실리콘(silicone) 수지로 이루어질 수 있다. 봉지부(350)는 제2 접속 패드(330), 범프(340) 및 접착층(370)을 밀봉할 수 있으며, 메모리 칩(310) 및 더미 칩(320)의 하면이 노출되도록 배치될 수 있다. 다만, 실시예들은 이에 한정되지는 않으며, 실시예들에서, 봉지부(350)는 메모리 칩(310) 및 더미 칩(320)의 하면을 덮도록 배치될 수도 있다.
제2 접속 패드(330) 및 범프(340)는 도전성 물질로 이루어질 수 있다. 범프(340)는 원통형, 구형 또는 구형의 일부의 형상을 가질 수 있다. 예를 들어, 범프(340)는 Sn, Pb, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
접착층(370)은 더미 칩(320)을 제2 기판 구조물(200)에 접착시킬 수 있다. 접착층(370)은 예를 들어, 비도전성 필름(Non-Conductive Film, NCF) 또는 비도전성 페이스트(Non-Conductive Paste, NCP)를 포함할 수 있다. 실시예들에서, 접착층(370)의 두께는 제2 접속 패드(330) 및 범프(340)의 두께의 합에 비하여 상대적으로 작을 수도 있다. 이 경우, 더미 칩(320)의 하면에는 봉지부(EN)가 덮일 수 있다.
본 실시예에서는, 칩 구조물(300)이 최하부에 배치되는 경우를 예시하였으나, 실시예들에서, 칩 구조물(300)이 제1 기판 구조물(100)과 제2 기판 구조물(200)의 사이에 배치될 수 있다. 이 경우, 제1 접속 비아(CV1)는 봉지부(350)를 관통하여 제2 기판 구조물(200)과 연결될 수 있다.
도 4a 내지 도 5는 예시적인 실시예들에 따른 이미지 센싱 장치에서 제1 및 제2 접속 비아들의 개략적인 레이아웃을 나타내는 도면들이다.
도 4a 및 도 4b는 도 2의 이미지 센싱 장치(10A)의 제1 및 제2 영역(R1, R2) 각각에서 제1 및 제2 접속 비아들(CV1, CV2)의 배치를 개략적으로 도시한다.
도 4a를 참조하면, 제1 영역(R1)은 도 3의 제1 기판 구조물(100)에 대응되는 영역일 수 있으며, 제1 접속 비아들(CV1)이 배치될 수 있다. 제1 접속 비아들(CV1)은 제1 패드 영역(PA1)에 배치되는 제1 패드 접속 비아들(CV1A) 및 연결 영역(CN)에 배치되는 제1 연결 접속 비아들(CV1B)을 포함할 수 있다.
제1 패드 접속 비아들(CV1A)은 제1 패드들(PAD1)의 일 측에 배치될 수 있으며, 예를 들어 제1 패드들(PAD1)에서 센서 어레이 영역(SA)에 가까운 일 측을 따라 배치될 수 있다. 제1 패드 접속 비아들(CV1A)은 도 3의 패드 영역(PAD)에 도시된 것과 같이, 제1 패드들(PAD1)과 전기적으로 연결되도록 배치될 수 있다. 제1 패드 접속 비아들(CV1A)은 제1 패드들(PAD1)과 z 방향을 따라 적어도 일부가 중첩되거나 또는 제1 패드들(PAD1)과 접하도록 배치될 수 있다.
제1 패드 접속 비아들(CV1A)은 센서 어레이 영역(SA)의 상단과 하단에 인접한 영역에서 각각 x 방향을 따라 연장되는 하나의 긴 띠 형상으로 연속적으로 배치되는 것으로 도시되었으나 이에 한정되지 않는다. 예를 들어, 실시예들에서, 제1 패드 접속 비아들(CV1A)은 각각의 제1 패드들(PAD1) 내에만 배치될 수도 있으며, 이 경우, 제1 패드들(PAD1)을 따라 각 그룹들이 x 방향을 따라 소정 간격으로 이격되어 배치될 수 있다. 또한, 실시예들에서 제1 패드들(PAD1)이 센서 어레이 영역(SA)의 좌측 및 우측에도 배치되는 경우, 제1 패드 접속 비아들(CV1A)도 센서 어레이 영역(SA)의 좌측 및 우측에 더 배치될 수 있다.
제1 연결 접속 비아들(CV1B)은 연결 영역(CN) 내에 배치될 수 있으며, 센서 어레이 영역(SA)의 일 측에 배치될 수 있다. 제1 연결 접속 비아들(CV1B)은 도 3의 연결 영역(CONNECT)에 도시된 것과 같이, 제1 층간 절연층(120) 내에서 제1 배선층들(140)과 전기적으로 연결되도록 배치될 수 있다.
제1 연결 접속 비아들(CV1B)은 제1 패드 접속 비아들(CV1A)과 다른 크기를 가질 수 있으며, 제1 연결 접속 비아들(CV1B)의 크기가 제1 패드 접속 비아들(CV1A)의 크기보다 클 수 있다. 예를 들어, 제1 패드 접속 비아들(CV1A)은 약 0.3 ㎛ 내지 0.8 ㎛의 지름을 가질 수 있고, 제1 연결 접속 비아들(CV1B)은 약 1.5 ㎛ 내지 3.5 ㎛의 지름을 가질 수 있다. 다만, 제1 연결 접속 비아들(CV1B) 및 제1 패드 접속 비아들(CV1A)의 상대적인 크기는 이에 한정되지는 않는다.
도 4b를 참조하면, 제2 영역(R2)은 도 3의 제2 기판 구조물(200)에 대응되는 영역일 수 있으며, 제2 접속 비아들(CV2)이 배치될 수 있다. 제2 접속 비아들(CV2)은 제2 패드 영역(PA2)에 배치되는 제2 패드 접속 비아들(CV2A) 및 로직 회로 영역(LC)에 배치되는 제2 회로 접속 비아들(CV2B)을 포함할 수 있다.
제2 패드 접속 비아들(CV2A)은 제2 패드들(PAD2)의 일 측에 배치될 수 있으며, 예를 들어 제2 패드들(PAD2)에서 센서 어레이 영역(SA)에 가까운 일 측을 따라 배치될 수 있다. 제2 패드 접속 비아들(CV2A)은 도 3에 도시된 것과 같이, 패드 영역(PAD)에 배치되는 제1 패드 접속 비아들(CV1A)과 전기적으로 연결되도록 배치될 수 있다. 따라서, 제2 패드 접속 비아들(CV2A)은 예를 들어, 메모리 칩(310)에 구동 전류를 전달할 수 있다. 제2 패드 접속 비아들(CV2A)은 제2 패드들(PAD2) 중 일부의 일 측에만 배치될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 실시예들에서, 제2 패드 접속 비아들(CV2A)은 제2 패드들(PAD2) 전체의 일 측에 배치될 수도 있다.
제2 회로 접속 비아들(CV2B)은 로직 회로 영역(LC)에 배치될 수 있으며, 도시된 것과 같이, x 방향을 따라 램프 영역(RMP)의 일 측에 배치될 수 있다. 제2 회로 접속 비아들(CV2B)은 도 3에 도시된 것과 같이, 연결 영역(CONNECT)에 배치되는 제1 연결 접속 비아들(CV1B)과 전기적으로 연결되도록 배치될 수 있다. 따라서, 제2 회로 접속 비아들(CV2B)은 예를 들어, 메모리 칩(310)에 이미지 데이터를 전달할 수 있다.
도 5를 참조하면, 제1 영역(R1) 및 제2 영역(R2)의 제2 접속 비아들(CV2)을 함께 도시하였다. 도 5에 도시된 것과 같이, 제1 및 제2 패드 영역들(PA1, PA2)에서 제1 패드 접속 비아들(CV1A) 및 제2 패드 접속 비아들(CV2A)은 서로 평면 상에서 다른 위치에 배치될 수 있으며, 서로 인접하게 배치될 수 있다. 제1 패드 접속 비아들(CV1A)은 제2 패드 접속 비아들(CV2A)보다 z 방향을 따라 제1 패드들(PAD1)에 가깝게 배치될 수 있으며, 적어도 일부가 제1 패드들(PAD1)과 중첩되어 배치될 수 있다.
제1 연결 접속 비아들(CV1B) 및 제2 회로 접속 비아들(CV2B)도 평면 상에서 서로 다른 위치에 배치될 수 있다. 제2 회로 접속 비아들(CV2B)은 제1 연결 접속 비아들(CV1B)보다 중심에 가깝게 제2 영역(R2)의 내측에 배치될 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 이미지 센싱 장치에서 제2 접속 비아들의 개략적인 레이아웃을 나타내는 도면들이다.
도 6a를 참조하면, 제2 패드(PAD2)의 주변에 배치되는 제2 패드 접속 비아들(CV2A)의 레이아웃을 나타낸다. 제2 패드 접속 비아들(CV2A)은 하나의 제2 패드(PAD2)마다 두 개 이상씩, 예를 들어 세 개씩 배치될 수 있다. 이와 같이, 제2 패드 접속 비아들(CV2A)을 하나의 제2 패드(PAD2)에 복수개로 배치함으로써, 전기적 신호의 전달 시 IR 강하(IR drop)를 방지할 수 있다. 제2 패드 접속 비아들(CV2A)은 제2 패드(PAD2)의 일 측에 x 방향을 따라 일 열로 배치될 수 있다. 제2 패드 접속 비아(CV2A)의 지름(D2a)은 예를 들어, 4 ㎛ 내지 10 ㎛의 범위일 수 있다.
도 6b를 참조하면, 로직 회로 영역(LC)에 배치되는 제2 회로 접속 비아들(CV2B)의 레이아웃을 나타낸다. 제2 회로 접속 비아들(CV2B)은 제2 패드 접속 비아들(CV2A)과 동일한 피치로 배치되면서, 다른 패턴으로 배치될 수 있다.
제2 회로 접속 비아들(CV2B)은 z 방향을 따라 두 개의 열을 이루도록 배치될 수 있다. 제2 회로 접속 비아(CV2B)의 지름(D2b)은 제2 패드 접속 비아(CV2A)의 지름(D2a)과 동일하거나 다를 수 있으며, 예를 들어, 4 ㎛ 내지 10 ㎛의 범위일 수 있다. 제2 회로 접속 비아들(CV2B)은 서로 지그재그 형태를 이루도록 배치될 수 있다. 이와 같은 지그재그 배치를 이룸으로써, 제2 회로 접속 비아들(CV2B)은 최소 피치인 제1 길이(L1)를 유지하면서도, 높은 밀도로 배열될 수 있다. 제1 길이(L1)는 예를 들어, 30 ㎛ 내지 60 ㎛의 범위일 수 있다. 제1 길이(L1)는 열 사이의 간격인 제2 길이(L2)보다 클 수 있으며, 지그재그 형태로 배열됨으로써, 일정 폭을 가지는 영역 내에 상대적으로 높은 밀도로 배치될 수 있어 로직 회로 영역(LC)의 공간을 효율화할 수 있다.
실시예들에서, 제2 회로 접속 비아들(CV2B)은 3열 이상의 복수의 열들로도 배치될 수 있다. 예를 들어, 제2 회로 접속 비아들(CV2B)이 5열 이상으로 배치되는 경우, 하나의 제2 회로 접속 비아(CV2B)를 둘러싸고 배치되는 제2 회로 접속 비아들(CV2B)은 육각형의 형상으로 배치될 수 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 이미지 센싱 장치의 픽셀 영역을 이루는 픽셀을 나타내는 개략적인 단면도들이다. 도 7a 및 도 7b에서는 도 3의 P 영역에 대응되는 영역을 확대하여 도시한다.
도 7a를 참조하면, 픽셀(Pa)은 제1 기판(101) 내에 배치되는 스토리지 노드 영역(105), 소자분리 영역들(107), 포토 다이오드(130) 및 픽셀 분리 영역들(165)을 포함할 수 있다. 픽셀(Pa)은 제1 층간 절연층(120) 내에 배치되는 픽셀 게이트층(110), 제1 배선층들(140) 및 제1 비아(150)를 포함할 수 있다. 픽셀(Pa)은 제1 기판(101)의 상부에 배치되는 버퍼층(170), 그리드들(175), 하부 평탄화층(177), 컬러 필터(180), 상부 평탄화층(185) 및 마이크로 렌즈(190)를 포함할 수 있다.
스토리지 노드 영역(105)은 제1 기판(101) 내에서 소자분리 영역들(107)에 의해 포토 다이오드(130)와 이격되어 배치될 수 있다. 스토리지 노드 영역(105)은 제1 기판(101)과 다른 도전형의 불순물을 포함할 수 있다. 스토리지 노드 영역(105)은 도 8a 및 도 8b를 참조하여 하기에 설명할 플로팅 디퓨전(FD)에 해당하는 영역일 수 있다.
소자분리 영역들(107)은 제1 기판(101)의 일면으로부터 제1 기판(101) 내에 연장되도록 배치되며, 절연 물질로 이루어지는 영역일 수 있다.
포토 다이오드(130)는 제1 기판(101) 내에 배치되며, 광전 변환 소자로서, 입사되는 빛을 흡수하여 광량에 대응하는 전하를 생성하고 축적할 수 있다. 포토 다이오드(130)는 제1 기판(101) 다른 도전형을 갖는 불순물 영역을 포함할 수 있으며, 제1 기판(101) 내의 웰 영역과 PN 접합을 이룰 수 있다.
픽셀 분리 영역들(165)은 각각의 픽셀 영역(Pa)의 경계의 하부에 배치될 수 있다. 픽셀 분리 영역들(165)은 포토 다이오드(130)를 둘러싸도록 배치될 수 있다. 픽셀 분리 영역들(165)과 포토 다이오드(130)의 상대적인 배치 관계는 도시된 것에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 픽셀 분리 영역들(165)의 하면은 포토 다이오드(130)의 하면보다 높거나 낮게 위치할 수 있다. 픽셀 분리 영역들(165)은 절연성 물질을 포함하거나 도전성 물질을 포함할 수 있다. 예를 들어, 픽셀 분리 영역들(165)이 도전성 물질을 포함하는 경우, 제1 기판(101)과의 사이에 절연층이 더 배치될 수 있다.
픽셀 게이트층(110)은 제1 배선층(140)과 포토 다이오드(130)의 사이에 배치될 수 있다. 픽셀 게이트층(110)은 픽셀(Pa) 내에 배치되는 픽셀 회로 소자의 게이트 전극을 이룰 수 있다.
제1 배선층들(140) 및 제1 비아(150)는 제1 층간 절연층(120) 내에 배치되어 제1 기판(101) 내의 스토리지 노드 영역(105) 및 포토 다이오드(130) 등과 전기적으로 연결될 수 있다. 제1 배선층들(140)은 제1 기판(101)의 일 면에 평행하게 배치될 수 있으며, 제1 비아(150)는 제1 기판(101)의 일 면에 수직하게 배치되며 원통형 또는 원뿔대 형상을 가질 수 있다. 제1 배선층들(140) 및 제1 비아(150)는 도전성 물질로 이루어질 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag) 및 이의 합금 중 적어도 하나를 포함할 수 있다. 제1 배선층들(140)의 층 수 및 제1 비아(150)의 개수 및 배치는 도시된 것에 한정되지 않는다.
버퍼층(170)은 포토 다이오드(130) 및 픽셀 분리 영역들(165) 상에 배치될 수 있다. 버퍼층(170)은 절연성 물질을 포함할 수 있으며, 예를 들어, SiO2, SiON, Al2O3, HfO2, Ta2O5 및 ZrO2 중 적어도 하나를 포함할 수 있으며, 서로 다른 물질로 구성된 다층막으로 구성될 수 있으나, 이에 한정되지는 않는다. 실시예들에서, 버퍼층(170)의 하부에 반사 방지층이 더 배치될 수 있다. 상기 반사 방지층은 굴절률을 조절하여 입사된 빛이 높은 투과율로 포토 다이오드(130)로 진행할 수 있도록 제공될 수 있다.
그리드들(175)은 버퍼층(170) 상에 배치될 수 있으며, 각각의 픽셀 영역(Pa)의 경계의 하부에 배치될 수 있다. 그리드들(175)은 제1 기판(101)의 일면에 수직한 방향에서 픽셀 분리 영역들(165)의 상부에 배치될 수 있다. 그리드들(175)은 금속을 포함할 수 있으며, 예를 들어, 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다. 실시예들에서, 그리드들(175)은 컬러 필터(180) 내에 배치될 수도 있으며, 이 경우 하부 평탄화층(177)은 생략될 수 있다.
하부 평탄화층(177)은 버퍼층(170) 및 그리드들(175) 상에 배치될 수 있다. 하부 평탄화층(177)은 그리드들(175)을 완전히 덮을 수 있으며, 그 상면은 그리드들(175)의 상면보다 높을 수 있으나, 이에 한정되지는 않는다. 하부 평탄화층(177)은 절연성 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
컬러 필터(180)는 하부 평탄화층(177) 상에 배치될 수 있다. 컬러 필터(180)는 포토 다이오드(130)의 상부에 배치될 수 있다. 컬러 필터(180)는 특정 파장의 빛을 통과시켜 하부의 포토 다이오드(130)에 도달하게 할 수 있다. 컬러 필터들(180)은 적색(R) 필터, 녹색(G) 필터 및 청색(B) 필터로 이루어진 컬러 필터 어레이로 구현될 수 있다. 컬러 필터(180)는 예를 들어, 수지에 금속 또는 금속 산화물을 포함하는 안료(pigment)를 혼합한 물질로 이루어질 수 있다.
상부 평탄화층(185)은 컬러 필터(180) 상에 배치될 수 있다. 상부 평탄화층(185)은 절연성 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
마이크로 렌즈(190)는 포토 다이오드(130) 이외의 영역으로 입사하는 빛의 경로를 변경시키어 포토 다이오드(130) 내로 빛을 집광시킬 수 있다. 마이크로 렌즈(190)는 예를 들어, TMR 계열의 수지(Tokyo Ohka Kogyo, Co. 제품), 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)로 이루어질 수 있다.
도 7b를 참조하면, 픽셀(Pb)은 도 7a의 실시예에서와 달리 포토 다이오드(130a) 이외에 유기 포토 다이오드(OPD)를 더 포함하는 구조를 가질 수 있다. 구체적으로, 픽셀(Pb)은 제1 기판(101) 내에 배치되는 스토리지 노드 영역(105), 소자분리 영역들(107), 포토 다이오드(130a) 및 픽셀 비아들(160)을 포함할 수 있다. 픽셀(Pb)은 제1 층간 절연층(120) 내에 배치되는 픽셀 게이트층(110), 제1 배선층들(140) 및 제1 비아(150)를 포함할 수 있다. 픽셀(Pb)은 제1 기판(101)의 상부에 배치되는 버퍼층(170), 유기 포토 다이오드(OPD), 컬러 필터(180) 및 마이크로 렌즈(190)를 포함할 수 있다. 이하에서는 도 5a의 픽셀(Pa)과 상이한 구성에 대하여 설명한다.
포토 다이오드(130a)는 도 7a의 실시예에서와 같이 반도체 물질로 이루어질 수 있다.
픽셀 비아들(160)은 픽셀 비아 절연층(162)에 의해 제1 기판(101) 및 포토 다이오드(130a)와 전기적으로 분리될 수 있다. 픽셀 비아들(160)은 도전성 물질로 이루어질 수 있으며, 유기 포토 다이오드(OPD)와 제1 비아(150)를 연결할 수 있다. 실시예들에서, 픽셀 비아들(160)은 상하로 적층된 두 개 이상의 비아들로 구성될 수도 있다.
유기 포토 다이오드(OPD)는 포토 다이오드(130a)의 상부에 배치될 수 있으며, 포토 다이오드(130a)와 다른 색상의 빛을 받아들여 전하를 생성할 수 있다. 유기 포토 다이오드(OPD)는 서로 마주보는 제1 및 제2 전극층(182, 186) 및 제1 전극층(182) 사이의 전극 절연층(181)을 포함할 수 있으며, 제1 전극층(182)은 픽셀 비아(160)에 연결될 수 있다. 제1 전극층(182)과 제2 전극층(186) 사이에는 광전 효과에 의해 전하를 생성하는 컬러 선택층(184)이 배치될 수 있다. 컬러 선택층(184)은 유기 물질을 포함할 수 있으며, 주 캐리어가 정공인 p형층과 주 캐리어가 전자인 n형층을 포함할 수 있다. 컬러 선택층(184)은 특정한 파장 대역의 빛에 반응하여 전하를 생성할 수 있으며, 일 실시예로 녹색 색상의 빛에 반응하여 전하를 생성할 수 있다. 이 경우, 녹색을 제외한 다른 색상의 빛은 컬러 필터(180)를 통해 포토 다이오드(130a)로 전달될 수 있다.
제1 및 제2 전극층(182, 186)은 ITO, IZO, ZnO 또는 SnO2 등과 같은 투명한 도전성 물질, 또는 금속 박막 등의 반투명 물질로 형성될 수 있다. 실시예들에서, 제2 전극층(186)은 제1 전극층(182)보다 크거나 동일한 일함수(work function)를 갖는 물질로 이루어질 수 있다.
도 7a 및 도 7b의 각각의 픽셀(Pa, Pb)은 하나 이상의 포토 다이오드(130)와 같은 광전 변환 소자를 포함할 수 있으며, 광전 변환 소자에서 생성된 전하를 처리하기 위한 픽셀 회로를 포함할 수 있다. 이러한 픽셀 회로에 대하여 하기에 도 8a 및 도 8b를 참조하여 설명한다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 이미지 센싱 장치의 픽셀 회로를 나타내는 회로도들이다.
도 8a를 참조하면, 픽셀 회로는 유기 포토 다이오드(OPD)에서 생성되는 전하를 이용하여 전기 신호를 생성하는 회로일 수 있다.
상기 픽셀 회로는, 복수의 트랜지스터들(RX, DX, SX)을 포함할 수 있으며, 3T 회로 구조를 가질 수 있다. 상기 픽셀 회로는 리셋 트랜지스터(RX), 구동 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함할 수 있다. 구동 트랜지스터(DX)의 게이트 단자는 플로팅 디퓨전(FD)과 연결되며, 플로팅 디퓨전(FD)에는 유기 포토 다이오드(OPD)에서 생성된 전하가 축적될 수 있다. 유기 포토 다이오드(OPD)는 서로 평행하게 배치되는 제1, 제2 전극 및 그 사이에 마련되는 유기 광변환층을 포함할 수 있으며, 유기 광변환층은 소정 파장 대역의 빛을 받아들여 전하를 생성할 수 있다.
구동 트랜지스터(DX)는 플로팅 디퓨전(FD)에 축적되는 전하에 의해 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier)로 동작할 수 있다. 구동 트랜지스터(DX)는 플로팅 디퓨전(FD)에 축적된 전하를 증폭시켜 선택 트랜지스터(SX)로 전달할 수 있다.
선택 트랜지스터(SX)는 로우 드라이버가 입력하는 선택 제어 신호(SEL)에 의해 동작할 수 있으며, 스위칭 및 어드레싱 동작을 수행할 수 있다. 로우 드라이버로부터 선택 제어 신호(SEL)가 인가되면, 선택 트랜지스터(SX)에 연결된 제1 칼럼 라인으로 제1 픽셀 신호(VOpix)가 출력될 수 있다. 제1 픽셀 신호(VOpix)는 칼럼 드라이버 및 리드아웃 회로에 의해 검출될 수 있다.
리셋 트랜지스터(RX)는 로우 드라이버가 입력하는 리셋 제어 신호(RG)에 의해 동작할 수 있다. 리셋 제어 신호(RG)에 의해, 리셋 트랜지스터(RX)는 플로팅 디퓨전(FD)의 전압을 리드아웃 전압(VRD)으로 리셋할 수 있다.
본 실시예에서, 유기 포토 다이오드(OPD)는 정공(hole)을 주 전하 캐리어로 이용할 수 있다. 정공이 주 전하 캐리어로 이용되는 경우, 유기 포토 다이오드(OPD)의 캐소드는 플로팅 디퓨전(FD)에 연결되고, 유기 포토 다이오드(OPD)의 애노드는 상부 전극 전압(Vtop)에 연결될 수 있다. 상부 전극 전압(Vtop)은 수 볼트, 예를 들어 3.0 V 내외의 전압을 가질 수 있다. 유기 포토 다이오드(OPD)에서는 주 전하 캐리어로 정공이 생성되기 때문에, 리셋 트랜지스터(RX)의 드레인 단자는 전원 전압(VDD)과 다른 값을 갖는 리드 전압(VRD)에 연결될 수 있다. 정공을 주 전하 캐리어로 이용하도록 상기 픽셀 회로를 구현함으로써 암전류 특성을 개선할 수 있다. 실시예들에서, 유기 포토 다이오드(OPD)는 전자를 주 전하 캐리어로 생성할 수도 있으며, 그에 따른 회로 구조를 가질 수 있다.
도 8b를 참조하면, 픽셀 회로는 반도체 포토 다이오드(SPD)에서 생성되는 전하를 이용하여 전기 신호를 생성하는 회로일 수 있다.
상기 픽셀 회로는 4개의 트랜지스터를 포함하는 4T 회로일 수 있다. 상기 픽셀 회로는 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 및 선택 트랜지스터(SX) 외에 전송 트랜지스터(TX)를 더 포함할 수 있다. 상기 픽셀 회로와 연결되는 반도체 포토 다이오드(SPD)는 실리콘 등을 포함하는 반도체 기판에 형성되는 반도체 포토 다이오드일 수 있으며, 전송 트랜지스터(TX)를 통해 플로팅 디퓨전(FD)과 연결될 수 있다. 즉, 도 6a를 참조하여 설명한 실시예에서와 달리, 반도체 포토 다이오드(SPD)의 캐소드 또는 애노드가 플로팅 디퓨전(FD)과 직접 연결되지 않을 수 있다.
전송 트랜지스터(TX)는 로우 드라이버로부터 전달되는 전송 제어 신호(TG)에 기초하여 반도체 포토 다이오드(SPD)에 축적된 전하를 플로팅 디퓨전(FD)으로 전달할 수 있다. 반도체 포토 다이오드(SPD)는 전자를 주 전하 캐리어로 생성할 수 있다. 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 및 선택 트랜지스터(SX)의 동작은 앞서 도 8a를 참조하여 설명한 것과 유사할 수 있으며, 선택 트랜지스터(SX)에 연결된 제2 칼럼 라인을 통해 제2 픽셀 신호(VSpix)가 출력될 수 있다. 제2 픽셀 신호(VSpix)는 칼럼 드라이버 및 리드아웃 회로에 의해 검출될 수 있다.
도 9는 예시적인 실시예들에 따른 이미지 센싱 장치를 나타내는 개략적인 단면도이다.
도 9를 참조하면, 이미지 센싱 장치(10a)는 도 3의 실시예에서와 달리, 칩 구조물(300)이 메모리 칩(310) 외에 로직 칩(320a)을 포함할 수 있다. 로직 칩(320a)은 상면이 활성면일 수 있으며, 제2 기판(201)의 하면에 플립칩 본딩의 형태로 본딩될 수 있으나, 이에 한정되지는 않는다. 로직 칩(320a)은 메모리 칩(310)의 측면에 나란히 배치될 수 있으며, 봉지부(350)에 의해 측면 및 상면이 덮일 수 있다.
로직 칩(320a)은 마이크로 프로세서(micro-processor) 칩일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller) 또는 주문형 반도체(application specific integrated circuit, ASIC) 칩 등을 포함할 수 있다. 로직 칩(320a)은 제2 기판 구조물(200)으로부터 이미지 데이터를 전송받아 이를 처리할 수 있다. 로직 칩(320a)은 제2 접속 패드(330a) 및 범프(340a)를 통해 제2 기판 구조물(200)과 전기적으로 연결될 수 있다. 실시예들에서, 로직 칩(320a)은 재배선 구조를 통해 메모리 칩(310)과 연결되는 것도 가능할 것이다.
실시예들에서, 이미지 센싱 장치(10c)는 로직 칩(320a)과 도 3의 실시예의 더미 칩(320)을 모두 포함할 수도 있다.
도 10은 예시적인 실시예들에 따른 이미지 센싱 장치를 나타내는 개략적인 단면도들이다.
도 10을 참조하면, 이미지 센싱 장치(10b)는 도 3의 실시예에서와 달리, 제2 접속 비아(CV2)가 제2 기판(201)의 상면까지만 연장될 수 있다. 이 경우, 제2 접속 비아(CV2)는 제2 배선층(240)과 별도의 연결 비아(245)에 의해 연결될 수 있다. 이와 같은 제2 접속 비아(CV2)의 구조는 제2 접속 비아(CV2)의 형성 공정에 따른 것일 수 있다. 예를 들어, 제2 접속 비아(CV2)는 회로 소자들의 형성 전에 형성되는 비아-퍼스트(Via-first) 공정 또는 배선 구조물이 형성된 후 형성되는 비아-라스트(Via-last) 공정에 의해 형성될 수 있다.
연결 비아(245)는 도전성 물질로 이루어질 수 있으며, 제2 접속 비아(CV2)와 유사한 크기를 가질 수 있다. 다만, 실시예들에서 연결 비아(245)의 형태는 도시된 것에 한정되지 않으며 다양하게 변형될 수 있다. 예를 들어, 연결 비아(245)는 제2 비아(250)가 복수 개 포함된 구조를 가질 수도 있을 것이다.
도 11a 내지 도 11l은 예시적인 실시예들에 따른 이미지 센싱 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 11a를 참조하면, 제1 기판 구조물(100p)에 픽셀 영역의 제1 영역을 형성할 수 있다. 본 단계에서는 도 3의 픽셀 영역(PIXEL)에서, 제1 기판(101) 내의 구성 및 제1 층간 절연층(120) 내의 구성이 형성될 수 있다.
제1 기판(101)은 제1 두께(T1)를 가질 수 있으며, 이는 도 3에서의 제1 기판(101)의 최종적인 두께보다 클 수 있다. 제1 기판(101) 내에 스토리지 노드 영역들(105) 및 포토 다이오드들(130)을 포함하여, 제1 기판(101) 내에 배치되는 구성 요소들을 형성할 수 있다. 스토리지 노드 영역들(105) 및 포토 다이오드들(130)은 제1 기판(101) 상에 이온 주입 공정을 통해 불순물을 주입함으로써 형성할 수 있다. 예를 들어, 스토리지 노드 영역들(105)은 n형의 불순물을 주입하여 형성하고, 각각의 포토 다이오드들(130)은 n형의 불순물 영역을 포함하도록 형성할 수 있다.
다음으로, 제1 기판(101) 상에 픽셀 회로를 구성하기 위한 픽셀 게이트층(110), 제1 배선층들(140) 및 제1 비아들(150)을 형성할 수 있다. 픽셀 게이트층(110)의 형성 후, 제1 기판(101)의 상면에 제1 층간 절연층(120)의 적어도 일부를 형성할 수 있다. 제1 층간 절연층(120)은 제1 배선층들(140) 및 제1 비아들(150)을 형성하는 과정에서 일부분씩 형성되어, 최종적으로 제1 기판(101) 상의 상기 구성들을 덮도록 형성될 수 있다. 제1 층간 절연층(120)의 상면에는 제1 본딩층(195)을 형성할 수 있다.
본 단계에서, 픽셀 영역의 일부인 제1 영역이 형성된 제1 기판(101) 및 제1 층간 절연층(120)의 제1 기판 구조물(100p)은 제1 면(100A) 및 제2 면(100B)을 갖는다.
도 11b를 참조하면, 제2 기판 구조물(200)에 회로 영역 및 제2 접속 비아(CV2)를 형성할 수 있다.
제2 기판(201)은 제2 두께(T2)를 가질 수 있으며, 이는 도 3에서의 제2 기판(201)의 최종적인 두께보다 클 수 있다. 제2 기판(201) 내에 소자분리 영역 및 불순물 영역과 같이 회로 구성에 필요한 영역들을 형성한 후, 제2 기판(201) 상에 회로 게이트층들(210)을 형성할 수 있다.
다음으로, 회로 게이트층들(210)을 덮는 제2 층간 절연층(220)의 일부를 형성할 수 있다. 형성된 제2 층간 절연층(220)과 제2 기판(201)을 상면으로부터 소정 깊이 식각하여 홀을 형성하고, 상기 홀 내에 절연 물질 및 도전 물질을 순차적으로 형성하여 제2 비아 절연층(272) 및 제2 접속 비아(CV2)를 형성할 수 있다. 본 실시예에서, 제2 접속 비아(CV2)는 회로 소자들의 형성 후 배선의 형성 전에 형성되는 비아-미들(Via-middle) 공정으로 형성될 수 있다.
제2 기판(201) 상에 제2 층간 절연층(220)의 적어도 일부를 형성하고, 제2 배선층들(240) 및 제2 비아들(250)을 형성할 수 있다. 최종적으로, 제2 층간 절연층(220)은 회로 게이트층들(210), 제2 배선층들(240) 및 제2 비아들(250)을 모두 덮도록 형성될 수 있다. 제2 층간 절연층(220)의 상면에는 제2 본딩층(295)을 형성할 수 있다.
본 단계에서, 픽셀들을 구동하는 회로가 형성된 제2 기판(201) 및 제2 층간 절연층(220)을 포함하는 제2 기판 구조물(200)은 제1 면(200A) 및 제2 면(200B)을 갖는다.
도 11c를 참조하면, 제1 기판 구조물(100p) 및 제2 기판 구조물(200)을 본딩할 수 있다.
구체적으로, 제1 기판 구조물(100p) 및 제2 기판 구조물(200)의 본딩은, 제1 기판 구조물(100p)의 제1 면(100A)과 제2 기판 구조물(200)의 제1 면(200A)을 본딩함으로써 이루어질 수 있다. 제1 기판 구조물(100p)의 제1 본딩층(195)과 제2 기판 구조물(200)의 제2 본딩층(295)이 서로 접합될 수 있다. 예를 들어, 제1 및 제2 본딩층(195, 295)이 동일 물질로 이루어진 경우, 별도의 접착층 없이 가압에 의해 접착이 이루어질 수 있다. 다만, 제1 기판 구조물(100p) 및 제2 기판 구조물(200)의 본딩 방식은 이에 한정되지는 않는다.
도 11d를 참조하면, 제1 기판 구조물(100p)의 일 면 상에 픽셀 영역의 제2 영역을 형성할 수 있다. 본 단계에서는 도 3의 픽셀 영역(PIXEL)에서, 제1 기판(101) 상의 구성이 주로 형성될 수 있다.
먼저, 제1 기판(101)에 대한 박형화(thinning) 공정이 수행될 수 있다. 제1 기판(101)은 제1 기판 구조물(100p)의 제2 면(100B)으로부터 소정 두께로 제거되어, 도 11a의 제1 두께(T1)보다 작은 제3 두께(T3)를 가질 수 있다. 제1 기판(101)은 연마 공정 또는 백 그라인딩 공정에 의해 일부가 제거될 수 있다.
일부가 제거된 제1 기판(101)의 상면으로부터 소정 깊으로 픽셀 분리 영역들(165)을 형성할 수 있다. 다음으로, 제1 기판(101)의 상면 상에 버퍼층(170)을 형성하고, 픽셀들의 경계를 포함하는 영역에 그리드들(175)을 형성할 수 있다. 하부 평탄화층(177)은 그리드들(175)을 덮도록 형성할 수 있다. 컬러 필터들(180)은 각각의 픽셀들에서 예를 들어, 그린 필터, 블루 필터, 레드 필터로 형성될 수 있다. 컬러 필터들(180) 상에 상부 평탄화층(185)을 형성하고, 마이크로 렌즈(190)를 형성할 수 있다.
도 11e를 참조하면, 제1 기판 구조물(100p)의 일 면으로부터 연장되는 제1 접속 비아(CV1)를 형성할 수 있다.
제1 접속 비아(CV1)는 제1 기판(101)의 상면으로부터, 제1 기판(101) 및 제1 층간 절연층(120)을 관통하고 제2 층간 절연층(220) 내로 연장되도록 형성될 수 있다. 제1 접속 비아(CV1)는 제2 층간 절연층(220)에서 최상부의 제2 배선층(240)과 연결되도록 형성될 수 있으나, 이에 한정되지는 않는다. 실시예들에서, 제1 접속 비아(CV1)의 연장 길이는 서로 동일하지 않을 수 있다. 예를 들어, 도 3의 연결 영역(CONNECT)에 형성되는 제1 접속 비아(CV1)는 제1 층간 절연층(120) 내의 적어도 하나의 제1 배선층(140)까지만 연장되고, 패드 영역(PAD)에 형성되는 제1 접속 비아(CV1)는 제2 층간 절연층(220) 내로 연장되도록 형성될 수도 있다.
제1 기판(101)의 상면으로부터 연장되는 홀을 형성하고, 상기 홀 내에 도전 물질을 증착하여 제1 접속 비아(CV1)를 형성할 수 있다. 제1 기판(101) 내에서 제1 접속 비아(CV1)의 측면에는 제1 비아 절연층(172)을 형성할 수 있다.
다음으로, 제1 기판(101)의 상면을 덮는 상부 절연층(192)을 형성하고, 도 3의 패드 영역(PAD)에 제1 접속 비아(CV1)와 연결되는 패드층(197)을 형성할 수 있다.
본 단계에 의해, 제1 기판(101)을 포함하는 제1 기판 구조물(100)이 완성될 수 있다. 실시예들에서, 제1 및 제2 구조물들(100, 200)로 이루어진 이미지 센싱부, 즉 이미지 센서에 대한 테스트 단계가 더 수행될 수 있다.
도 11f를 참조하면, 제1 기판 구조물(100)의 일 면에 캐리어 기판(400)을 본딩할 수 있다.
캐리어 기판(400)은 후속 공정 중에 제1 및 제2 기판 구조물들(100, 200)의 적층 구조를 지지하기 위하여 본딩될 수 있다. 캐리어 기판(400)은 제1 기판 구조물(100)의 제2 면(100B) 상에 부착될 수 있으며, 접착층에 의해 부착될 수 있다. 상기 접착층은 후속에서 캐리어 기판(400)의 탈착을 가능하게 하는 소재를 사용할 수 있으며, 필름 타입 또는 액상 타입을 사용할 수 있다. 캐리어 기판(400)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe), 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 등을 포함할 수 있다.
도 11g를 참조하면, 제2 기판 구조물(200)의 일부를 제거하여 제2 접속 비아(CV2)를 노출시킬 수 있다. 제2 기판 구조물(200)에서 제2 기판(201)의 일부가 제거될 수 있으며, 제2 기판(201)은 제2 기판 구조물(200)의 제2 면(200B)에 해당하는 상면으로부터 박형화될 수 있다. 이에 따라, 제2 기판(201)은 도 11b의 제2 두께(T2)보다 작은 제4 두께(T4)를 가질 수 있다.
도 10을 참조하여 상술한 이미지 센싱 장치(10b)는, 예를 들어, 본 단계에서 제2 기판(201)의 일부를 제거한 후, 제2 기판 구조물(200) 내에 제2 접속 비아(CV2)를 형성함으로써 제조될 수 있다.
도 11h를 참조하면, 노출된 제2 접속 비아(CV2)와 연결되는 제1 접속 패드(270)를 형성할 수 있다. 제1 접속 패드(270) 외에, 재배선층(260)을 포함하는 재배선 구조가 본 단계에서 형성될 수 있다.
도 11i를 참조하면, 일 면에 제2 접속 패드(330)가 형성된 반도체 칩을 준비할 수 있다. 상기 반도체 칩은, 메모리 칩(310)을 포함할 수 있다. 메모리 칩(310)은 테스트된 칩일 수 있으며, 메모리 칩(310)의 상면에 제2 접속 패드(330)를 형성할 수 있다. 메모리 칩(310)이 제2 접속 패드(330) 외에, 재배선층들을 더 포함하는 경우, 상기 재배선층들이 본 단계에서 형성될 수 있다.
도 11j를 참조하면, 범프(340)를 이용하여 상기 반도체 칩을 제2 기판 구조물(200)에 연결할 수 있다. 범프(340)에 의해 제1 접속 패드(270)와 제2 접속 패드(330)를 연결함으로써, 메모리 칩(310)이 제1 및 제2 기판 구조물들(100, 200)의 적층 구조물 상에 실장될 수 있다. 본 단계에서, 더미 칩(320)도 함께 실장될 수 있으며, 더미 칩(320)은 접착층(370)에 의해 제2 기판(201)에 연결될 수 있다. 다만, 더미 칩(320)도 메모리 칩(310)과 유사한 방식을 이용하면서, 더미 범프에 의해 연결될 수도 있다. 도 9를 참조하여 상술한 이미지 센싱 장치(10a)는, 본 단계에서 로직 칩(320a)을 메모리 칩(310)과 동일한 방식으로 실장함으로써 형성될 수 있다.
도 11k를 참조하면, 상기 반도체 칩을 밀봉하는 봉지부(350)를 형성할 수 있다. 봉지부(350)는 메모리 칩(310) 및 더미 칩(320)을 덮고, 범프들(340)의 사이를 채우도록 형성될 수 있다. 실시예들에서, 봉지부(350)는 다층 구조를 가질 수 있으며, 범프들(340)의 사이를 채우는 언더필부를 포함할 수 있다.
도 11l을 참조하면, 캐리어 기판(400)을 제1 기판 구조물(100)로부터 제거할 수 있다. 캐리어 기판(400)을 탈착한 후, 캐리어 기판(400)의 본딩 시 사용된 접착층을 제거하고, 세정 공정을 수행할 수 있다. 실시예들에서, 메모리 칩(310)을 포함하는 이미지 센싱 장치에 대한 테스트 단계가 더 수행될 수 있다.
도 3을 함께 참조하면, 상기 반도체 칩의 일 면이 노출되도록 봉지부(350)의 일부가 제거될 수 있다. 봉지부(350)는 그라인딩 공정에 의해 일부가 제거될 수 있으며, 이에 의해 메모리 칩(310) 및 더미 칩(320)의 하면이 노출될 수 있다.
다음으로, 상기 반도체 칩이 실장된 제1 및 제2 기판 구조물들(100, 200)의 적층 구조물을, 단위 이미지 센싱 장치들(10)로 분리하는 공정이 수행될 수 있다. 먼저, 메모리 칩(310)이 실장된 제1 및 제2 기판 구조물들(100, 200)의 적층 구조물은 블레이드 소잉 또는 레이저 소잉 공정 등에 의해 개별 단위 이미지 센싱 장치들(10)로 분리될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 제1 기판 구조물 101: 제1 기판
105: 스토리지 노드 영역 107: 소자분리 영역
110: 픽셀 게이트층 120: 제1 층간 절연층
130: 포토 다이오드 140: 제1 배선층
150: 제1 비아 160: 픽셀 비아
165: 픽셀 분리 영역 170: 버퍼층
172: 제1 비아 절연층 175: 그리드
177: 하부 평탄화층 180: 컬러 필터
185: 상부 평탄화층 190: 마이크로 렌즈
195: 제1 본딩층 197: 패드층
200: 제2 기판 구조물 201: 제2 기판
210: 회로 게이트층 220: 제2 층간 절연층
240: 제2 배선층 245: 연결 비아
250: 제2 비아 260: 재배선층
270: 제1 접속 패드 295: 제2 본딩층
300: 칩 구조물 310: 메모리 칩
320: 더미 칩 330: 제2 접속 패드
340: 범프 350: 봉지부
370: 접착층

Claims (10)

  1. 광전 변환 소자를 구비하는 픽셀 영역을 포함하는 제1 기판 구조물;
    상기 제1 기판 구조물과 연결되는 제1 면 및 이에 반대되는 제2 면을 가지며, 상기 픽셀 영역을 구동하는 회로 영역을 포함하는 제2 기판 구조물; 및
    상기 제2 기판 구조물의 상기 제2 면 상에 실장되는 메모리 칩을 포함하고,
    상기 제1 기판 구조물과 상기 제2 기판 구조물은 상기 제1 기판 구조물을 관통하는 제1 접속 비아들을 통해 전기적으로 연결되고, 상기 제2 기판 구조물과 상기 메모리 칩은 상기 제2 기판 구조물의 일부를 관통하는 제2 접속 비아들을 통해 전기적으로 연결되며,
    상기 제1 접속 비아들 및 상기 제2 접속 비아들은 평면 상에서 서로 다른 위치에 배치되고,
    상기 제2 기판 구조물은 상기 회로 영역 및 상기 회로 영역 주위에 배치되며 제2 패드들을 포함하는 제2 패드 영역을 포함하고,
    상기 제2 접속 비아들은 상기 제2 패드 영역에 배치되는 제2 패드 접속 비아들 및 상기 회로 영역에 배치되는 제2 회로 접속 비아들을 포함하는 이미지 센싱 장치.
  2. 제1 항에 있어서,
    상기 제1 기판 구조물은 상기 픽셀 영역의 주위에 배치되며 제1 패드들을 포함하는 제1 패드 영역 및 상기 픽셀 영역의 일 측에 배치되는 연결 영역을 포함하고,
    상기 제1 접속 비아들은 상기 제1 패드 영역 및 상기 연결 영역에 배치되는 이미지 센싱 장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제2 패드 접속 비아들은 상기 제2 패드들의 일 측에 배치되는 이미지 센싱 장치.
  5. 제4 항에 있어서,
    상기 제2 패드 접속 비아들은 하나의 상기 제2 패드의 일 측에 두 개 이상이 배치되는 이미지 센싱 장치.
  6. 제1 항에 있어서,
    상기 제2 회로 접속 비아들은 지그재그 형태로 배치되는 이미지 센싱 장치.
  7. 제1 항에 있어서,
    상기 제1 접속 비아들의 지름은 상기 제2 접속 비아들의 지름보다 작은 이미지 센싱 장치.
  8. 제1 항에 있어서,
    상기 제2 기판 구조물의 상기 제2 면 상에 실장되며, 상기 회로 영역과 전기적으로 분리되는 더미 칩을 더 포함하는 이미지 센싱 장치.
  9. 광전 변환 소자를 구비하는 픽셀 영역을 포함하는 제1 기판 구조물;
    상기 제1 기판 구조물의 상기 픽셀 영역과 전기적으로 연결되어 상기 픽셀 영역을 구동하는 회로 영역을 포함하는 제2 기판 구조물; 및
    상기 제2 기판 구조물 상에 실장되며, 도전성 범프에 의해 상기 제2 기판 구조물과 연결되고, 상기 제2 기판 구조물의 일부를 관통하는 접속 비아들을 통해 상기 회로 영역과 전기적으로 연결되는 적어도 하나의 반도체 칩을 포함하고,
    상기 제2 기판 구조물은 상기 회로 영역 및 상기 회로 영역 주위에 배치되며 패드들을 포함하는 패드 영역을 포함하고, 상기 접속 비아들은 상기 회로 영역 및 상기 패드 영역에 배치되고,
    상기 패드 영역에 배치되는 상기 접속 비아들은 상기 패드들의 일 측에 배치되는 이미지 센싱 장치.
  10. 제9 항에 있어서,
    상기 접속 비아들은 상기 회로 영역 및 상기 패드 영역에서 서로 다른 패턴으로 배치되는 이미지 센싱 장치.
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