TWI714329B - 半導體結構及其形成方法 - Google Patents

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TWI714329B TW108139337A TW108139337A TWI714329B TW I714329 B TWI714329 B TW I714329B TW 108139337 A TW108139337 A TW 108139337A TW 108139337 A TW108139337 A TW 108139337A TW I714329 B TWI714329 B TW I714329B
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周俊豪
李國政
陳英豪
賈鈞偉
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Abstract

一種半導體結構包括感測器晶圓，該感測器晶圓包括在基板上及在基板內之複數個感測器晶片。複數個感測器晶片中之每一者包括像素陣列區域、接合襯墊區域及周邊區域。周邊區域與刻劃線相鄰，且刻劃線在複數個感測器晶片中之相鄰感測器晶片之間。複數個感測器晶片中之每一者進一步包括內嵌於基板中之應力釋放溝槽結構，其中應力釋放溝槽結構在周邊區域中，且應力釋放溝槽結構完全環繞複數個感測器晶片中之對應感測器晶片之像素陣列區域及接合襯墊區域的周邊。

Description

半導體結構及其形成方法
本揭露的一些實施例是有關於具有應力釋放結構的圖像傳感器及其形成方法。
半導體影像感測器用於感測光或輻射波。互補金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)影像感測器(complementary metal-oxide-semiconductor image sensor,CIS)廣泛地用於各種應用中，諸如，數位靜態相機或行動電話相機應用。CIS包括像素陣列。像素中之每一者包括將入射光轉換為電訊號的光電二極體。
背照式(backside illuminated,BSI)影像感測器為其中光自半導體晶圓之背側而不是前側進入的CIS。因為在CMOS製程中BSI CMOS影像感測器之背側相對不受形成於半導體晶圓之前側上之介電層及/或金屬層阻礙，所以CMOS影像感測器的整體靈敏度得以提高。
在一些實施例中，一種半導體結構包括感測器晶圓，此感測器晶圓包括在基板上及在基板內之複數個感測器晶片。此些感測器晶片中之每一個包括像素陣列區域、接合襯墊區域及周邊區域。周邊區域與刻劃線相鄰，且刻劃線在此些感測器晶片中之相鄰感測器晶片之間。此些感測器晶片中之每一者進一步包括內嵌於基板中之應力釋放溝槽結構，其中應力釋放溝槽結構在周邊區域中，且應力釋放溝槽結構完全環繞複數個感測器晶片中之對應感測器晶片之像素陣列區域及接合襯墊區域的周邊。
在一些實施例中，半導體結構包括感測器晶圓，此感測器晶圓包括第一半導體基板。感測器晶圓進一步包括在第一半導體基板之像素陣列區域中的複數個光敏元件，其中此些光敏元件在第一半導體基板之前側內。感測器晶圓進一步包括第一互連結構，此第一互連結構在第一半導體基板之前側上。感測器晶圓進一步包括應力釋放溝槽結構，此應力釋放溝槽結構在第一半導體基板之環繞像素陣列區域及接合襯墊區域的周邊區域中，其中應力釋放溝槽結構在溝槽內，此溝槽自第一半導體基板之背側延伸穿過第一半導體基板，且第一半導體基板之背側與第一半導體基板之前側相對。半導體結構進一步包括元件晶圓，此元件晶圓接合至感測器晶圓，其中此元件晶圓包括主動元件。
在一些實施例中，一種形成半導體結構之方法。此方法包括將第一晶圓接合至第二晶圓。第一晶圓包括半導體基板。第一晶圓進一步包括複數個光敏元件，複數個 光敏元件在半導體基板之像素陣列區域中，其中此些光敏元件在半導體基板之前側處內嵌在半導體基板中。第一晶圓進一步包括複數個淺溝槽隔離(STI)結構，此些淺溝槽隔離(STI)結構在半導體基板之前側處內嵌在半導體基板中。第一晶圓進一步包括互連結構，此互連結構在半導體基板之前側之上。此方法進一步包括形成自半導體基板之背側延伸穿過半導體基板的複數個襯墊開口，其中此些襯墊開口暴露了半導體基板之接合襯墊區域中的此些STI結構中之第一STI結構。此方法進一步包括形成自背側延伸穿過半導體基板之溝槽，其中此溝槽暴露了半導體基板之周邊區域中的此些STI結構中之第二STI結構，其中此溝槽完全環繞像素陣列區域及接合襯墊區域。此方法進一步包括沿此些襯墊開口及此溝槽之側壁及底表面以及在半導體基板之背側表面上沉積鈍化層。
100:晶圓
102:基板
110:感測器晶片
110a:像素陣列區域
110b:接合襯墊區域
110c:周邊區域
112:晶片邊緣
114:像素
116:接合襯墊
120:刻劃線
130:應力釋放溝槽結構
130a:內部不連續區段
130b:外部不連續區段
200:方法
202:步驟
204:步驟
206:步驟
208:步驟
210:步驟
212:步驟
214:步驟
216:步驟
218:步驟
220:步驟
300:元件晶圓
302:元件晶片
304:基板
304A:前側
306:邏輯電路
310:互連結構
312:層間介電(ILD)層
313:金屬接觸件
314:金屬間介電(IMD)層
315:金屬接線
315T:最頂部金屬接線
317:介層孔
320:重新分配層(RDL)
322:介電層
323:重新分配結構
400:感測器晶圓
402:感測器晶片
402a:像素陣列區域
402b:接合襯墊區域
402c:周邊區域
404:基板
404A:前側
404B:背側
406:光敏元件
408a:第一STI結構
408b:第二STI結構
410:互連結構
410s:密封環
412:ILD層
413:金屬接觸件
414:IMD層
415:金屬接線
415a:金屬接線
415T:最頂部金屬接線
417:介層孔
420:重新分配層(RDL)
422:介電層
423:重新分配結構
432:深溝槽
434:深溝槽隔離(DTI)結構
435:第二DTI結構
436:介電內襯層
438:介電填充層
440:硬遮罩層
442:襯墊開口
444:溝槽
450:鈍化層
451:開口
452:接合襯墊
452a:基底部分
452b:突起
454:介電帽
456:緩衝層
460:介電填充層
462:第一介電填充結構
464:第二介電填充結構
468:緩衝層
470:柵格結構
472:金屬柵格層
472a:第一金屬柵格層
472b:第二金屬柵格層
474:介電柵格層
474a:第一介電柵格層
474b:第二介電柵格層
476:介層孔
480:空腔
482a:彩色濾光片
482b:彩色濾光片
482c:彩色濾光片
500:感測器晶圓
501:載體基板
502:感測器晶片
502a:像素陣列區域
502b:邏輯區域
502c:接合襯墊區域
502d:周邊區域
504:基板
504A:前側
504B:背側
506:光敏元件
508:淺溝槽隔離(STI)結構
510:互連結構
512:ILD層
513:金屬接觸件
514:IMD層
515:金屬接線
515a:金屬接線
517:介層孔
520:鈍化層
532:深溝槽
533:第二深溝槽
534:深溝槽隔離(DTI)結構
535:第二DTI結構
536:介電內襯層
538:介電填充層
540:柵格結構
542:金屬柵格
544:空腔
546:介層孔
550:緩衝層
552:襯墊開口
554:溝槽
555:氣隙
560:鈍化層
570:接合襯墊
570a:基底部分
570b:突起
571:開口
1300:方法
1302:步驟
1304:步驟
1306:步驟
1308:步驟
1310:步驟
1312:步驟
1314:步驟
1316:步驟
1318:步驟
1320:步驟
2300:方法
2302:步驟
2304:步驟
2306:步驟
2308:步驟
2310:步驟
2312:步驟
3000:方法
3002:步驟
3004:步驟
3006:步驟
3008:步驟
3010:步驟
3012:步驟
D:距離
當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭露的一些實施例之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖為根據一些實施例的含有具有應力釋放溝槽結構之感測器晶片之晶圓的俯視圖。
第2圖為根據一些實施例的用於製造具有應力釋放溝槽結構之感測器晶片之方法的流程圖。
第3圖至第12圖為根據一些實施例的處於製造之各種階段的具有應力釋放溝槽結構之感測器晶片之一部分的剖面圖。
第13圖為根據一些實施例的用於製造具有應力釋放溝槽結構之感測器晶片之方法的流程圖。
第14圖至第22圖為根據一些實施例的處於製造之各種階段的具有應力釋放溝槽結構之感測器晶片之一部分的剖面圖。
第23圖為根據一些實施例的用於製造具有應力釋放溝槽結構之感測器晶片之方法的流程圖。
第24圖至第29圖為根據一些實施例的處於製造之各種階段的具有應力釋放溝槽結構之感測器晶片之一部分的剖面圖。
第30圖為根據一些實施例的用於製造具有應力釋放溝槽結構之感測器晶片之方法的流程圖。
第31圖至第35圖為根據一些實施例的處於製造之各種階段的具有應力釋放溝槽結構之感測器晶片之一部分的剖面圖。
以下揭示內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。以下描述部件、材料、值、步驟、操作、材料、佈置及其類似者之特定實例以簡化本揭露的一些實施例。當然，此些僅為實例，且並不意欲為限制 性的。可想到其他部件、值、操作、材料、佈置或其類似者。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露的一些實施例可在各種實例中重複元件符號及/或字母。此重複是出於簡化及清楚之目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單起見，可在本文中使用諸如「在……之下」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。
在單個半導體晶圓上製造數百個或在一些情形下製造數千個半導體晶片或晶粒(例如，影像感測器晶片)。藉由沿半導體晶圓之非功能區域鋸切(稱作刻劃線)使個別晶粒彼此分離開。BSI影像感測器包括在半導體晶圓之前側上製造的像素陣列，但經由半導體晶圓之背側接收光。半導體晶圓之背側為晶圓與互聯結構相對的側。在BSI影像感測器之製造期間，首先在感測器晶圓上製造影像感測器晶片或晶粒，且在已在感測器晶圓中或在感測器晶圓上形成了必要 元件之後，將感測器晶圓接合至載體晶圓或邏輯元件晶圓以用於進一步處理。堆疊晶圓含有多個堆疊層，此些堆疊層在晶圓上產生了明顯應力。在晶圓切晶製程期間，當鋸片切穿晶圓堆疊時，晶圓堆疊中之應力增加了在晶粒邊緣處產生裂紋的風險。在邊緣處產生之裂紋具有傳播至主動晶片區域中從而損壞晶片電路系統並降低影像感測器之可靠性的風險。
為了在晶粒切割製程期間幫助釋放應力並藉此防止或最小化裂紋的形成或限制裂紋朝向晶片之主動區域傳播，在每一晶片之外圍區域形成應力釋放溝槽結構以環繞每一晶片之主動電路區域。應力釋放溝槽結構包括與環繞應力釋放溝槽結構之基板之材料不同的材料，藉此幫助釋放堆疊晶圓中之應力。應力釋放溝槽結構在接合襯墊形成階段或在深溝槽隔離(deep trench isolation,DTI)結構形成階段形成，因此應力釋放溝槽結構的形成與CMOS製造製程完全兼容，且不需要額外的製程及遮罩。
第1圖為根據一些實施例的包括具有應力釋放溝槽結構130之感測器晶片110之晶圓100的俯視圖。在一些實施例中，影像感測器為BSI CMOS影像感測器。如第1圖中所示，晶圓100包括在基板102上之複數個感測器晶片110。在一些實施例中，感測器晶片110為矩形的且呈列及行佈置。刻劃線120在感測器晶片110之間延伸且使感測器晶片110彼此分離開。出於說明目的，第1圖中僅包括四個感測器晶片110，且藉由刻劃線120彼此分離開。一般熟習此項技術者將認識到，在一些實施例中，晶圓100包括四個 以上感測器晶片110。藉由沿刻劃線120將基板102切開實現感測器晶片110之單一化。
感測器晶片110中之每一者包括像素陣列區域110a、接合襯墊區域110b，及環繞像素陣列區域110a及接合襯墊區域110b之周邊區域110c。像素陣列區域110a包括像素114之陣列，用於感測並記錄入射在像素114上之輻射(諸如，光)的強度。在一些實施例中，每一像素114包括光電二極體，此光電二極體能夠視操作模式將入射光轉換成電訊號(諸如，電流或電壓)。接合襯墊區域110b包括複數個接合襯墊116，以使得感測器晶片110與外部元件之間的電連接是可能的。像素陣列區域110a及接合襯墊區域110b含有主動電路部件，並共同地界定感測器晶片110之主動電路區域。周邊區域110c為非主動電路部件(諸如，密封環)位於其中之區域。應力釋放溝槽結構130在圍繞每一感測器晶片110之周邊周圍的周邊區域110c中。應力釋放溝槽結構130包括與環繞應力釋放溝槽結構130之基板之材料不同的材料，且因此能夠幫助減小晶圓堆疊中之應力且幫助防止在晶粒切割製程期間裂紋傳播至主動電路區域(110a,110b)中。因此，每一感測器晶片110中之主動元件不太可能受損壞，且影像感測器之可靠性得以提高。在一些實施例中，應力釋放溝槽結構130包括介電材料或氣隙。在一些實施例中，應力釋放溝槽結構130處在與周邊區域110c中之密封環相同的位置處。在一些實施例中，應力釋放溝槽結構130處在與周邊區域110c中之密封環不同的位置處。在 一些實施例中，應力釋放溝槽結構130鄰接晶片邊緣112。在一些實施例中，應力釋放溝槽結構130與晶片邊緣112間隔開。在一些實施例中，應力釋放溝槽結構130之最外側壁與晶片邊緣112之間的距離D小於約100μm。若距離D太大，則浪費感測器晶片110之可用面積。若距離D太小，則在單一化期間切割應力釋放溝槽結構130的風險增加。應力釋放溝槽結構130具有連續的或不連續的結構。在一些實施例中，應力釋放溝槽結構130具有完全環繞主動電路區域(110a,110b)之單一連續結構。在一些實施例中，應力釋放溝槽結構130包括共同地完全環繞主動電路區域(110a,110b)之多個不連續區段130a及130b。在一些實施例中，對於晶圓100上之每一感測器晶片110而言，應力釋放溝槽結構130是相同的。在一些實施例中，至少一個感測器晶片110之應力釋放結構130不同於同一晶圓100上之單獨感測器晶片110。
在一些實施例中，應力釋放溝槽結構130包括內部不連續區段130a及外部不連續區段130b。外部不連續區段130b相對於內部不連續區段130a交錯，以使得外部不連續區段130b連同內部不連續區段130a一起完全環繞主動電路區域(110a,110b)。在一些實施例中，內部不連續區段130a與外部不連續區段130b之間的距離小於約100μm。若距離太大，則浪費感測器晶片110之可用面積。
第2圖為根據一些實施例的用於在具有應力釋放溝槽結構(亦即，應力釋放溝槽結構130)之晶圓(例如， 晶圓100)上製造感測器晶片之方法200的流程圖。第3圖至第12圖為處於根據第2圖之方法200構造的各種製造階段之感測器晶片的剖面圖。以下參考第3圖至第12圖中之感測器晶片詳細論述方法200。在一些實施例中，在方法200之前、在方法200期間及/或在方法200之後執行額外步驟，或替代及/或消除所述步驟中之一些。在一些實施例中，將額外特徵添加至感測器晶片。在一些實施例中，替代或消除以下所述特徵中之一些。一般熟習此項技術者將理解，儘管以按特定次序執行之步驟論述了一些實施例，但可以另一邏輯次序來執行此些步驟。
參考第2圖及第3圖，方法200包括步驟202，在此步驟中將感測器晶圓400接合至元件晶圓300以提供晶圓堆疊。第3圖為根據一些實施例的在將感測器晶圓400接合至元件晶圓300以提供晶圓堆疊之後的半導體結構之剖面圖。
參考第3圖，元件晶圓300包括複數個元件晶片302。為了簡化，在第3圖中包括單個元件晶片302。在一些實施例中，每一元件晶片30為包括電子電路系統及電子互連之特殊應用積體電路(ASIC)晶片。
元件晶片302形成在基板304上及基板304內。在一些實施例中，基板304為包括一或更多種半導體材料之塊體半導體基板。在一些實施例中，基板304包括元素半導體，諸如，矽或鍺；III至V族化合物半導體，諸如，砷化鎵、鎵、磷化物、磷化銦、砷化銦或銻化銦；合金半導體， 諸如，矽鍺、鎵砷磷化物或鎵銦磷化物；或其組合。在一些實施例中，基板304包括摻雜之磊晶層、梯度半導體層及/或覆蓋不同類型之另一半導體層的半導體層，諸如，在矽鍺層上之矽層。在一些實施例中，基板304為結晶矽基板。在一些實施例中，基板304為絕緣層上半導體(semiconductor-on-insulator,SOI)基板之主動層。在一些實施例中，基板304包括一或更多個摻雜區域。舉例而言，基板304包括一或多個p型摻雜區域、n型摻雜區域或其組合。p型摻雜區域中之實例p型摻雜劑包括但不限於硼、鎵或銦。n型摻雜區域中之實例n型摻雜劑包括但不限於磷或砷。
每一元件晶片302包括邏輯電路306，此邏輯電路306安置在基板304之前側304A處。邏輯電路306包括各種半導體元件，諸如，電晶體、電容器、電感器或電阻器，且可用於控制及/或操作像素陣列。為了簡化，並未特定地示出形成於邏輯電路306中之半導體元件。
每一元件晶片302進一步包括在基板304之前側304A之上的互連結構310。互連結構310包括層間介電(inter-layer dielectric,ILD)層312以及在ILD層312中之金屬接觸件313。互連結構310進一步包括金屬間介電(inter-metal dielectric,IMD)層314以及在IMD層314內之一或更多個互連層。金屬互連層包括彼此堆疊之金屬接線315及介層孔317。在一些實施例中，ILD層312包括介電材料，例如，二氧化矽、碳化矽、氮化矽或氧氮化矽。IMD 層314包括具有小於3.9之介電常數的低k介電材料。實例低k介電材料包括但不限於正矽酸乙酯(TEOS)氧化物、未摻雜的矽酸鹽玻璃，及摻雜的矽酸鹽玻璃，諸如，硼磷矽(酸鹽)玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、磷矽(酸鹽)玻璃(PSG)，或硼摻雜矽玻璃(BSG)。IMD層314為單層或包括同一材料或不同材料之複數個層的複合層。金屬接觸件313、金屬接線315及介層孔317獨立地包括導電材料，諸如，銅、鋁、鎢、鈷、其合金，或其組合。
每一元件晶片302進一步包括在互連結構310之上的重新分配層(redistribution layer,RDL)320。RDL 320包括介電層322，此介電層322具有嵌入其中之重新分配結構323(諸如，金屬接線及/或介層孔)。介電層322包括與下伏IMD層314之介電材料不同的介電材料。在一些實施例中，介電層322包括二氧化矽。重新分配結構323延伸穿過介電層322且電連接至互連結構310之最頂部金屬接線315T。重新分配結構323包括導電材料，諸如，銅、鋁、鎢、其合金，或其組合。
感測器晶圓400包括複數個感測器晶片402。感測器晶片402中之每一者堆疊在對應元件晶片302之上。為了簡化，第3圖中僅包括並描述堆疊於對應元件晶片302之上的單個感測器晶片402。每一感測器晶片402包括像素陣列區域402a、接合襯墊區域402b，及環繞像素陣列區域402a及接合襯墊區域402b之周邊區域402c。像素陣列區域 402a及接合襯墊區域402b在每一感測器晶片402之主動電路區域中。
感測器晶片402在基板404上及基板404內。在一些實施例中，基板404為結晶矽基板或由諸如鍺矽鍺、III至V族化合物半導體或其類似者之其他半導體材料形成的半導體基板。基板404具有前側(亦稱作前表面)404A及背側(亦稱作後表面)404B。
每一感測器晶片402包括在基板404之前側404A中的複數個光敏元件406。光敏元件406對應於像素，且可操作以感測輻射(諸如，朝向基板404之背側404B投射之入射光)，並將光訊號(光子)轉換成電訊號。在一些实施例中，光敏元件406為光電二極體。在此些實施例中，光敏元件406中之每一者包括：在基板404內之第一區域，此第一區域具有第一摻雜類型(例如，n型)；及在基板404內之相鄰第二區域，此第二區域具有不同於第一摻雜類型之第二摻雜類型(例如，p型)。光敏元件406彼此不同以具有不同的接合面深度、厚度及寬度。為了簡化，第3圖中僅包括兩個光敏元件406，且一般熟習此項技術者將理解，在基板404中實施任何數目個光敏元件406。光敏元件406在像素陣列區域402a中且以包括列及/或行之陣列佈置。
每一感測器晶片402進一步包括在基板404之前側404A處的複數個淺溝槽隔離(shallow trench isolation,STI)結構。在一些實施例中，複數個STI結構包括在接合襯墊區域402b中之第一STI結構408a，及在周邊 區域402c中之第二STI結構408b。在一些實施例中，像素陣列區域402a亦包括一或更多個STI結構，以使光敏元件406彼此隔離。STI結構自基板404之前側404A延伸至基板404中。在一些實施例中，STI結構包括一或更多種介電材料。在一些實施例中，STI結構包括介電氧化物，例如，二氧化矽。藉由蝕刻自前側404A至基板404中之開口且其後以(若干)介電材料填充此些開口來形成STI結構。
每一感測器晶片402進一步包括在基板404之前側404A之上的互連結構410。互連結構410包括ILD層412以及在ILD層412中之金屬接觸件413。互連結構410進一步包括IMD層414以及在IMD層414中之一或更多個金屬互連層。金屬互連層包括彼此堆疊之交替的金屬接線415及介層孔417。在一些實施例中，ILD層412包括介電材料，例如，二氧化矽、碳化矽、氮化矽或氧氮化矽。IMD層414包括具有小於3.9之介電常數的低k介電材料。在一些實施例中，IMD層414包括TEOS氧化物、未摻雜的矽酸鹽玻璃，或摻雜的矽酸鹽玻璃，諸如，BPSG、FSG、PSG或BSG。IMD層414為單層或包括同一材料或不同材料之複數個層的複合層。金屬接觸件413、金屬接線415及介層孔417獨立地包括導電材料，諸如，銅、鋁、鎢、鈷、其合金，或其組合。
互連結構410之在周邊區域402c中的一部分充當密封環410s。感測器晶圓400中之密封環410s有助於防 止濕氣及有害化學物質滲透至感測器晶片402中並到達位於主動電路區域(402a,402b)中之元件及互連結構。
每一感測器晶片402進一步包括在互連結構410之上的重新分配層(RDL)420。RDL 420包括介電層422，此介電層422具有嵌入其中之重新分配結構423(諸如，金屬接線及/或介層孔)。介電層422包括與下伏IMD層414之介電材料不同的介電材料。在一些實施例中，介電層422包括二氧化矽。重新分配結構423延伸穿過介電層422且電連接至互連結構410之最頂部金屬接線415T。重新分配結構423包括導電材料，諸如，銅、鋁、鎢、其合金，或其組合。
將感測器晶圓400以面對面配置翻轉並堆疊至元件晶圓300上，以使得每一感測器晶片402中之RDL 420與每一元件晶片302中之RDL 320對準。經由直接接合製程將感測器晶圓400及元件晶圓300接合在一起。在一些實施例中，使用金屬對金屬接合、介電質對介電質接合或包括金屬對金屬接合以及介電質對介電質接合的混合接合來實施直接接合製程。舉例而言，在重新分配結構323與重新分配結構423之間實施金屬對金屬接合，以使得在接合之後，RDL 320中之重新分配結構323與RDL 420中之對應重新分配結構423彼此直接接觸。在一些實施例中，金屬對金屬接合為銅對銅接合。在介電層322與介電層422之間實施介電質對介電質接合，以使得在接合之後，介電層322及介電層422彼此直接接觸。在一些實施例中，介電質對介電質接 合為氧化物對氧化物接合。在一些實施例中，使用不同的接合製程，例如，使用焊料凸塊或銅柱來接合。
在感測器晶圓400接合至元件晶圓300之後，執行薄化製程以使基板404自背側404B變薄，使得光能夠更容易地穿過基板404並接觸光敏元件406而不會被基板404吸收。薄化製程包括機械拋光、化學機械研磨(CMP)、蝕刻或其組合。在一些實施例中，首先藉由機械拋光自基板404移除大量的基板材料。此後，執行濕式蝕刻以使基板404進一步變薄至對入射光透明的厚度。在薄化製程之後，基板404具有自約1μm至約5μm之厚度。在一些情況下，若在薄化製程之後基板404之厚度太大，則入射光將被吸收且不到達光敏元件406。在一些情況下，若在薄化製程之後基板404之厚度太薄，則對基板404之後續處理增加了損壞光敏元件406的風險。
參考第2圖及第4圖，方法200進行至步驟204，在此步驟中自背側404B選擇性地蝕刻基板404以在像素陣列區域402a中在基板404內形成深溝槽432。第4圖為第3圖之半導體結構在已在像素陣列區域402a中在基板404之背側404B內蝕刻深溝槽432之後的剖面圖。
參考第4圖，深溝槽432自基板404之背側表面延伸至基板404中。深溝槽432使光敏元件406彼此分離開，以使得隨後形成於深溝槽432中之深溝槽隔離(deep trench isolation,DTI)結構434(第5圖)能夠減少相鄰光敏元件406之間的串擾及干擾。如本文中所使用，深溝槽為 具有大於約5之深寬比(亦即，深度/寬度比)的溝槽。在一些實施例中，深溝槽432具有自約0.5μm至約2μm之深度，以及等於或小於約0.25μm之寬度。在一些情況下，若深溝槽432之深度及寬度太小，則像素之間的串擾的風險增加。若深溝槽432之深度太大，則填充深溝槽432變得更為困難。在一些實施例中，若深溝槽432之寬度太大，則溝槽阻擋入射光的風險增加。在一些實施例中，至少一個深溝槽432之橫截面有具有傾斜側壁之梯形形狀。在此配置中，至少一個深溝槽432之寬度隨著距基板404之背側404B的距離增大而減小。在一些實施例中，至少一個深溝槽432之橫截面有具有大體上垂直之側壁的矩形形狀。
藉由微影及蝕刻製程形成深溝槽432。在一些實施例中，首先藉由旋塗將光阻層(未示出)塗覆在基板404之背側404B上。接著使用光微影製程(其涉及光阻劑之曝光、烘烤及顯影)來圖案化光阻層，以形成其中具有開口的經圖案化之光阻層。開口暴露了基板404之隨後形成有深溝槽432的部分。舉例而言，藉由使用各向異性蝕刻，將經圖案化之光阻層中的開口轉印至基板404中，以形成深溝槽432。在一些實施例中，各向異性蝕刻包括乾式蝕刻(諸如，反應性離子蝕刻(RIE)或電漿蝕刻)、濕式蝕刻，或其組合。在形成深溝槽432之後，(例如)藉由濕式剝離或電漿灰化移除經圖案化之光阻層。或者，在一些實施例中，使用包括氮化物(例如，氮化矽)之硬遮罩層，以使得藉由第一各向 異性蝕刻使溝槽圖案自經圖案化之光阻層轉印至硬遮罩層，且接著藉由第二各向異性蝕刻轉印至基板404。
參考第2圖及第5圖，方法200進行至步驟206，在此步驟中，藉由沿深溝槽432之側壁及底表面沉積介電內襯層436，其後在介電內襯層436之上沉積介電填充層438以填充深溝槽432，在深溝槽432內形成DTI結構434。第5圖為根據一些實施例的第4圖之半導體結構在深溝槽432內形成DTI結構434之後的剖面圖。
參考第5圖，首先沿深溝槽432之側壁及底表面以及在基板404之背側表面之上沉積介電內襯層436。介電內襯層436具有單層或多層結構。在一些實施例中，介電內襯層436包括具有大於3.9之介電常數的一或更多種高k介電材料。實例高k介電材料包括但不限於氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鈦(TiO2)、鍶鈦氧化物(SrTiO3)、鑭鋁氧化物(LaAlO3)及氧化釔(Y2O3)。在一些實施例中，介電內襯層436包括Al2O3與Ta2O5之雙層。在一些實施例中，利用諸如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或原子層沉積(ALD)的保形沉積製程來沉積介電內襯層436。
接著將介電填充層438沉積在介電內襯層436之上，以填充深溝槽432。在一些實施例中，由於深溝槽432之高的深寬比，介電填充層438之沉積導致深溝槽432之內部體積中的孔隙或接縫。在一些實施例中，介電填充層438包括具有良好縫隙填充特性的介電材料。在一些實施例中， 介電填充層438包括介電氧化物(諸如，二氧化矽)、介電氮化物(諸如，氮化矽)，或介電碳化物(諸如，碳化矽)。在一些實施例中，藉由諸如CVD、PECVD或物理氣相沉積(PVD)之沉積製程來沉積介電填充層438。在一些實施例中，在形成介電填充層438之後執行平坦化製程(諸如，CMP)，以提供平坦表面。在平坦化之後，介電填充層438之平坦表面在基板404之背側表面上方。
介電內襯層436之在深溝槽432之側壁及底表面上的部分以及介電填充層438之在深溝槽432內的部分構成了DTI結構434。DTI結構434使相鄰光敏元件406彼此分離開，藉此幫助減少相鄰光敏元件406之間的串擾及干擾。在一些實施例中，DTI結構434含有孔隙或接縫。
參考第2圖及第6圖，方法200進行至步驟208，在此步驟中在基板404之背側404B之上沉積硬遮罩層440。第6圖為根據一些實施例的第5圖之半導體結構在已在基板404之背側404B之上沉積了硬遮罩層440之後的剖面圖。
在一些實施例中，硬遮罩層440與介電填充層438直接接觸。在一些實施例中，硬遮罩層440包括諸如氮化矽之介電氮化物。在一些實施例中，藉由(例如)CVD、PVD或PECVD沉積硬遮罩層440。
參考第2圖及第7圖，方法200進行至步驟210，在此步驟中打開接合襯墊區域402b及周邊區域402c以形成接合襯墊區域402b中之複數個襯墊開口442以及在每一感 測器晶片402之周邊區域402c中的溝槽444。第7圖為根據一些實施例的第6圖之半導體結構在已形成了接合襯墊區域402b中之複數個襯墊開口442以及在每一感測器晶片402之周邊區域402c中的溝槽444之後的剖面圖。
接合襯墊區域402b中之襯墊開口442延伸穿過硬遮罩層440、溝槽填充層438、介電內襯層436及基板404，以暴露接合襯墊區域402b中之第一STI結構408a。
周邊區域402c中之溝槽444延伸穿過硬遮罩層440、介電填充層438、介電內襯層436及基板404，以暴露周邊區域404c中之第二STI結構408b。在一些實施例中，溝槽444具有連續結構，此連續結構完全環繞每一感測器晶片402之主動電路區域(402a,402b)。在一些實施例中，溝槽444包括多個溝槽區段，此些溝槽區段沿主動電路區域(402a,402b)之周邊佈置且共同完全環繞每一感測器晶片402之主動電路區域(402a,402b)。在一些實施例中，相鄰溝槽區段之相對末端之間的距離小於約100μm。儘管第7圖中之溝槽444在密封環410s上方，但在一些實施例中，溝槽444是在周邊區域402c之不含有密封環410s之位置處。
藉由微影及蝕刻製程形成襯墊開口442及溝槽444。在一些實施例中，首先藉由旋塗將光阻層(未示出)塗覆在硬遮罩層440上。接著使用光微影製程(其涉及光阻劑之曝光、烘烤及顯影)來圖案化光阻層，以形成其中具有開口的經圖案化之光阻層。開口暴露了基板404之隨後形成有襯墊開口442及溝槽444的區域。接著藉由至少一種各向 異性蝕刻將經圖案化之光阻層的開口轉印至硬遮罩層440、介電填充層438、介電內襯層436及基板404中，以形成襯墊開口442及溝槽444。在一些實施例中，此至少一種各向異性蝕刻包括乾式蝕刻(諸如，RIE或電漿蝕刻)、濕式蝕刻，或其組合。至少一種各向異性蝕刻移除硬遮罩層440、介電填充層438、介電內襯層436及基板404之在接合襯墊區域402b及周邊區域中的部分，直至暴露了STI結構408a及408b為止。在一些實施例中，藉由單一各向異性蝕刻來蝕刻硬遮罩層440、介電填充層438、介電內襯層436及基板404。在一些實施例中，藉由多種各向異性蝕刻來蝕刻硬遮罩層440、介電填充層438、介電內襯層436及基板404。在形成襯墊開口442及溝槽444之後，(例如)藉由濕式剝離或電漿灰化移除經圖案化之光阻層。在一些實施例中，在形成襯墊開口442及溝槽444當中所採用的微影及蝕刻製程亦在相鄰感測器晶片402之間在基板404中形成刻劃線。在一些實施例中，同時形成襯墊開口442及溝槽444。在一些實施例中，按順序形成襯墊開口442及溝槽444。
在一些實施例中，使襯墊開口442及溝槽444中之至少一者的橫截面形成為有具有大體上垂直之側壁的矩形形狀。在其他實施例中，使襯墊開口442及溝槽444中之至少一者的橫截面形成為有具有傾斜側壁的梯形形狀。在一些實施例中，使襯墊開口442及溝槽444中之至少一者形成為具有隨著距硬遮罩層440之距離增大而減小的寬度。在一些實施例中，使溝槽444形成為包括側壁，此些側壁在頂 部處具有較寬寬度且在底部處具有較窄寬度。在一些實施例中，溝槽444在頂部處之寬度與溝槽444在底部處之寬度之間的差為自約0.01μm至約10μm。
參考第2圖及第8圖，方法200進行至步驟212，在此步驟中沿每一感測器晶片402之襯墊開口442及溝槽444的側壁及底表面以及在硬遮罩層440之上沉積鈍化層450。第8圖為根據一些實施例的第7圖之半導體結構的剖面圖，此半導體結構為在沿每一感測器晶片402之襯墊開口442及溝槽444的側壁及底表面以及在硬遮罩層440之上沉積鈍化層450之後。
鈍化層450沉積在硬遮罩層440之頂表面上，以及STI結構408a、408b之頂表面及基板404之被襯墊開口442及溝槽444暴露的側表面上。在一些實施例中，鈍化層450包括介電氧化物，例如，二氧化矽。在一些實施例中，藉由諸如CVD或ALD之保形沉積製程來沉積鈍化層450。
參考第2圖及第9圖，方法200進行至步驟214，在此步驟中在每一感測器晶片402之接合襯墊區域402b中形成複數個接合襯墊452，且在每一接合襯墊452之上形成介電帽454。第9圖為根據一些實施例的第8圖之半導體結構在已在每一感測器晶片402之接合襯墊區域402b中形成複數個接合襯墊452且在每一接合襯墊452之上形成介電帽454之後的剖面圖。
接合襯墊452在覆蓋鈍化層450之位置處形成於相應襯墊開口442內。每一接合襯墊452延伸穿過鈍化層 450、第一STI結構408a及ILD層412，以電耦接至互連結構410中之金屬接線415a。在一些實施例中，金屬接線415a為最靠近基板404之金屬接線。在其他實施例中，藉由一或更多個導線(未示出)將金屬接線415a與基板404分離開。在一些實施例中，每一接合襯墊452具有開槽結構，此開槽結構包括：基底部分452a，其覆蓋鈍化層450之在對應襯墊開口442之底部處的部分；以及沿開口451之側壁及底表面的突起452b，其延伸穿過鈍化層450、第一STI結構408a及ILD層412。每一接合襯墊452包括導電材料，諸如，銅、鋁、鎢、其合金，或其組合。
介電帽454在接合襯墊452之上，以填充開口451之剩餘空間。在一些實施例中，介電帽454包括氧氮化物，例如，氧氮化矽。在一些實施例中，介電帽454之側壁與接合襯墊452之基底部分452a的側壁垂直地對準。
藉由首先蝕刻鈍化層450、第一STI結構408a及ILD層412以形成開口451而形成接合襯墊452及介電帽454。開口451延伸穿過鈍化層450、第一STI結構408a及ILD層412，從而暴露金屬接線415a。在一些實施例中，使用微影及蝕刻製程來形成開口451，此些微影及蝕刻製程包括將光阻層塗覆至緩衝層456，圖案化光阻層，使用經圖案化之光阻層作為遮罩來蝕刻鈍化層450、STI結構408a及ILD層412，以及接著剝離經圖案化之光阻層。在形成開口451之後，沿開口451之側壁及底表面及在鈍化層450之上形成襯墊金屬層。在一些實施例中，使用諸如CVD、PVD、 無電電鍍或電鍍之保形沉積製程形成襯墊金屬層。接著在襯墊金屬層之上沉積介電帽層，以填充開口451。在一些實施例中，藉由(例如)CVD、PVD或PECVD沉積介電帽層。隨後蝕刻介電帽層及襯墊金屬層，以移除介電帽層及襯墊金屬層之不在接合襯墊區域402b中的部分。在一些實施例中，執行單一蝕刻以移除介電帽層及襯墊金屬層之非所期望的部分。在一些實施例中，執行多種蝕刻以按順序移除介電帽層及襯墊金屬層之非所期望的部分。每一蝕刻為諸如RIE之乾式蝕刻或濕式蝕刻。襯墊金屬層之在襯墊開口442內的剩餘部分構成接合襯墊452。介電帽層之在襯墊開口442內的剩餘部分構成介電帽454。在一些實施例中，用以蝕刻介電帽層及襯墊金屬層之蝕刻製程亦移除了鈍化層450之在襯墊開口442內與襯墊開口442之側壁相鄰的部分。因此，在蝕刻之後，鈍化層450之在襯墊開口442內的部分具有階梯形狀。
參考第2圖及第10圖，方法200進行至步驟216，在此步驟中在基板404之背側404B之上沉積介電填充層460，以填充每一感測器晶片402之襯墊開口442及溝槽444。第10圖為根據一些實施例的第9圖之半導體結構的剖面圖，此半導體結構為在已在基板404之背側404B之上沉積介電填充層460以填充每一感測器晶片402之襯墊開口442及溝槽444之後。
介電填充層460在鈍化層450及介電帽454之上，以過度填充襯墊開口442及溝槽444。亦即，介電填充 層460之頂表面高於鈍化層450之最頂部表面。介電填充層460包括介電材料，諸如，二氧化矽、氮化矽或碳化矽。在一些實施例中，藉由(例如)CVD、PVD或PECVD形成介電填充層460。在一些實施例中，由於溝槽444之高的深寬比，介電填充層460之沉積在溝槽444中產生孔隙或接縫。
參考第2圖及第11圖，方法200進行至步驟218，在此步驟中在襯墊開口442內形成第一介電填充結構462，且在每一感測器晶片402之溝槽444內形成第二介電填充結構464。第11圖為根據一些實施例的第10圖之半導體結構的剖面圖，此半導體結構為在形成了襯墊開口442內之第一介電填充結構462及每一感測器晶片之溝槽444內的第二介電填充結構464之後。
藉由執行平坦化製程形成介電填充結構462及464，此平坦化製程自介電填充層438移除介電填充層460、鈍化層450及硬遮罩層440之覆蓋介電填充層438的部分。在一些實施例中，平坦化製程為CMP製程。在其他實施例中，例如，平坦化製程為蝕刻製程及/或拋光製程。在平坦化製程之後，介電填充層460之保留在襯墊開口442中的部分構成第一介電填充結構462，且介電填充層460之保留在溝槽444中的部分構成第二介電填充結構464。介電填充結構462及464之頂表面形成為在介電填充層438之頂表面上方、下方或與其共面。在一些實施例中，在襯墊開口442中之至少一個第一介電填充結構462的頂表面由於襯墊開口442之相對大的寬度而大體上凹陷。在一些實施例中，溝 槽444中之第二介電填充結構464含有孔隙及接縫。在一些實施例中，因為溝槽444比襯墊開口442窄，所以第二介電填充結構464具有比第一介電填充結構462更平坦的表面。在一些實施例中，第二介電填充結構464由於存在接縫而具有不平坦的表面。在一些實施例中，第二介電填充結構464具有凹入的表面。
在周邊區域402c中之溝槽444內的第二介電填充結構464含有與基板404之半導體材料不同的介電材料，因此第二介電填充結構464充當了應力釋放結構，從而幫助釋放晶圓堆疊中之應力。第二介電填充結構464因此幫助減少裂紋形成，且防止裂紋傳播至每一感測器晶片402之主動電路區域(402a,402b)中。因此，提高了感測器晶片402之可靠性。
參考第2圖及第12圖，方法200進行至步驟220，在此步驟中在基板404之背側404B之上形成柵格結構470，且在柵格結構470之空腔480中形成複數個彩色濾光片482a至482c。第12圖為根據一些實施例的第11圖之半導體結構的剖面圖，此半導體結構為在已在基板404之背側404B之上形成柵格結構470且在柵格結構470之空腔480中形成複數個彩色濾光片482a至482c之後。
柵格結構470形成於緩衝層468之上。柵格結構470與將相鄰光敏元件406分離開之DTI結構434對準。柵格結構470用以阻擋光到達光敏元件406之間的區域，藉此幫助減少串擾。在一些實施例中，柵格結構470具有堆疊結 構，此堆疊結構包括金屬柵格層472，及在金屬柵格層472之上的介電柵格層474。金屬柵格層472經由介層孔476耦接至基板404之後表面。介層孔476幫助消除在柵格結構470上累積至基板404的電荷，藉此幫助減少雜訊及感測器晶片402之暗電流。
緩衝層468在介電填充層438之上。在一些實施例中，緩衝層468包括介電材料，例如，二氧化矽、氮化矽或氧氮化矽。在一些實施例中，藉由諸如CVD、PVD或PECVD之沉積製程來形成緩衝層468。
金屬柵格層472在緩衝層468之上。在一些實施例中，金屬柵格層472包括導電金屬，諸如，銅、鎢、鋁或鋁銅合金。在一些實施例中，金屬柵格層472具有雙層結構，此雙層結構包括第一金屬柵格層472a以及覆蓋第一金屬柵格層472a之第二金屬柵格層472b。在一些實施例中，第一金屬柵格層472a包括氮化鈦，且第二金屬柵格層472b包括鎢。在一些實施例中，藉由諸如CVD、PVD、PECVD或鍍敷之一或更多個沉積製程來形成金屬柵格層472。
介電柵格層474在金屬柵格層472之上。在一些實施例中，介電柵格層474包括介電材料，例如，二氧化矽、氮化矽或氧氮化矽。在一些實施例中，介電柵格層474具有雙層結構，此雙層結構包括第一介電柵格層474a以及覆蓋第一介電柵格層474a之第二介電柵格層474b。在一些實施例中，第一介電柵格層474a包括二氧化矽，且第二介電柵格層474b包括氧氮化矽。在一些實施例中，藉由諸如CVD、 PVD或PECVD之一或更多個沉積製程來形成介電柵格層474。
介層孔476延伸穿過緩衝層468、介電填充層438及介電內襯層436，以將金屬柵格層472電連接至基板404之後表面。在一些實施例中，介層孔476包括導電材料，諸如，銅、鎢、鋁或鋁銅合金。
在一些實施例中，如下來形成柵格結構470及介層孔476：首先圖案化緩衝層468、介電填充層438及介電內襯層436以形成暴露基板404之後表面之部分的介層孔開口，且接著在緩衝層468之上沉積金屬層以填充此些介層孔開口。金屬層之在介層孔開口中的部分構成介層孔476。隨後，在金屬層之上沉積介電層。在沉積介電層之後，使用一或更多種各向異性蝕刻來蝕刻介電層及金屬層，以提供柵格結構470。每一各向異性蝕刻包括諸如RIE之乾式蝕刻或濕式蝕刻。柵格結構470形成為包括複數個空腔480，此些空腔480與基板404中之下伏光敏元件406對準。
彩色濾光片482a至482c分別在空腔480中。彩色濾光片482a至482c被埋入或嵌入由柵格結構470界定的空腔480中，因此被稱作內埋式彩色濾光片(或內埋式彩色濾光片陣列)。內埋式彩色濾光片配置導致彩色濾光片482a至482c與光敏元件406之間縮短的光學路徑，此有助於改良光敏元件406中的光接收。
彩色濾光片482a至482c與不同顏色相關聯。舉例而言，彩色濾光片482a為紅色濾光片，其用以允許紅光 經過但過濾掉所有其他顏色的光，彩色濾光片482b為綠色濾光片，其用以允許綠光經過但過濾掉所有其他顏色的光，且彩色濾光片482c為藍色濾光片，其用以允許藍光經過但過濾掉所有其他顏色的光。在一些實施例中，彩色濾光片482a至482c包括有機材料，且(例如)藉由旋塗形成。
第13圖為根據一些實施例的用於製造具有應力釋放溝槽結構(例如，應力釋放溝槽結構130)之影像感測器晶圓(例如，影像感測器元件100)之方法1300的流程圖。與方法200(其中在襯墊開口階段形成用於應力釋放溝槽結構之形成的溝槽)相比較，在方法1300中，在深溝槽蝕刻階段形成用於應力釋放溝槽結構之形成的溝槽。
第14圖至第22圖為根據一些實施例之形成影像感測器元件100之中間階段的剖面圖。除非另外指定，在此些實施例中，部件之材料及形成方法基本上與第2圖至第12圖中所示實施例中以相同元件符號所表示的其類似部件相同。因此能在第2圖至第12圖中所示實施例之論述中找到有關第14圖至第22圖中所示部件之形成製程及材料的細節。
參考第13圖，方法1300包括步驟1302，在此步驟中將感測器晶圓400接合至元件晶圓300以提供晶圓堆疊。在一些實施例中，感測器晶圓400及元件晶圓300具有與第3圖中所述結構及成分類似的結構及成分，且因而不詳細論述。
參考第13圖及第14圖，方法1300進行至步驟1304，在此步驟中在像素陣列區域402a中形成複數個第一深溝槽432，且在每一感測器晶片402之周邊區域402c中形成第二深溝槽433。第14圖為根據一些實施例的第3圖之半導體結構的剖面圖，此半導體結構為在形成了像素陣列區域402a中之複數個第一深溝槽432以及在每一感測器晶片402之周邊區域402c中的第二深溝槽433之後。在第14圖中，第一深溝槽432部分地延伸至基板404中以使光敏元件406彼此分離開。第二深溝槽433延伸穿過基板404，從而暴露每一感測器晶片402之周邊區域402c中的第二STI結構408b之一部分。第二深溝槽433形成為在每一感測器晶片402之周邊周圍延伸。在一些實施例中，第二深溝槽433具有連續結構，此連續結構完全環繞每一感測器晶片402之主動電路區域(402a,402b)。在一些實施例中，第二深溝槽433包括多個溝槽區段，此些溝槽區段沿主動電路區域(402a,402b)之周邊佈置且共同完全環繞每一感測器晶片402之主動電路區域(402a,402b)。在一些實施例中，相鄰溝槽區段之相對末端之間的距離小於約100μm。深溝槽432、433之形成製程類似於以上關於第4圖中之深溝槽432之形成所描述的製程，且因而不詳細描述。在一些實施例中，第一深溝槽432與第二深溝槽433同時形成。在一些實施例中，第一深溝槽在第二深溝槽433之前或之後形成。
參考第13圖及第15圖，方法1300進行至步驟1306，在此步驟中在相應第一深溝槽432中形成複數個第一 DTI結構434，且在每一感測器晶片402之第二深溝槽433中形成第二DTI結構435。第15圖為根據一些實施例的第14圖之半導體結構的剖面圖，此半導體結構為在已在相應第一深溝槽432中形成複數個第一DTI結構434且在每一感測器晶片402之第二深溝槽433中形成第二DTI結構435之後。
如下來形成第一DTI結構434及第二DTI結構435：沿第一深溝槽432及第二深溝槽433之側壁及底表面以及在基板404之背側表面之上沉積介電內襯層436，其後在介電內襯層436之上沉積介電填充層438以填充第一深溝槽432及第二深溝槽433之剩餘空間。介電內襯層536之一部分以及介電填充層438之在每一第一深溝槽432內的一部分構成每一感測器晶片402之像素陣列區域402a中的對應第一DTI結構434。第一DTI結構434使相鄰光敏元件406彼此分離開，藉此幫助減少相鄰光敏元件406之間的串擾。介電內襯層436之一部分以及介電填充層438之在第二深溝槽433內的一部分構成每一感測器晶片402之周邊區域402c中的第二DTI結構435。在第15圖中，第一DTI結構434部分地延伸至基板404中，而第二DTI結構435延伸穿過基板404以接觸STI結構408b。在一些實施例中，由於深溝槽432及433之不完全填充，DTI結構434及435在其中含有孔隙或接縫。DTI結構434及435之成分以及DTI結構434及435之形成製程類似於以上關於第5圖中之DTI結構434所描述的成分及形成製程，且因而不詳細描述。
每一感測器晶片402之周邊區域402c中的第二DTI結構435含有與基板404之半導體材料不同的介電材料，且能夠幫助釋放在晶圓切晶製程期間所產生的應力。DTI結構435因此充當應力釋放結構，從而有助於釋放晶圓堆疊中之應力，且防止在晶粒切割製程期間產生的裂紋傳播至每一感測器晶片402之主動電路區域(402a,402b)中。將DTI結構435引入每一感測器晶片402之周邊區域402c中因此有助於提高感測器晶片402之可靠性。
參考第13圖及第16圖，方法1300進行至步驟1308，在此步驟中在介電填充層438之上形成硬遮罩層440。第16圖為根據一些實施例的第15圖之半導體結構的剖面圖，此半導體結構為已在介電填充層438之上形成硬遮罩層440之後。硬遮罩層440覆蓋第一DTI結構434及第二DTI結構435。硬遮罩層440之成分及形成製程類似於以上關於第6圖中之硬遮罩層440所描述之成分及形成製程，且因而不詳細描述。
參考第13圖及第17圖，方法1300進行至步驟1310，在此步驟中打開每一感測器晶片402之接合襯墊區域402b以形成複數個襯墊開口442。第17圖為根據一些實施例的第16圖之半導體結構的剖面圖，此半導體結構為在形成每一感測器晶片402中之複數個襯墊開口442之後。襯墊開口442之形成製程類似於以上關於第7圖中之襯墊開口442之形成所描述的形成製程，且因而不詳細描述。
參考第13圖及第18圖，方法1300進行至步驟1312，在此步驟中在每一感測器晶片402中之襯墊開口442的側壁及底表面之上以及在硬遮罩層440之上形成鈍化層450。第18圖為根據一些實施例的第17圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片402之襯墊開口442的側壁及底表面之上以及在硬遮罩層440之上形成鈍化層450之後。鈍化層450之成分及鈍化層450之形成製程類似於以上關於第8圖中之鈍化層450所描述之成分及形成製程，且因而不詳細描述。
參考第13圖及第19圖，方法1300進行至步驟1314，在此步驟中在每一感測器晶片402之相應襯墊開口442中按順序形成接合襯墊452及介電帽454。第19圖為根據一些實施例的第18圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片402之相應襯墊開口442中按順序形成接合襯墊452及介電帽454之後。接合襯墊452及介電帽454之成分及形成製程類似於以上關於第9圖中之接合襯墊452及介電帽454描述的成分及形成製程，且因而不詳細描述。
參考第13圖及第20圖，方法1300進行至步驟1316，在此步驟中沉積介電填充層460以填充每一感測器晶片402之襯墊開口442。第20圖為根據一些實施例的第19圖之半導體結構的剖面圖，此半導體結構為在形成介電填充層460以填充每一感測器晶片402之襯墊開口442之後。介電填充層460之成分及介電層填充層460之形成製程類似於以 上關於第10圖中之介電層填充層460所描述之成分及形成製程，且因而不詳細描述。
參考第13圖及第21圖，方法1300進行至步驟1318，在此步驟中在每一感測器晶片402之相應襯墊開口442內形成複數個介電填充結構462。第21圖為根據一些實施例的第20圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片402之相應襯墊開口442中形成介電填充結構462之後。介電填充結構462填充相應襯墊開口442之剩餘空間。介電填充結構462之成分及介電層填充結構462之形成製程類似於以上關於第11圖中之介電層填充結構462所描述之成分及形成製程，且因而不詳細描述。
參考第13圖及第22圖，方法1300進行至步驟1320，在此步驟中在每一感測器晶片402中形成柵格結構470及複數個彩色濾光片482a至482c。第22圖為根據一些實施例的第21圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片402中形成柵格結構470及複數個彩色濾光片482a至482c之後。形成製程類似於以上關於第12圖中之柵格結構470及彩色濾光片482a至482c之形成所描述的製程，且因而不詳細描述。
第23圖為根據一些實施例的用於製造具有應力釋放溝槽結構(例如，應力釋放溝槽結構130)之影像感測器晶圓(例如，影像感測器元件100)之方法2300的流程圖。第24圖至第29圖為處於根據第23圖之方法2300構造的各種製造階段之影像感測器元件100的剖面圖。以下參考第 24圖至第29圖中之影像感測器元件100詳細論述方法2300。在一些實施例中，在方法2300之前、在方法2300期間及/或在方法2300之後執行額外的步驟，或替代及/或消除所述步驟中之一些。在一些實施例中，將額外特徵添加至影像感測器元件100。在一些實施例中，替代或消除以下所述特徵中之一些。一般熟習此項技術者將理解，儘管以按特定次序執行之步驟論述了一些實施例，但可以另一邏輯次序來執行此些步驟。
參考第23圖及第24圖，方法2300包括步驟2302，在此步驟中將感測器晶圓500接合至載體基板501(亦稱作載體晶圓)以提供晶圓堆疊。第24圖為根據一些實施例的在將感測器晶圓500接合至載體基板501以提供晶圓堆疊之後的半導體結構之剖面圖。
參考第24圖，感測器晶圓500包括呈列及行佈置之複數個感測器晶片502。每一感測器晶片502包括像素陣列區域502a、邏輯區域502b、接合襯墊區域502c及周邊區域502d。像素陣列區域502a包括呈列及行佈置之光敏元件406的陣列。邏輯區域502b包括用於支持像素陣列之操作的邏輯元件，諸如，用於支持像素陣列之讀出的邏輯元件。在一些實施例中，邏輯區域502b包括電晶體、電容器、電感器或電阻器。接合襯墊區域502c包括複數個接合襯墊用於將像素陣列連接至外部元件。像素陣列區域502a、邏輯區域502b及接合襯墊區域502c構成每一感測器晶片502之主動電路區域。周邊區域502d與感測器晶片502之間的刻劃 線相鄰，且橫向地環繞像素陣列區域502a、邏輯區域502b及接合襯墊區域502c。
感測器晶片502在基板504上及基板504內。在一些實施例中，基板504為結晶矽基板或由諸如鍺矽鍺、III至V族化合物半導體或其類似者之其他半導體材料形成的半導體基板。基板504具有前側(亦稱作前表面)504A及背側(亦稱作後表面)504B。
每一感測器晶片502包括在基板504之前側504A中的複數個光敏元件506。光敏元件506對應於像素，且可操作以感測輻射(諸如，朝向基板504之背側504B投射之入射光)，並將光訊號(光子)轉換成電訊號。在一些实施例中，光敏元件506為光電二極體。在此些實施例中，光敏元件506中之每一者包括：在基板504內之第一區域，此第一區域具有第一摻雜類型(例如，n型)；及在基板504內之相鄰第二區域，此第二區域具有不同於第一摻雜類型之第二摻雜類型(例如，p型)。光敏元件506彼此不同以具有不同的接合面深度、厚度及寬度。為了簡化，第24圖中僅示出兩個光敏元件506，但應理解，在基板504中實施任何數目個光敏元件506。光敏元件506在像素陣列區域502a中且以包括列及/或行之陣列佈置。
每一感測器晶片502進一步包括在基板504之前側504A處的複數個淺溝槽隔離(STI)結構508。將STI結構508示為在接合襯墊區域502c中。STI結構508自基板504之前側504A延伸至基板504中。在一些實施例中，STI 結構508包括一或更多種介電材料。在一些實施例中，STI結構508包括介電氧化物，例如，二氧化矽。藉由蝕刻自前側504A至基板504中之開口且其後以(若干)介電材料填充此些開口來形成STI結構508。
每一感測器晶片502進一步包括在基板504之前側504A之上的互連結構510。互連結構510包括ILD層512以及在ILD層512中之金屬接觸件513。互連結構510進一步包括IMD層514以及在IMD層514中之具有交替的金屬接線515及介層孔517的一或更多個金屬互連層。在一些實施例中，ILD層512包括介電材料，例如，二氧化矽、碳化矽、氮化矽或氧氮化矽。IMD層514包括具有小於3.9之介電常數的低k介電材料。在一些實施例中，IMD層514包括TEOS氧化物、未摻雜的矽酸鹽玻璃，或摻雜的矽酸鹽玻璃，諸如，BPSG、FSG、PSG或BSG。IMD層514為單層或包括同一材料或不同材料之複數個層的複合層。金屬接觸件513、金屬接線515及介層孔517獨立地包括導電材料，諸如，銅、鋁、鎢、鈦、其合金，或其組合。
在互連結構510之上沉積鈍化層520。鈍化層520有助於防止下伏層受到物理的及化學的損壞。鈍化層520包括一或更多種介電材料，諸如，二氧化矽或氮化矽。在一些實施例中，使用諸如CVD、PVD或PECVD之沉積製程來形成鈍化層520。在沉積之後，(例如)藉由CMP使鈍化層520平坦化，以形成平坦表面。
其後，經由鈍化層520將載體基板501接合至感測器晶圓500。載體基板501提供機械支撐，使得感測器晶圓500不會破壞結構在基板504之背側504B上的形成。在一些實施例中，載體基板501為矽基板。或者，載體基板501為玻璃基板或石英基板。在一些實施例中，使用黏合層將載體基板501接合至鈍化層520。在一些實施例中，使用氧化物對氧化物接合將載體基板501接合至鈍化層520。
在感測器晶圓500接合至載體基板501之後，執行薄化製程以使基板504自背側504B變薄，使得光能夠經由基板504照射光敏元件506而不會被基板404吸收。薄化製程包括機械拋光、CMP、蝕刻或其組合。在一些實施例中，首先藉由機械拋光自基板504移除大量的基板材料。此後，執行濕式蝕刻以使基板504進一步變薄至對入射光透明的厚度。在薄化製程之後，基板504具有自約1μm至約5μm之厚度。若基板504在薄化製程之後太厚，則太多入射光將被吸收。若基板504在薄化製程之後太薄，則在後續處理期間損壞下伏元件的風險增加。
參考第23圖及第25圖，方法2300進行至步驟2304，在此步驟中自背側504B蝕刻基板504以在基板504內在每一感測器晶片502之像素陣列區域502a中形成深溝槽532。第25圖為第24圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片502之像素陣列區域502a中在基板504之背側504B內蝕刻深溝槽532之後。
參考第25圖，深溝槽532自基板504之背側表面延伸至基板504中。深溝槽532使光敏元件506彼此分離開，以使得隨後形成於深溝槽532中之深溝槽隔離(DTI)結構534(第26圖)能夠減少相鄰光敏元件506之間的串擾及干擾。在一些實施例中，深溝槽532具有自約0.5μm至約2μm之深度，以及等於或小於約0.25μm之寬度。選定深溝槽532之尺寸，以便避免像素之間的串擾且使到達光敏元件506之入射光最大化。在一些實施例中，至少一個深溝槽532之橫截面有具有傾斜側壁的梯形形狀。在此配置中，至少一個深溝槽532之寬度隨著距基板504之背側504B的距離增大而減小。在一些實施例中，至少一個深溝槽532之橫截面有具有大體上垂直之側壁的矩形形狀。
藉由微影及蝕刻製程形成深溝槽532。在一些實施例中，首先藉由旋塗將光阻層(未示出)塗覆在基板504之背側504B上。接著使用光微影製程(其涉及光阻劑之曝光、烘烤及顯影)來圖案化光阻層，以形成其中具有開口的經圖案化之光阻層。開口暴露了基板504之隨後形成有深溝槽532的部分。舉例而言，藉由使用各向異性蝕刻，將經圖案化之光阻層中的開口轉印至基板504中，以形成深溝槽532。在一些實施例中，各向異性蝕刻包括乾式蝕刻(諸如，反應性離子蝕刻(RIE)或電漿蝕刻)、濕式化學蝕刻，或其組合。在形成深溝槽532之後，(例如)藉由濕式剝離或電漿灰化移除經圖案化之光阻層。或者，在一些實施例中，使用包括氮化物(例如，氮化矽)之硬遮罩層，以使得藉由第 一各向異性蝕刻使溝槽圖案自經圖案化之光阻層轉印至硬遮罩層，且接著藉由第二各向異性蝕刻轉印至基板504。
參考第23圖及第26圖，方法2300進行至步驟2306，在此步驟中，藉由沿深溝槽532之側壁及底表面沉積介電內襯層536且其後在介電內襯層536之上沉積介電填充層538以填充深溝槽532，在深溝槽532內形成DTI結構534。第26圖為根據一些實施例的第25圖之半導體結構在深溝槽532內形成DTI結構534之後的剖面圖。
參考第26圖，首先沿深溝槽532之側壁及底表面以及在基板504之背側表面之上沉積介電內襯層536。介電內襯層536具有單層或多層結構。在一些實施例中，介電內襯層536包括具有大於3.9之介電常數的一或更多種高k介電材料。實例高k介電材料包括但不限於HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3及Y2O3。在一些實施例中，介電內襯層536包括Al2O3與Ta2O5之雙層。在一些實施例中，藉由諸如CVD、PECVD或ALD之保形沉積製程來沉積介電內襯層536。
接著將介電填充層538沉積在介電內襯層536之上，以填充深溝槽532。在一些實施例中，介電填充層538包括具有良好縫隙填充特性的介電材料。在一些實施例中，介電填充層538包括介電氧化物(諸如，二氧化矽)、介電氮化物(諸如，氮化矽)，或介電碳化物(諸如，碳化矽)。在一些實施例中，藉由諸如CVD、PECVD或PVD之沉積製程來沉積介電填充層538。在一些實施例中，在形成介電填 充層538之後執行平坦化製程(諸如，CMP)，以提供平坦表面。在平坦化之後，介電填充層538之平坦表面在基板504之背側表面上方。
介電內襯層536之在深溝槽532之側壁及底表面上的部分以及介電填充層538之在深溝槽532內的部分構成了DTI結構534。DTI結構534使相鄰光敏元件506彼此分離開，藉此幫助減少相鄰光敏元件506之間的串擾及干擾。
參考第23圖及第27圖，方法2300進行至步驟2308，在此步驟中針對每一感測器晶片502在基板504之背側504B之上形成柵格結構540。第27圖為根據一些實施例的第26圖之半導體結構的剖面圖，此半導體結構為在針對每一感測器晶片502在基板504之背側504B之上形成柵格結構540之後。
參考第27圖，柵格結構540在介電填充層538之上，且包括複數個金屬柵格542以及使金屬柵格542彼此分離開的複數個空腔544。像素陣列區域502a中之金屬柵格542與DTI結構534對準，且用以阻擋光到達光敏元件506之間的區域，藉此幫助減少光敏元件506之串擾。邏輯區域502b中之金屬柵格542經由介層孔546電耦接至基板504之背側表面，以便幫助消除柵格結構540中累積至基板504之電荷。因此，減少了每一感測器晶片502之雜訊及暗電流效應。金屬柵格542包括導電金屬，諸如，銅、鎢、鋁或鋁銅合金。
藉由首先蝕刻介電填充層538以形成介層孔開口(隨後在其內形成介層孔)來形成柵格結構540及介層孔546。在一些實施例中，執行各向異性蝕刻以蝕刻介電填充層538。此各向異性蝕刻為諸如RIE之乾式蝕刻或濕式蝕刻。接著藉由(例如)CVD、PVD、PECVD或鍍敷在介電填充層538之上沉積金屬層。金屬層填充介層孔開口以提供介層孔546。接著使用包括乾式蝕刻或濕式蝕刻之各向異性蝕刻來蝕刻金屬層之位於介電填充層538上方的一部分，以提供金屬柵格542。在一些實施例中，用以蝕刻金屬層之各向異性蝕刻亦蝕刻介電填充層538，從而在像素陣列區域502a中在金屬柵格542下面形成介電柱。
參考第23圖及第28圖，方法2300進行至步驟2310，在此步驟中在每一感測器晶片502中在柵格結構540及介電填充層538之上形成緩衝層550。第28圖為根據一些實施例的第27圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片502中在柵格結構540及介電填充層538之上形成緩衝層550之後。
參考第28圖，緩衝層550在金屬柵格542及介電填充層538之上，以使得緩存層550之頂表面在金屬柵格542之頂表面上方。緩衝層550填充金屬柵格542之間的空腔544。在一些實施例中，緩衝層550包括介電氧化物，例如，二氧化矽。在一些實施例中，藉由PECVD沉積緩衝層550。在沉積之後，在一些實施例中，在緩衝層550上執行諸如CMP之平坦化製程，以提供經平坦化的表面。
參考第23圖及第29圖，方法2300進行至步驟2312，在此步驟中在相應的接合襯墊區域502c及周邊區域502d中形成複數個襯墊開口552及溝槽554，其後在相應襯墊開口552內形成複數個接合襯墊570。第29圖為根據一些實施例的第28圖之半導體結構的剖面圖，此半導體結構為在已在相應的接合襯墊區域502c及周邊區域502d中形成複數個襯墊開口552及溝槽554以及在相應襯墊開口552內形成複數個接合襯墊570之後。
參考第29圖，接合襯墊區域502c中之每一襯墊開口552延伸穿過緩衝層550、溝槽填充層538、介電內襯層536及基板504，以暴露接合襯墊區域502c中之STI結構508。
在一些實施例中，周邊區域502d中之溝槽554延伸穿過緩衝層550、溝槽填充層538、介電內襯層536及基板504，以暴露ILD層512之一部分。在一些實施例中，溝槽554具有連續結構，此連續結構完全環繞每一感測器晶片502之主動電路區域，每一感測器晶片502包括像素陣列區域502a、邏輯區域502b及接合襯墊區域502c。在一些實施例中，溝槽554包括多個溝槽區段，此些溝槽區段沿主動電路區域(502a、502b及502c)之周邊佈置且共同完全環繞每一感測器晶片502之主動電路區域(502a、502b及502c)。在一些實施例中，相鄰溝槽區段之相對末端之間的距離小於約100μm。在一些情況下，若相鄰溝槽區段之 相對末端之間的距離太大，則減小溝槽區段之應力釋放態樣。
藉由微影及蝕刻製程形成襯墊開口552及溝槽554。在一些實施例中，首先藉由旋塗將光阻層(未示出)塗覆在緩衝層550上。接著使用光微影製程(其涉及光阻劑之曝光、烘烤及顯影)來圖案化光阻層，以形成其中具有開口的經圖案化之光阻層。開口暴露了基板504之隨後形成有襯墊開口552及溝槽554的區域。接著藉由至少一種各向異性蝕刻將經圖案化之光阻層的開口轉印至緩衝層550、介電填充層538、介電內襯層536及基板504中，以形成襯墊開口552及溝槽554。在一些實施例中，此至少一種各向異性蝕刻包括乾式蝕刻(諸如，RIE或電漿蝕刻)、濕式蝕刻，或其組合。在一些實施例中，藉由單一各向異性蝕刻來蝕刻緩衝層550、介電填充層538、介電內襯層536及基板504。在一些實施例中，藉由多種各向異性蝕刻來蝕刻緩衝層550、介電填充層538、介電內襯層536及基板504。在形成襯墊開口552及溝槽554之後，(例如)藉由濕式剝離或電漿灰化移除經圖案化之光阻層。在一些實施例中，在形成襯墊開口552及溝槽554當中所採用的微影及蝕刻製程亦在相鄰感測器晶片502之間在基板504中形成刻劃線。在一些實施例中，同時形成襯墊開口552及溝槽554。在一些實施例中，按順序形成襯墊開口552及溝槽554。
在一些實施例中，使襯墊開口552及溝槽554中之至少一者的橫截面形成為有具有大體上垂直之側壁的矩 形形狀。在其他實施例中，使襯墊開口552及溝槽554中之至少一者的橫截面形成為有具有傾斜側壁的梯形形狀。在一些實施例中，使襯墊開口552及溝槽554中之至少一者形成為具有隨著距緩衝層550之距離增大而減小的寬度。在一些實施例中，溝槽554在頂部處之寬度與溝槽554在底部處之寬度之間的差為自約0.01μm至約10μm。溝槽554之寬度的差有助於隨後沉積至溝槽554中而不會關閉溝槽554之頂部處的開口。
在形成襯墊開口及溝槽554之後，沿每一感測器晶片502之襯墊開口552及溝槽554的側壁及底表面以及在緩衝層550之上沉積鈍化層560。在一些實施例中，鈍化層560包括介電氧化物，例如，二氧化矽。在一些實施例中，藉由諸如CVD或ALD之保形沉積製程來沉積鈍化層560。沿溝槽554之側壁及底表面的鈍化層560部分地填充溝槽554，從而在溝槽554中留下氣隙555。
含氣隙之溝槽554為基板404之半導體材料的孔隙，且能夠幫助釋放晶圓堆疊中之應力。含氣隙之溝槽554因此充當應力釋放結構，從而有助於防止在晶粒切割製程期間產生的裂紋傳播至每一感測器晶片502之主動電路區域(502a,502b,502c)中。將含氣隙之溝槽554引入每一感測器晶片502之周邊區域502d中因此有助於提高感測器晶片502之可靠性。
隨後在每一襯墊開口552內形成接合襯墊570。接合襯墊570延伸穿過鈍化層560、STI結構508及ILD層 512，以電耦接至互連結構510中之金屬接線515a。在一些實施例中，金屬接線515a為最靠近基板504之金屬接線。在其他實施例中，藉由一或更多個導線(未示出)將金屬接線515a與基板504分離開。在一些實施例中，接合襯墊570具有開槽結構，此開槽結構包括：基底部分570a，其覆蓋鈍化層560之在襯墊開口552之底部處的部分；以及沿開口571之側壁及底表面的突起570b，其延伸穿過鈍化層450、STI結構508及ILD層512。接合襯墊570包括導電材料，諸如，銅、鋁、鎢、其合金，或其組合。
藉由首先蝕刻鈍化層560、STI結構508及ILD層512以形成開口571從而暴露金屬接線515a來形成接合襯墊570。在一些實施例中，使用微影及蝕刻製程來形成開口571，此些微影及蝕刻製程包括將光阻層塗覆至鈍化層560，圖案化光阻層，使用經圖案化之光阻層作為遮罩來蝕刻鈍化層560、STI結構508及ILD層512，以及接著剝離經圖案化之光阻層。在形成開口之後，沿開口571之側壁及底表面及在鈍化層560之上形成襯墊金屬層。在一些實施例中，使用諸如CVD、PVD或鍍敷之保形沉積製程形成襯墊金屬層。接著蝕刻襯墊金屬層以在每一襯墊開口552內形成接合襯墊570。接合襯墊570之側壁遠離襯墊開口552之側壁。
第30圖為根據一些實施例的用於製造具有應力釋放溝槽結構(例如，應力釋放溝槽結構130)之影像感測器元件(例如，影像感測器元件100)之方法3000的流程圖。 與方法2300(其中在襯墊開口階段形成用於應力釋放溝槽結構之形成的溝槽)相比較，在方法3000中，在深溝槽蝕刻階段形成用於應力釋放溝槽結構之形成的溝槽。
第31圖至第35圖為根據一些實施例之形成影像感測器元件100之中間階段的剖面圖。除非另外指定，在此些實施例中，部件之材料及形成方法基本上與第24圖至第29圖中所示實施例中以相同元件符號所表示的其類似部件相同。因此能在第24圖至第29圖中所示實施例之論述中找到有關第31圖至第35圖中所示部件之形成製程及材料的細節。
參考第30圖，方法3000包括步驟3002，在此步驟中將感測器晶圓500接合至載體基板501以形成晶圓堆疊。在一些實施例中，感測器晶圓500及載體基板501具有與第24圖中所述結構及成分類似的結構及成分，且因而不詳細論述。
參考第30圖及第31圖，方法3000進行至步驟3004，在此步驟中，在背側504B處蝕刻基板504，以形成在像素陣列區域502a中之複數個第一深溝槽532以及在每一感測器晶片502之周邊區域502d中的第二深溝槽533。第31圖為根據一些實施例的第24圖之半導體結構的剖面圖，此半導體結構為在已在背側504B處蝕刻基板504以形成在像素陣列區域502a中之複數個第一深溝槽532以及在每一感測器晶片502之周邊區域502d中的第二深溝槽533之後。
在第32圖中，第一深溝槽532及第二深溝槽533形成為延伸穿過基板404之整個厚度。在一些實施例中，同時形成第一深溝槽532及第二深溝槽533。在一些實施例中，按順序形成第一深溝槽532及第二深溝槽533。在一些實施例中，第一深溝槽532及第二深溝槽533暴露ILD層512之部分。在一些實施例中，若STI結構508在像素陣列區域502a及周邊區域502d中存在於基板504之前側504A處，則第一深溝槽532及第二深溝槽533暴露相應STI結構508。第一深溝槽532延伸至光敏元件506之間的區域中以使相鄰光敏元件506分離開。第二深溝槽533在每一感測器晶片502之周邊周圍延伸。在一些實施例中，第二深溝槽533具有連續結構，此連續結構完全環繞每一感測器晶片502之主動電路區域(502a,502b,502c)。在一些實施例中，第二深溝槽溝槽533包括多個溝槽區段，此些溝槽區段沿主動電路區域(502a,502b,502c)之周邊佈置且共同完全環繞每一感測器晶片502之主動電路區域(502a,502b,502c)。在一些實施例中，相鄰溝槽區段之相對末端之間的距離小於約100μm。深溝槽532及533之形成製程類似於以上關於第25圖中之深溝槽532之形成所描述的形成製程，且因而不詳細描述。
參考第30圖及第32圖，方法3000進行至步驟3006，在此步驟中，在相應第一深溝槽532中形成複數個第一DTI結構534，且在每一感測器晶片502之第二深溝槽533中形成第二DTI結構535。第32圖為根據一些實施例的第31 圖之半導體結構的剖面圖，此半導體結構為在已在相應第一深溝槽532中形成複數個第一DTI結構534且在每一感測器晶片502之第二深溝槽533中形成第二DTI結構535之後。
如下來形成第一DTI結構534及第二DTI結構535：沿第一深溝槽532及第二深溝槽533之側壁及底表面以及在基板504之背側表面之上沉積介電內襯層536，其後在介電內襯層536之上沉積介電填充層538以填充第一深溝槽532及第二深溝槽533之剩餘空間。介電內襯層536之一部分以及介電填充層538之在每一第一深溝槽532內的一部分構成每一感測器晶片502之像素陣列區域502a中的對應第一DTI結構534。第一DTI結構534使相鄰光敏元件506彼此分離開，藉此幫助減少相鄰光敏元件506之間的串擾。介電內襯層536之一部分以及介電填充層538之在第二深溝槽533內的一部分構成每一感測器晶片502之周邊區域502d中的第二DTI結構535。在第33圖中，第一DTI結構534及第二DTI結構535延伸穿過基板504之整個厚度。DTI結構534及535之成分以及DTI結構534及535之形成製程類似於以上關於第26圖中之DTI結構534所描述的成分及形成製程，且因而不詳細描述。
每一感測器晶片502之周邊區域502d中的第二DTI結構535含有與基板504之半導體材料不同的介電材料，且能夠幫助釋放晶圓堆疊中之應力。DTI結構535因此充當應力釋放結構，從而有助於防止在晶粒切割製程期間產生的裂紋傳播至每一感測器晶片502之主動電路區域 (502a,502b,502c)中。將DTI結構535引入每一感測器晶片502之周邊區域502d中因此有助於提高感測器晶片502之可靠性。
參考第30圖及第33圖，方法3000進行至步驟3008，在此步驟中在基板504之背側504B之上形成柵格結構540。第33圖為根據一些實施例的第32圖之半導體結構的剖面圖，此半導體結構為在已在基板504之背側504B之上形成柵格結構540之後。柵格結構540在介電填充層538之上，且包括複數個金屬柵格542以及使金屬柵格542彼此分離開的複數個空腔544。柵格結構540之成分及形成製程類似於以上關於第27圖中之柵格結構540所述的成分及形成製程，且因而不詳細描述。
參考第30圖及第34圖，方法3000進行至步驟3010，在此步驟中在柵格結構540及介電填充層538之上形成緩衝層550。第34圖為根據一些實施例的第33圖之半導體結構的剖面圖，此半導體結構為在已在柵格結構540及介電填充層538之上形成緩衝層550之後。緩衝層550覆蓋每一感測器晶片502之周邊區域502d中的第二DTI結構535。緩衝層550之成分及緩衝層550之形成製程類似於以上關於第28圖中之緩衝層450所描述之成分及形成製程，且因而不詳細描述。
參考第30圖及第35圖，方法3000進行至步驟3012，在此步驟中在每一感測器晶片502之接合襯墊區域502c中在相應襯墊開口552內形成複數個接合襯墊570。第 35圖為根據一些實施例的第34圖之半導體結構的剖面圖，此半導體結構為在已在每一感測器晶片502之接合襯墊區域502c中在相應襯墊開口552內形成複數個接合襯墊570之後。接合襯墊570之結構及接合襯墊570之形成製程類似於以上關於第29圖中之接合襯墊570所描述之結構及形成製程，且因而不詳細描述。
此描述之態樣關於一種半導體結構。半導體結構包括感測器晶圓，此感測器晶圓包括在基板上及在基板內之複數個感測器晶片。此些感測器晶片中之每一者包括像素陣列區域、接合襯墊區域及周邊區域。周邊區域與刻劃線相鄰，且刻劃線在此些感測器晶片中之相鄰感測器晶片之間。此些感測器晶片中之每一者進一步包括內嵌於基板中之應力釋放溝槽結構，其中應力釋放溝槽結構在周邊區域中，且應力釋放溝槽結構完全環繞複數個感測器晶片中之對應感測器晶片之像素陣列區域及接合襯墊區域的周邊。在一些實施例中，壓力釋放溝槽結構包括單個連續結構，此連續結構完全環繞像素陣列區域及接合襯墊區域。在一些實施例中，應力釋放溝槽結構包括複數個不連續區段，複數個不連續區段共同完全環繞像素陣列區域及接合襯墊區域。在一些實施例中，此些不連續區段中之第一組不連續區段在像素陣列區域及接合襯墊區域周圍延伸，且此些不連續區段中之第二組不連續區段在第一組不連續區段周圍延伸。在一些實施例中，第一組不連續區段中之不連續區段相對於第二組不連續區段中之不連續區段交錯。在一些實施例中，應力釋放溝槽 結構以小於100μm的距離與此些感測器晶片中之對應感測器晶片的邊緣間隔開。在一些實施例中，應力釋放溝槽結構鄰接此些感測器晶片中之對應感測器晶片的邊緣。在一些實施例中，應力釋放溝槽結構包括與基板之半導體材料不同的材料。在一些實施例中，應力釋放溝槽結構包括氧化矽、氮化矽、碳化矽、氧化鉿、氧化鋯、氧化鑭、氧化鋁、氧化鈦、鍶鈦氧化物、鑭鋁氧化物、氧化釔或其組合。在一些實施例中，壓力釋放溝槽結構包括在其中的氣隙。
此描述之態樣關於一種半導體結構。半導體結構包括感測器晶圓，此感測器晶圓包括第一半導體基板。感測器晶圓進一步包括在第一半導體基板之像素陣列區域中的複數個光敏元件，其中此些光敏元件在第一半導體基板之前側內。感測器晶圓進一步包括第一互連結構，此第一互連結構在第一半導體基板之前側上。感測器晶圓進一步包括應力釋放溝槽結構，此應力釋放溝槽結構在第一半導體基板之環繞像素陣列區域及接合襯墊區域的周邊區域中，其中應力釋放溝槽結構在溝槽內，此溝槽自第一半導體基板之背側延伸穿過第一半導體基板，且第一半導體基板之背側與第一半導體基板之前側相對。半導體結構進一步包括元件晶圓，此元件晶圓接合至感測器晶圓，其中此元件晶圓包括主動元件。在一些實施例中，感測器晶圓進一步包括複數個深溝槽隔離(DTI)結構，此些深溝槽隔離(DTI)結構使此些光敏元件彼此分離開，其中此些DTI結構自第一半導體基板之背側表面延伸至第一半導體基板中。在一些實施例中，感測器晶圓進 一步包括在第一半導體基板之背側之上的柵格結構，其中此柵格結構與DTI結構對準。在一些實施例中，感測器晶圓進一步包括複數個彩色濾光片，此些彩色濾光片內嵌在柵格結構之空腔內。在一些實施例中，感測器晶圓進一步包括在第一半導體基板之前側處的複數個淺溝槽隔離(STI)結構，其中應力釋放溝槽結構覆蓋周邊區域中之此些STI結構中的STI結構。
此描述之態樣關於一種形成半導體結構之方法。此方法包括將第一晶圓接合至第二晶圓。第一晶圓包括半導體基板。第一晶圓進一步包括複數個光敏元件，複數個光敏元件在半導體基板之像素陣列區域中，其中此些光敏元件在半導體基板之前側處內嵌在半導體基板中。第一晶圓進一步包括複數個淺溝槽隔離(STI)結構，此些淺溝槽隔離(STI)結構在半導體基板之前側處內嵌在半導體基板中。第一晶圓進一步包括互連結構，此互連結構在半導體基板之前側之上。此方法進一步包括形成自半導體基板之背側延伸穿過半導體基板的複數個襯墊開口，其中此些襯墊開口暴露了半導體基板之接合襯墊區域中的此些STI結構中之第一STI結構。此方法進一步包括形成自背側延伸穿過半導體基板之溝槽，其中此溝槽暴露了半導體基板之周邊區域中的此些STI結構中之第二STI結構，其中此溝槽完全環繞像素陣列區域及接合襯墊區域。此方法進一步包括沿此些襯墊開口及此溝槽之側壁及底表面以及在半導體基板之背側表面上沉積鈍化層。在一些實施例中，溝槽之形成包括形成環繞像素陣列 區域及接合襯墊區域之單個連續溝槽結構。在一些實施例中，溝槽之形成包括形成複數個不連續溝槽區段，其中此些不連續溝槽區域以交錯配置佈置以便完全環繞像素陣列區域及接合襯墊區域。在一些實施例中，此方法進一步包括沉積介電填充層以填充此些襯墊開口及此溝槽。在一些實施例中，溝槽之形成包括與形成此些襯墊開口同時地形成此溝槽。
一般熟習此項技術者將容易看出，所揭示之實施例中的一或更多者實現了以上所述之優勢中之一或更多者。在閱讀前述說明之後，一般熟習此項技術者將能夠作出各種改變、等效物代替，及如本文中廣泛揭露之各種其他實施例。因此意圖基於本文所授予之保護權僅限於附加申請專利範圍及其等效物中所含有的定義。
100:晶圓
102:基板
110:感測器晶片
110a:像素陣列區域
110b:接合襯墊區域
110c:周邊區域
112:晶片邊緣
114:像素
116:接合襯墊
120:刻劃線
130:應力釋放溝槽結構
130a:內部不連續區段
130b:外部不連續區段
D:距離

Claims (9)

  1. 一種半導體結構，包括：一感測器晶圓，其包括在一基板上及該基板內之複數個感測器晶片，其中該些感測器晶片中之每一者包括：一像素陣列區域，一接合襯墊區域，一周邊區域，其中該周邊區域與一刻劃線相鄰，且該刻劃線在該些感測器晶片中之相鄰感測器晶片之間；以及一內嵌於該基板中之應力釋放溝槽結構，其中該應力釋放溝槽結構在該周邊區域中，且該應力釋放溝槽結構完全環繞該些感測器晶片中之一對應感測器晶片之該像素陣列區域及該接合襯墊區域的一周邊，其中該感測器晶圓進一步包括位於該基板之一前側的複數個淺溝槽隔離結構，其中該應力釋放溝槽結構覆蓋該周邊區域中之該些淺溝槽隔離結構中的一淺溝槽隔離結構。
  2. 如請求項1所述之半導體結構，其中該應力釋放溝槽結構包括一單個連續結構，該連續結構完全環繞該像素陣列區域及該接合襯墊區域。
  3. 如請求項1所述之半導體結構，其中該應力釋放溝槽結構包括複數個不連續區段，該些不連續區段共同完全環繞該像素陣列區域及該接合襯墊區域。
  4. 如請求項3所述之半導體結構，其中該些不連續區段中之一第一組不連續區段在該像素陣列區域及該接合襯墊區域周圍延伸，且該些不連續區段中之一第二組不連續區段在該第一組不連續區段周圍延伸。
  5. 一種半導體結構，包括：一感測器晶圓，其包括：一第一半導體基板；複數個光敏元件，其在該第一半導體基板之一像素陣列區域中，其中該些光敏元件在該第一半導體基板之一前側內；一第一互連結構，其在該第一半導體基板之該前側上；以及一應力釋放溝槽結構，其在該第一半導體基板之環繞該像素陣列區域及一接合襯墊區域的一周邊區域中，其中該應力釋放溝槽結構在一溝槽內，該溝槽自該第一半導體基板之一背側延伸穿過該第一半導體基板，且該第一半導體基板之該背側與該第一半導體基板之該前側相對，其中該感測器晶圓進一步包括位於該第一半導體基板之該前側的複數個淺溝槽隔離結構，其中該應力釋放溝槽結構覆蓋該周邊區域中之該些淺溝槽隔離結構中的一淺溝槽隔離結構；以及一元件晶圓，其接合至該感測器晶圓，其中該元件晶圓包括一主動元件。
  6. 如請求項5所述之半導體結構，其中該感測器晶圓進一步包括複數個深溝槽隔離結構，該些深溝槽隔離深溝槽隔離結構使該些光敏元件彼此分離開，其中該些深溝槽隔離結構中之每一者自該第一半導體基板之該背側表面延伸至該第一半導體基板中。
  7. 如請求項6所述之半導體結構，其中該感測器晶圓進一步包括在該第一半導體基板之該背側之上的一柵格結構，其中該柵格結構與該些深溝槽隔離結構對準。
  8. 一種形成一半導體結構之方法，包括：將一第一晶圓接合至一第二晶圓，該第一晶圓包括：一半導體基板；複數個光敏元件，其在該半導體基板之一像素陣列區域中，其中該些光敏元件在該半導體基板之一前側處內嵌在該半導體基板中；複數個淺溝槽隔離結構，其在該半導體基板之該前側處內嵌在該半導體基板中；以及一互連結構，其在該半導體基板之該前側之上；形成自該半導體基板之一背側延伸穿過該半導體基板的複數個襯墊開口，其中該些襯墊開口暴露了該半導體基板之一接合襯墊區域中的該些淺溝槽隔離結構中之一第一淺溝槽隔離結構； 形成自該背側延伸穿過該半導體基板之一溝槽，其中該溝槽暴露了該半導體基板之一周邊區域中的該些淺溝槽隔離結構中之一第二淺溝槽隔離結構，其中該溝槽完全環繞該像素陣列區域及該接合襯墊區域；以及沿該些襯墊開口及該溝槽之側壁及底表面以及在該半導體基板之一背側表面上沉積一鈍化層。
  9. 如請求項8所述之方法，其中該溝槽之該形成包括形成複數個不連續溝槽區段，其中該些不連續溝槽區域以交錯配置佈置以便完全環繞該像素陣列區域及該接合襯墊區域。
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