CN110707155A - 能改善反向恢复特性的屏蔽栅mos结构及其制作方法 - Google Patents
能改善反向恢复特性的屏蔽栅mos结构及其制作方法 Download PDFInfo
- Publication number
- CN110707155A CN110707155A CN201911078682.7A CN201911078682A CN110707155A CN 110707155 A CN110707155 A CN 110707155A CN 201911078682 A CN201911078682 A CN 201911078682A CN 110707155 A CN110707155 A CN 110707155A
- Authority
- CN
- China
- Prior art keywords
- conductive type
- gate oxide
- gate
- oxide layer
- shielding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011084 recovery Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 210000000746 body region Anatomy 0.000 claims abstract description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 55
- 238000005530 etching Methods 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 16
- 238000001259 photo etching Methods 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 230000001413 cellular effect Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 6
- 238000009826 distribution Methods 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 1
- 210000005056 cell body Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及一种能改善反向恢复特性的屏蔽栅MOS结构及其制作方法，它包括第一导电类型重掺杂衬底、第一导电类型外延层、第二导电类型上体区、第一导电类型源极区、绝缘介质层、源极金属层、源极接触孔、源极接触金属、第二导电类型下体区、栅氧化层、栅极导电多晶硅与屏蔽栅。本发明通过在屏蔽栅两侧设置阶梯形氧化层和沟槽底层注入第二导电类型体区，可降低电场峰值分布，进而提高器件耐压；与传统屏蔽栅器件结构相比，本发明的器件具有更低的导通电阻、更低的输入和输出寄生电容值、更低的反向恢复电流峰值和恢复软度特性；本发明的器件可减小芯片面积，降低芯片成本。
Description
技术领域
本发明涉及一种能改善反向恢复特性的屏蔽栅MOS结构及其制作方法，本发明属于MOS技术领域。
背景技术
沟槽技术MOS（即金属-氧化物半导体场效应晶体管）器件越来越广泛的应用在大电流直流对直流电源转换，或是同步整流的电路，例如绿色电源、电动汽车与电池管理等领域。但是沟槽MOS器件在追求微小化的同时，也面临了导通电阻和栅极电荷同时增加带来的能效问题。
发明内容
本发明的目的之一是克服现有技术中存在的不足，提供一种能提高器件耐压、能改善反向恢复特性、具有更低的导通电阻、输入和输出寄生电容值、反向恢复电流峰值和恢复软度特性的屏蔽栅MOS结构。
本发明的另一目的是提供一种能改善反向恢复特性的屏蔽栅MOS结构的制作方法。
按照本发明提供的技术方案，所述能改善反向恢复特性的阶梯型氧化层的屏蔽栅MOS结构，它包括元胞区和终端保护区，元胞区位于器件的中心区，元胞区由若干个MOS器件单元体并联而成；
所述MOS器件单元体包括半导体基板，且半导体基板包括第一导电类型重掺杂衬底及固定于第一导电类型重掺杂衬底的上表面上的第一导电类型外延层，在第一导电类型外延层的上表面设有第二导电类型上体区，在第二导电类型上体区的上表面设有第一导电类型源极区，在第一导电类型源极区的上表面设有绝缘介质层，在绝缘介质层的上表面设有源极金属层，在绝缘介质层与第一导电类型源极区的外侧设有设有源极接触孔，在源极接触孔内填满源极接触金属，源极接触金属的上端与源极金属层相接，源极接触金属的下端与第二导电类型上体区相接；
从第一导电类型源极区的上表面向下开设有栅氧化层沟槽，且在从上往下的方向上，栅氧化层沟槽依次穿过第一导电类型源极区、第二导电类型上体区、第一导电类型外延层与第二导电类型下体区，栅氧化层沟槽的下端位于第二导电类型下体区内，在栅氧化层沟槽内填满栅氧化层，在栅氧化层的下端外部设有球型的第二导电类型下体区，第二导电类型下体区包围所述的栅氧化层；
从所述栅氧化层的上表面向下开设有栅极导电多晶硅凹槽，在栅极导电多晶硅凹槽内填满栅极导电多晶硅，在栅极导电多晶硅下方的栅氧化层内设有呈阶梯型的屏蔽栅腔体，且在从上往下的方向上，屏蔽栅腔体的内径呈逐级缩小设置，在屏蔽栅腔体内填满屏蔽栅。
进一步地，所述屏蔽栅腔体中每个阶梯的高度为1~3um。
进一步地，所述栅极导电多晶硅与屏蔽栅之间的栅氧化层的厚度为1000A~5000A。
进一步地，所述栅氧化层沟槽的深度为4~10um。
进一步地，所述第一导电类型重掺杂衬底、第一导电类型外延层与第一导电类型源极区为N型时，第二导电类型下体区与第二导电类型上体区为P型。
进一步地，所述第一导电类型重掺杂衬底、第一导电类型外延层与第一导电类型源极区为P型时，第二导电类型下体区与第二导电类型上体区为N型。
一种能改善反向恢复特性的屏蔽栅MOS结构的制作方法包括以下步骤：
步骤一.提供第一导电类型重掺杂衬底，在第一导电类型重掺杂衬底的上表面生长第一导电类型外延层；
步骤二.通过图形化光刻板的遮挡，从第一导电类型外延层的上表面向下刻蚀，形成栅氧化层沟槽；
步骤三.采用离子注入方式注入第二导电类型，经过推阱后在栅氧化层沟槽底部形成球型的第二导电类型下体区并且第二导电类型下体区包围栅氧化层沟槽；
步骤四.采用热氧化或HDP工艺，在栅氧化层沟槽中生长氧化材料，氧化材料填满栅氧化层沟槽，形成栅氧化层；
步骤五. 通过图形化光刻板的遮挡，对栅氧化层进行刻蚀，在栅氧化层内形成阶梯型的屏蔽栅腔体；
步骤六.在第一导电类型外延层的上表面和屏蔽栅腔体中淀积多晶硅，并对多晶硅进行回刻，只保留阶梯型沟槽中的多晶硅，形成屏蔽栅；
步骤七.采用湿法刻蚀工艺，对屏蔽栅上方两侧的栅氧化层进行刻蚀，控制刻蚀的深度，去除屏蔽栅上方的栅氧化层；
步骤八.采用热氧化工艺，在屏蔽栅上方的刻蚀腔内重新生长出栅氧化层，栅氧化层填满刻蚀腔；
步骤九.通过图形化光刻板的遮挡，对屏蔽栅上方的栅氧化层进行刻蚀，形成栅极导电多晶硅凹槽；
步骤十.在栅极导电多晶硅凹槽内淀积多晶硅，多晶硅填满栅极导电多晶硅凹槽，形成栅极导电多晶硅；
步骤十一.在图形化光刻板的遮挡下，在栅氧化层外侧的第一导电类型外延层的上表面注入第二导电类型杂质，形成第二导电类型上体区；在图形化光刻板的遮挡下，在第二导电类型上体区的上表面注入第一导电类型杂质，推阱后形成第一导电类型源极区，然后对第一导电类型源极区进行刻蚀，形成源极接触孔；
步骤十二. 在第一导电类型源极区的上表面、栅氧化层的上表面和栅极导电多晶硅的上表面淀积出绝缘介质层，在绝缘介质层的上表面和源极接触孔内填充金属，并对金属进行干法刻蚀，形成源极金属层和源极接触金属。
进一步地，所述步骤四中，在第一导电类型外延层的上表面和栅氧化层沟槽中均生长出栅氧化层，再通过湿法腐蚀去除第一导电类型外延层的上表面上的栅氧化层，只保留栅氧化层沟槽中的栅氧化层。
进一步地，所述步骤八中，在第一导电类型外延层的上表面和屏蔽栅上方的刻蚀腔内重新生长出栅氧化层。
进一步地，所述步骤十中，先在第一导电类型外延层的上表面上的栅氧化层和栅极导电多晶硅凹槽内淀积多晶硅，然后对第一导电类型外延层的上表面上的栅氧化层上的多晶硅和氧化层进行刻蚀，使第一导电类型外延层的上表面裸露出来。
本发明具有以下优点：
1、本发明通过在屏蔽栅两侧设置阶梯形氧化层和沟槽底层注入第二导电类型体区，可降低电场峰值分布，进而提高器件耐压；
2、与传统屏蔽栅器件结构相比，本发明的器件具有更低的导通电阻；
3、与传统屏蔽栅器件结构相比，本发明的器件具有更低的输入和输出寄生电容值；
4、与传统屏蔽栅器件结构相比，本发明的器件具有更低的反向恢复电流峰值和恢复软度特性；
5、与传统屏蔽栅器件相比，本发明的器件可减小芯片面积，降低芯片成本。
附图说明
图1是本发明步骤一的结构图。
图2是本发明步骤二的结构图。
图3是本发明步骤三的结构图。
图4是本发明步骤四的结构图。
图5是本发明步骤五的结构图。
图6是本发明步骤六的结构图。
图7是本发明步骤七的结构图。
图8是本发明步骤八的结构图。
图9是本发明步骤九的结构图。
图10是本发明步骤十的结构图。
图11是本发明步骤十一的结构图。
图12是本发明步骤十二的结构图。
图13为传统的屏蔽栅MOS单元体的剖面结构示意图。
图14为现有技术的阶梯型屏蔽栅MOS单元体剖面结构示意图。
具体实施方式
下面结合具体实施例对本发明作进一步说明。
本发明能改善反向恢复特性的阶梯型氧化层的屏蔽栅MOS结构，它包括元胞区和终端保护区，元胞区位于器件的中心区，元胞区由若干个MOS器件单元体并联而成；
所述MOS器件单元体包括半导体基板，且半导体基板包括第一导电类型重掺杂衬底1及固定于第一导电类型重掺杂衬底1的上表面上的第一导电类型外延层2，在第一导电类型外延层2的上表面设有第二导电类型上体区13，在第二导电类型上体区13的上表面设有第一导电类型源极区14，在第一导电类型源极区14的上表面设有绝缘介质层15，在绝缘介质层15的上表面设有源极金属层17，在绝缘介质层15与第一导电类型源极区14的外侧设有设有源极接触孔11，在源极接触孔11内填满源极接触金属16，源极接触金属16的上端与源极金属层17相接，源极接触金属16的下端与第二导电类型上体区13相接；
从第一导电类型源极区14的上表面向下开设有栅氧化层沟槽3，且在从上往下的方向上，栅氧化层沟槽3依次穿过第一导电类型源极区14、第二导电类型上体区13、第一导电类型外延层2与第二导电类型下体区4，栅氧化层沟槽3的下端位于第二导电类型体区4内，在栅氧化层沟槽3内填满栅氧化层5，在栅氧化层5的下端外部设有球型的第二导电类型下体区4，第二导电类型下体区4包围所述的栅氧化层5；
从所述栅氧化层5的上表面向下开设有栅极导电多晶硅凹槽10，在栅极导电多晶硅凹槽10内填满栅极导电多晶硅12，在栅极导电多晶硅12下方的栅氧化层5内设有呈阶梯型的屏蔽栅腔体6，且在从上往下的方向上，屏蔽栅腔体6的内径呈逐级缩小设置，在屏蔽栅腔体6内填满屏蔽栅9。
所述屏蔽栅腔体6中每个阶梯的高度为1~3um。
所述栅极导电多晶硅12与屏蔽栅9之间的栅氧化层5的厚度为1000A~5000A。
所述栅氧化层沟槽3的深度为4~10um。
所述第一导电类型重掺杂衬底1、第一导电类型外延层2与第一导电类型源极区14为N型时，第二导电类型下体区4与第二导电类型上体区13为P型。
所述第一导电类型重掺杂衬底1、第一导电类型外延层2与第一导电类型源极区14为P型时，第二导电类型下体区4与第二导电类型上体区13为N型。
为了进一步实现以上技术目的，本发明还提出一种能改善反向恢复特性的阶梯形氧化层的屏蔽栅MOS结构的制作方法，它包括如下步骤：
步骤一.提供第一导电类型重掺杂衬底1，在第一导电类型重掺杂衬底1的上表面生长第一导电类型外延层2；
步骤二.通过图形化光刻板的遮挡，从第一导电类型外延层2的上表面向下刻蚀，形成栅氧化层沟槽3；
步骤三. 步骤三.采用离子注入方式注入第二导电类型，经过推阱后在栅氧化层沟槽3底部形成球型的第二导电类型下体区4并且第二导电类型下体区4包围栅氧化层沟槽3；
步骤四.采用热氧化或HDP工艺，在栅氧化层沟槽3中生长氧化材料，氧化材料填满栅氧化层沟槽3，形成栅氧化层5；
步骤五. 通过图形化光刻板的遮挡，对栅氧化层5进行刻蚀，在栅氧化层5内形成阶梯型的屏蔽栅腔体6；
步骤六.在第一导电类型外延层2的上表面和屏蔽栅腔体6中淀积多晶硅，并对多晶硅进行回刻，只保留阶梯型沟槽中的多晶硅，形成屏蔽栅9；
步骤七.采用湿法刻蚀工艺，对屏蔽栅9上方两侧的栅氧化层5进行刻蚀，控制刻蚀的深度，去除屏蔽栅9上方的栅氧化层5；
步骤八.采用热氧化工艺，在屏蔽栅9上方的刻蚀腔内重新生长出栅氧化层5，栅氧化层5填满刻蚀腔；
步骤九.通过图形化光刻板的遮挡，对屏蔽栅9上方的栅氧化层5进行刻蚀，形成栅极导电多晶硅凹槽10；
步骤十.在栅极导电多晶硅凹槽10内淀积多晶硅，多晶硅填满栅极导电多晶硅凹槽10，形成栅极导电多晶硅12；
步骤十一.在图形化光刻板的遮挡下，在栅氧化层5外侧的第一导电类型外延层2的上表面注入第二导电类型杂质，形成第二导电类型上体区13；在图形化光刻板的遮挡下，在第二导电类型上体区13的上表面注入第一导电类型杂质，形成第一导电类型源极区14，然后对第一导电类型源极区14进行刻蚀，形成源极接触孔11；
步骤十二. 在第一导电类型源极区14的上表面、栅氧化层5的上表面和栅极导电多晶硅12的上表面淀积出绝缘介质层15，在绝缘介质层15的上表面和源极接触孔11内填充金属，并对金属进行干法刻蚀，形成源极金属层17和源极接触金属16。
进一步地，所述步骤四中，在第一导电类型外延层2的上表面和栅氧化层沟槽3中均生长出栅氧化层5，再通过湿法腐蚀去除第一导电类型外延层2的上表面上的栅氧化层5，只保留栅氧化层沟槽3中的栅氧化层5。
进一步地，所述步骤八中，在第一导电类型外延层2的上表面和屏蔽栅9上方的刻蚀腔内重新生长出栅氧化层5。
进一步地，所述步骤十中，先在第一导电类型外延层2的上表面上的栅氧化层5和栅极导电多晶硅凹槽10内淀积多晶硅，然后对第一导电类型外延层2的上表面上的栅氧化层5上的多晶硅和氧化层进行刻蚀，使第一导电类型外延层2的上表面裸露出来。
与传统屏蔽栅结构（图13所示）和现有阶梯型氧化层屏蔽栅结构（图14所示）相比，发明的器件在承受耐压时，具有更高的击穿电压。因为，本发明在现有的屏蔽栅结构外部采用阶梯型栅氧化层5，并且在阶梯型氧化层外部包围一个球型的第二导电类型下体区4，如此会极大的优化由第二导电类型上体区13、第二导电类型下体区4和栅氧化层沟槽3底部之间区域的所形成的电场分布，使器件表面峰值电场的电场分布可以变得更加平缓均匀，器件耐压时峰值处不易被击穿，因此可以有效提高器件的击穿电压；
本发明的器件导通后，与传统屏蔽栅结构与现有阶梯型氧化层屏蔽栅结构相比，相同耐压的情况下，本发明的器件可采用更高掺杂的第一导电类型外延层2，降低了第一导电类型外延层2的电阻，从而降低器件导通电阻；
本发明的器件导通后，与传统屏蔽栅结构与现有阶梯型氧化层屏蔽栅结构相比，由于在阶梯型的栅氧化层5底部和第一导电类型外延层2之间注入球型的第二导电类型下体区4，经过优化球型P的第二导电类型下体区4的结构，所以本发明的器件能改善反向恢复特性，尤其是减低反向电流峰值，和更好的恢复软度，从而降低器件开关损耗；基于以上，该器件具有更小的芯片面积，更小的开关损失，提升了器件的性价比。
本发明除了在常规沟槽MOS器件的沟槽内部分成两层结构，上层是常规导电多晶硅的栅极和栅氧层，下层是屏蔽栅9，且屏蔽栅9两侧采用阶梯型的栅氧化层5，这样不仅能减少栅氧化层沟槽3附近的电场峰值，提高器件的耐压能力，且能降低器件的导通电阻和降低器件的输入和输出寄生电容，优化器件的开关特性。同时在阶梯型的栅氧化层5外部包围一种球型的第二导电类型下体区4来进一步保护阶梯型的栅氧化层5，并且器件在反偏状态操作时，可以优化反向电荷，有效降低反向恢复电流峰值和恢复软度，减少反向开关损失。
Claims (10)
1.一种能改善反向恢复特性的屏蔽栅MOS结构，它包括元胞区和终端保护区，元胞区位于器件的中心区，元胞区由若干个MOS器件单元体并联而成；其特征是：
所述MOS器件单元体包括半导体基板，且半导体基板包括第一导电类型重掺杂衬底（1）及固定于第一导电类型重掺杂衬底（1）的上表面上的第一导电类型外延层（2），在第一导电类型外延层（2）的上表面设有第二导电类型上体区（13），在第二导电类型上体区（13）的上表面设有第一导电类型源极区（14），在第一导电类型源极区（14）的上表面设有绝缘介质层（15），在绝缘介质层（15）的上表面设有源极金属层（17），在绝缘介质层（15）与第一导电类型源极区（14）的外侧设有设有源极接触孔（11），在源极接触孔（11）内填满源极接触金属（16），源极接触金属（16）的上端与源极金属层（17）相接，源极接触金属（16）的下端与第二导电类型上体区（13）相接；
从第一导电类型源极区（14）的上表面向下开设有栅氧化层沟槽（3），且在从上往下的方向上，栅氧化层沟槽（3）依次穿过第一导电类型源极区（14）、第二导电类型上体区（13）、第一导电类型外延层（2）与第二导电类型下体区（4），栅氧化层沟槽（3）的下端位于第二导电类型下体区（4）内，在栅氧化层沟槽（3）内填满栅氧化层（5），在栅氧化层（5）的下端外部设有球型的第二导电类型下体区（4），第二导电类型下体区（4）包围所述的栅氧化层（5）；
从所述栅氧化层（5）的上表面向下开设有栅极导电多晶硅凹槽（10），在栅极导电多晶硅凹槽（10）内填满栅极导电多晶硅（12），在栅极导电多晶硅（12）下方的栅氧化层（5）内设有呈阶梯型的屏蔽栅腔体（6），且在从上往下的方向上，屏蔽栅腔体（6）的内径呈逐级缩小设置，在屏蔽栅腔体（6）内填满屏蔽栅（9）。
2.如权利要求1所述的能改善反向恢复特性的屏蔽栅MOS结构，其特征是：所述屏蔽栅腔体（6）中每个阶梯的高度为1~3um。
3.如权利要求1所述的能改善反向恢复特性的屏蔽栅MOS结构，其特征是：所述栅极导电多晶硅（12）与屏蔽栅（9）之间的栅氧化层（5）的厚度为1000A~5000A。
4.如权利要求1所述的能改善反向恢复特性的屏蔽栅MOS结构，其特征是：所述栅氧化层沟槽（3）的深度为4~10um。
5.如权利要求1所述的能改善反向恢复特性的屏蔽栅MOS结构，其特征是：所述第一导电类型重掺杂衬底（1）、第一导电类型外延层（2）与第一导电类型源极区（14）为N型时，第二导电类型下体区（4）与第二导电类型上体区（13）为P型。
6.如权利要求1所述的能改善反向恢复特性的屏蔽栅MOS结构，其特征是：所述第一导电类型重掺杂衬底（1）、第一导电类型外延层（2）与第一导电类型源极区（14）为P型时，第二导电类型下体区（4）与第二导电类型上体区（13）为N型。
7.一种能改善反向恢复特性的屏蔽栅MOS结构的制作方法包括以下步骤：
步骤一.提供第一导电类型重掺杂衬底（1），在第一导电类型重掺杂衬底（1）的上表面生长第一导电类型外延层（2）；
步骤二.通过图形化光刻板的遮挡，从第一导电类型外延层（2）的上表面向下刻蚀，形成栅氧化层沟槽（3）；
步骤三.采用离子注入方式注入第二导电类型，经过推阱后在栅氧化层沟槽（3）底部形成球型的第二导电类型下体区（4）并且第二导电类型下体区（4）包围栅氧化层沟槽（3）；
步骤四.采用热氧化或HDP工艺，在栅氧化层沟槽（3）中生长氧化材料，氧化材料填满栅氧化层沟槽（3），形成栅氧化层（5）；
步骤五. 通过图形化光刻板的遮挡，对栅氧化层（5）进行刻蚀，在栅氧化层（5）内形成阶梯型的屏蔽栅腔体（6）；
步骤六.在第一导电类型外延层（2）的上表面和屏蔽栅腔体（6）中淀积多晶硅，并对多晶硅进行回刻，只保留阶梯型沟槽中的多晶硅，形成屏蔽栅（9）；
步骤七.采用湿法刻蚀工艺，对屏蔽栅（9）上方两侧的栅氧化层（5）进行刻蚀，控制刻蚀的深度，去除屏蔽栅（9）上方的栅氧化层（5）；
步骤八.采用热氧化工艺，在屏蔽栅（9）上方的刻蚀腔内重新生长出栅氧化层（5），栅氧化层（5）填满刻蚀腔；
步骤九.通过图形化光刻板的遮挡，对屏蔽栅（9）上方的栅氧化层（5）进行刻蚀，形成栅极导电多晶硅凹槽（10）；
步骤十.在栅极导电多晶硅凹槽（10）内淀积多晶硅，多晶硅填满栅极导电多晶硅凹槽（10），形成栅极导电多晶硅（12）；
步骤十一.在图形化光刻板的遮挡下，在栅氧化层沟槽（3）外侧的第一导电类型外延层（2）的上表面注入第二导电类型杂质，形成第二导电类型上体区（13）；在图形化光刻板的遮挡下，在第二导电类型上体区（13）的上表面注入第一导电类型杂质，推阱后形成第一导电类型源极区（14），然后对第一导电型源极区（14）刻蚀，形成源极接触孔（11）；
步骤十二. 在第一导电类型源极区（14）的上表面、栅氧化层（5）的上表面和栅极导电多晶硅（12）的上表面淀积出绝缘介质层（15），在绝缘介质层（15）的上表面和源极接触孔（11）内填充金属，并对金属进行干法刻蚀，形成源极金属层（17）和源极接触金属（16）。
8.如权利要求7所述的能改善反向恢复特性的屏蔽栅MOS结构的制作方法，其特征是：所述步骤四中，在第一导电类型外延层（2）的上表面和栅氧化层沟槽（3）中均生长出栅氧化层（5），再通过湿法腐蚀去除第一导电类型外延层（2）的上表面上的栅氧化层（5），只保留栅氧化层沟槽（3）中的栅氧化层（5）。
9.如权利要求7所述的能改善反向恢复特性的屏蔽栅MOS结构的制作方法，其特征是：所述步骤八中，在第一导电类型外延层（2）的上表面和屏蔽栅（9）上方的刻蚀腔内重新生长出栅氧化层（5）。
10.如权利要求7所述的能改善反向恢复特性的屏蔽栅MOS结构的制作方法，其特征是：所述步骤十中，先在第一导电类型外延层（2）的上表面上的栅氧化层（5）和栅极导电多晶硅凹槽（10）内淀积多晶硅，然后对第一导电类型外延层（2）的上表面上的栅氧化层（5）上的多晶硅和氧化层进行刻蚀，使第一导电类型外延层（2）的上表面裸露出来。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911078682.7A CN110707155A (zh) | 2019-11-07 | 2019-11-07 | 能改善反向恢复特性的屏蔽栅mos结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911078682.7A CN110707155A (zh) | 2019-11-07 | 2019-11-07 | 能改善反向恢复特性的屏蔽栅mos结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110707155A true CN110707155A (zh) | 2020-01-17 |
Family
ID=69204466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911078682.7A Pending CN110707155A (zh) | 2019-11-07 | 2019-11-07 | 能改善反向恢复特性的屏蔽栅mos结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110707155A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220384587A1 (en) * | 2021-05-27 | 2022-12-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN117747670A (zh) * | 2024-02-20 | 2024-03-22 | 深圳腾睿微电子科技有限公司 | SiC功率器件及其形成方法 |
-
2019
- 2019-11-07 CN CN201911078682.7A patent/CN110707155A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220384587A1 (en) * | 2021-05-27 | 2022-12-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN117747670A (zh) * | 2024-02-20 | 2024-03-22 | 深圳腾睿微电子科技有限公司 | SiC功率器件及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI458097B (zh) | 溝渠式閘極金氧半場效電晶體及其製造方法 | |
| CN102931090B (zh) | 一种超结mosfet的制造方法 | |
| CN108091573B (zh) | 屏蔽栅沟槽mosfet esd结构的制造方法 | |
| TW202034532A (zh) | 雙向功率器件及其製造方法 | |
| CN110444586B (zh) | 具有分流区的沟槽栅igbt器件及制备方法 | |
| CN110690272A (zh) | 一种结合屏蔽栅的sj mos器件结构及其制作方法 | |
| CN112864249A (zh) | 低栅漏电荷的沟槽型功率半导体器件及其制备方法 | |
| CN102184945A (zh) | 一种槽栅型mosfet器件 | |
| CN110707155A (zh) | 能改善反向恢复特性的屏蔽栅mos结构及其制作方法 | |
| CN112864250A (zh) | 改善栅漏电荷的沟槽型功率半导体器件及其制备方法 | |
| CN110676312A (zh) | 具有阶梯型氧化层的屏蔽栅mos器件终端结构及制作方法 | |
| CN107658343B (zh) | 一种优化器件特性的半导体结构及其制造方法 | |
| CN113555414B (zh) | 沟槽型碳化硅场效应晶体管及其制备方法 | |
| CN210379056U (zh) | 具有屏蔽栅的sj mos器件终端结构 | |
| CN103022155A (zh) | 一种沟槽mos结构肖特基二极管及其制备方法 | |
| TW201731100A (zh) | Vdmos及其製造方法 | |
| CN210379058U (zh) | 能改善反向恢复特性的屏蔽栅mos结构 | |
| CN215578581U (zh) | 一种低压屏蔽栅mosfet器件 | |
| CN213905364U (zh) | 沟槽功率半导体器件 | |
| CN110739346A (zh) | 具有屏蔽栅的sj mos器件终端结构及其制作方法 | |
| CN211017082U (zh) | 一种超结型mosfet器件 | |
| CN114005789A (zh) | 一种屏蔽栅沟槽mosfet的制作方法 | |
| CN113517350A (zh) | 一种低压屏蔽栅mosfet器件及其制作方法 | |
| CN210805779U (zh) | 具有阶梯型氧化层的屏蔽栅mos器件终端结构 | |
| CN109390336B (zh) | 一种新型宽禁带功率半导体器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20231008 Address after: Unit 802E, No. 155 Taidong Road, Siming District, Xiamen City, Fujian Province, 361008 Applicant after: Xiamen Xinheda Investment Co.,Ltd. Address before: 215612 2nd floor, building e, Fenghuang science and Technology Pioneer Park, Fenghuang Town, Zhangjiagang City, Suzhou City, Jiangsu Province Applicant before: SUZHOU FENGHUANGXIN ELECTRONIC TECHNOLOGY CO.,LTD. |