CN107658343B - 一种优化器件特性的半导体结构及其制造方法 - Google Patents
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Abstract
本发明涉及一种优化器件特性的半导体结构及其制造方法，其特征在于：在所述有源区内，沟槽的下方设有第一导电类型区，所述第一导电类型区包覆沟槽的槽底；本发明通过在有源区沟槽底部设置第一导电类型区，使得有源区耐压低于终端保护区，器件耐压时击穿点位于有源区，同时还降低了器件导通电阻，且该器件制造方法与现有半导体工艺兼容，制造成本低，适应范围广，安全可靠。
Description
技术领域
本发明涉及一种功率半导体器件及制造方法，尤其是一种优化器件特性的半导体结构及其制造方法，属于半导体器件的制造技术领域。
背景技术
在功率半导体器件领域，功率半导体器件的设计一般要求更低的导通阻抗，并且要求器件击穿点落在有源区，而不是终端保护区，深沟槽MOSFET能够明显提高沟道密度，降低特征导通电阻，因此，深沟槽MOSFET已经被广泛采用。目前，深沟槽MOSFET的终端耐压限制了器件的整体的耐压，终端耐压低于元胞耐压导致了器件导通电阻偏高，可靠性降低。
如附图12所示，为传统的深沟槽MOSFET功率半导体器件结构，在有源区01与终端保护区02内的沟槽4底部均不存在第一导电类型区14，当器件耐压时，终端保护区02内最靠近有源区01的沟槽4的底部的电场会明显高于有源区01内沟槽4底部的电场，导致终端保护区02的耐压低于有源区01的耐压。
发明内容
本发明的目的是克服现有技术中存在的不足，提出了一种优化器件特性的半导体结构及其制造方法，通过在有源区沟槽底部设置第一导电类型区，使得有源区耐压低于终端保护区，器件耐压时击穿点位于有源区，同时还降低了器件导通电阻，且该器件制造方法与现有半导体工艺兼容，制造成本低，适应范围广，安全可靠。
为实现以上技术目的，本发明的技术方案是：一种优化器件特性的半导体结构，在所述半导体器件的俯视平面上，包括位于半导体基板上的有源区以及终端保护区，所述有源区位于半导体基板的中心区，终端保护区位于有源区的外圈且环绕包围所述有源区，半导体基板包括与漏极相连的漏极金属，在所述漏极金属上设有第一导电类型硅衬底，第一导电类型硅衬底上设有第一导电类型外延层，第一导电类型外延层的上表面设有第二导电类型体区，第二导电类型体区内设有沟槽，所述沟槽从第二导电类型体区的表面伸入到所述第二导电类型体区下方的第一导电类型外延层内，沟槽内的中心区填充有导电多晶硅以及位于所述导电多晶硅外圈的第一类绝缘介质体，在所述导电多晶硅上部的两侧设有内沟槽，所述内沟槽内生长有栅氧化层，在所述生长有栅氧化层的内沟槽内填充有栅极导电多晶硅，在所述第一导电类型外延层的上方设有第二类绝缘介质体；在所述有源区内，第二导电类型体区内设有两个第一导电类型源极区，所述第一导电类型源极区与沟槽的外壁相接触，在所述第二类绝缘介质体的上方设有与源极相连的源极金属，所述源极金属通过第二类绝缘介质体上的通孔与第一导电类型源极区、第二导电类型体区欧姆接触，其特征在于：在所述有源区内，沟槽的下方设有第一导电类型区，所述第一导电类型区包覆沟槽的槽底。
进一步地，对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
进一步地，所述第一导电类型区是由第一导电类型杂质注入形成的，第一导电类型杂质的注入剂量范围为1012~1016，注入能量范围为10keV至200keV。
进一步地，有源区内沟槽的开口宽度、沟槽深度与终端保护区内沟槽的开口宽度、沟槽深度可以一致或不一致。
进一步地，在终端保护区内，沟槽内的栅极导电多晶硅可以设置为浮空的，也可以设置为不浮空的，可以设置第二导电类型体区，也可以不设置第二导电类型体区。
为了进一步实现以上技术目的，本发明还提出一种优化器件特性的半导体结构的制造方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底及生长在第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，所述第一导电类型衬底的下表面为第二主面；
步骤二. 通过图形化掩膜层的遮挡，对半导体基板的第一主面进行沟槽刻蚀，在有源区和终端保护区的第一导电类型外延层内形成沟槽，并去除图形化掩膜层；
步骤三. 通过图形化光刻胶的遮挡，在有源区的沟槽底部注入第一导电类型杂质，形成第一导电类型区，并去除图形化光刻胶；
步骤四. 在沟槽内和第一主面上形成绝缘介质层，沟槽内的绝缘介质层形成第一类绝缘介质体；
步骤五. 在第一类绝缘介质体形成的槽内淀积多晶硅，刻蚀多晶硅形成源极导电多晶硅；
步骤六. 刻蚀绝缘介质层，在沟槽的上部形成内沟槽；
步骤七. 在内沟槽内热生长氧化层，形成栅氧化层；
步骤八. 在栅氧化层形成的槽内淀积多晶硅，刻蚀多晶硅形成栅极导电多晶硅；
步骤九. 在半导体基板的第一主面上注入第二导电类型杂质离子并热退火，形成第二导电类型体区；
步骤十. 在半导体基板的第一主面上选择性地注入第一导电类型杂质离子并激活，在有源区的第二导电类型体区内形成第一导电类型源极区；
步骤十一. 在半导体基板的第一主面上淀积绝缘介质层，形成第二类绝缘介质体，并对第二类绝缘介质体进行接触孔刻蚀，在有源区及有源区与终端保护区交界处均形成接触孔；
步骤十二. 在接触孔内淀积金属层，对所述金属层进行刻蚀图形化，在半导体基板第一主面上形成源极金属、栅极金属；
步骤十三. 在半导体基板的第二主面上设置漏极金属，所述漏极金属与第一导电类型衬底欧姆接触。
进一步地，所述步骤十二中，源极金属通过接触孔与源极导电多晶硅电接触，栅极金属通过接触孔与栅极导电多晶硅电接触。
与传统功率半导体器件相比，本发明具有以下优点：
1）本发明结构在有源区内的沟槽底部注入第一导电类型杂质，使有源区沟槽底部的杂质浓度高于终端保护区，能够明显提高有源区内沟槽底部的电场强度，使得终端保护区的耐压高于有源区，器件耐压时，击穿发生在有源区内的沟槽底部；
2）本发明通过在有源区沟槽底部注入第一导电类型杂质，提高了第一导电类型外延层的掺杂浓度，这样可以降低器件的导通电阻；
3）本发明器件制造方法与现有半导体工艺兼容，制造成本低，适应范围广，安全可靠。
附图说明
图1为本发明实施例形成沟槽的剖视结构示意图。
图2为本发明实施例形成第一导电类型区的剖视结构示意图。
图3为本发明实施例形成第一类绝缘介质体的剖视结构示意图。
图4为本发明实施例形成源极导电多晶硅的剖视结构示意图。
图5 为本发明实施例形成内沟槽的剖视结构示意图。
图6为本发明实施例热生长栅氧层的剖视结构示意图。
图7 为本发明实施例形成栅极导电多晶硅的剖视结构示意图。
图8为本发明实施例形成第二导电类型体区的剖视结构示意图。
图9 为本发明实施例形成第一导电类型源极区的剖视结构示意图。
图10 为本发明实施例形成栅极金属与源极金属的剖视结构示意图。
图11为本发明实施例形成漏极金属的剖视结构示意图。
图12为传统结构有源区与终端保护区的剖视结构示意图。
附图标记说明：01—有源区；02—终端保护区；1—漏极金属；2—第一导电类型硅衬底； 3—第一导电类型外延层；4—沟槽；5—第一类绝缘介质体；6—源极导电多晶硅；7—内沟槽；8—栅氧化层；9—栅极导电多晶硅；10—第二导电类型体区；11—第一导电类型源极区；12—第二类绝缘介质体；13—源极金属；14—第一导电类型区。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图10所示，为以N型深沟槽功率半导体器件为例的一种优化器件特性的半导体结构，在所述半导体器件的俯视平面上，包括位于半导体基板上的有源区01以及终端保护区02，所述有源区01位于半导体基板的中心区，终端保护区02位于有源区的外圈且环绕包围所述有源区01，半导体基板包括与漏极相连的漏极金属1，在所述漏极金属1上设有N型硅衬底2，N型硅衬底2上设有N型外延层3，N型外延层3的上表面设有P型体区10，P型体区10内设有沟槽4，所述沟槽4从P型体区10的表面伸入到所述P型体区10下方的N型外延层3内，沟槽4内的中心区填充有导电多晶硅6以及位于所述导电多晶硅6外圈的第一类绝缘介质体5，在所述导电多晶硅6上部的两侧设有内沟槽7，所述内沟槽7内生长有栅氧化层8，在所述生长有栅氧化层8的内沟槽7内填充有栅极导电多晶硅9，在所述N型外延层3的上方设有第二类绝缘介质体12；在所述有源区01内，P型体区10内设有两个N型源极区11，所述N型源极区11与沟槽4的外壁相接触，在所述第二类绝缘介质体12的上方设有与源极相连的源极金属13，所述源极金属13通过第二类绝缘介质体12上的通孔与N型源极区11、P型体区10欧姆接触，其特征在于：在所述有源区01内，沟槽4的下方设有N型区14，所述N型区14包覆沟槽4的槽底，所述N型区14是由N型杂质注入形成的，N型杂质的注入剂量范围为1012~1016，注入能量范围为10keV至200keV。
本发明实施例中有源区01内沟槽4的开口宽度、沟槽深度与终端保护区02内沟槽4的开口宽度、沟槽深度是一致的。
本发明实施例中，在终端保护区02内，沟槽4内的栅极导电多晶硅9设置为浮空的，并且设置有P型体区10。
如上实施例功率半导体器件结构，可以通过如下步骤制作得到：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底2及生长在第一导电类型衬底2上的第一导电类型外延层3，所述第一导电类型外延层3的上表面为第一主面001，所述第一导电类型衬底2的下表面为第二主面002；
如图1所示，步骤二. 通过图形化掩膜层的遮挡，对半导体基板的第一主面001进行沟槽刻蚀，在有源区01和终端保护区02的第一导电类型外延层3内形成沟槽4，并去除图形化掩膜层；
如图2所示，步骤三. 通过图形化光刻胶的遮挡，在有源区01的沟槽4底部注入第一导电类型杂质，形成第一导电类型区14，并去除图形化光刻胶；
如图3所示，步骤四. 在沟槽4内和第一主面001上形成绝缘介质层，沟槽4内的绝缘介质层形成第一类绝缘介质体5；
如图4所示，步骤五. 在第一类绝缘介质体5形成的槽内淀积多晶硅，刻蚀多晶硅形成源极导电多晶硅6；
如图5所示，步骤六. 刻蚀绝缘介质层，在沟槽4的上部形成内沟槽7；
如图6所示，步骤七. 在内沟槽7内热生长氧化层，形成栅氧化层8；
如图7所示，步骤八. 在栅氧化层8形成的槽内淀积多晶硅，刻蚀多晶硅形成栅极导电多晶硅9；
本发明实施例中，在内沟槽7内先生长绝缘栅氧化层，并在生长绝缘栅氧化层后的沟槽内填充栅极导电多晶硅6，栅极导电多晶硅6与源极导电多晶硅6间通过栅氧化层8以及第一类绝缘介质体5进行绝缘隔离；
如图8所示，步骤九. 在半导体基板的第一主面001上注入第二导电类型杂质离子并热退火，形成第二导电类型体区10；
如图9所示，步骤十. 在半导体基板的第一主面001上选择性地注入第一导电类型杂质离子并激活，在有源区100的第二导电类型体区10内形成第一导电类型源极区11；
如图10所示，步骤十一. 在半导体基板的第一主面001上淀积绝缘介质层，形成第二类绝缘介质体12，并对第二类绝缘介质体12进行接触孔刻蚀，在有源区01及有源区01与终端保护区02交界处均形成接触孔；
第二类绝缘介质体12可以为二氧化硅层，绝缘介质层覆盖在半导体基板的第一主面001上，淀积绝缘介质层的过程以及对绝缘介质层的接触孔刻蚀的过程均为本技术领域人员所熟知，此处不再赘述。
步骤十二. 在接触孔内淀积金属层，对所述金属层进行刻蚀图形化，在半导体基板第一主面001上形成源极金属13、栅极金属；
正面金属层支撑在第二类绝缘介质体12上，通过对正面金属层图形化后，分别得到源极金属13、栅极金属，源极金属13位于有源区01，源极金属13通过接触孔与源极导电多晶硅6电接触，栅极金属通过接触孔与栅极导电多晶硅9电接触；
源极金属11通过有源区100的接触孔能与P型第一阱区8、N型源极区9以及第一类导电体5欧姆接触，栅极金属与有源区100内的栅极导电多晶硅6电连接，从而能将有源区100内的元胞并联成一体。图10中并未示出栅极金属，具体连接形式为本技术领域人员所熟知，此处不再赘述。
如图11所示，步骤十三. 在半导体基板的第二主面002上设置漏极金属1，所述漏极金属1与第一导电类型衬底2欧姆接触。
本发明的工作原理：
当本发明器件耐压时，漏极金属1接高电压，栅极金属与源极金属13接低电压，由于有源区01的沟槽4底部注入了第一导电类型的杂质，所以有源区01的沟槽4底部的杂质浓度高于终端保护区02的沟槽4底部的杂质浓度，因此在有源区01的沟槽4底部的电场强度会强于终端保护区02的沟槽4底部的电场强度，使得器件的击穿位置处于有源区01；
当本发明器件导通时，栅极金属接高电位，器件开启，电流流经有源区01的沟槽4底部时，由于有源区01的沟槽4底部注入了第一导电类型的杂质，因此杂质浓度较高电阻率较小，因此，降低了器件的导通电阻，且损失的功耗较小。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (7)
1.一种优化器件特性的半导体结构，包括半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板上的有源区（01）以及终端保护区（02），所述有源区（01）位于半导体基板的中心区，终端保护区（02）位于有源区的外圈且环绕包围所述有源区（01），半导体基板包括与漏极相连的漏极金属（1），在所述漏极金属（1）上设有第一导电类型硅衬底（2），第一导电类型硅衬底（2）上设有第一导电类型外延层（3），第一导电类型外延层（3）的上表面设有第二导电类型体区（10），第二导电类型体区（10）内设有沟槽（4），所述沟槽（4）从第二导电类型体区（10）的表面伸入到所述第二导电类型体区（10）下方的第一导电类型外延层（3）内，沟槽（4）内的中心区填充有导电多晶硅（6）以及位于所述导电多晶硅（6）外圈的第一类绝缘介质体（5），在所述导电多晶硅（6）上部的两侧设有内沟槽（7），所述内沟槽（7）内生长有栅氧化层（8），在所述生长有栅氧化层（8）的内沟槽（7）内填充有栅极导电多晶硅（9），在所述第一导电类型外延层（3）的上方设有第二类绝缘介质体（12）；在所述有源区（01）内，第二导电类型体区（10）内设有两个第一导电类型源极区（11），所述第一导电类型源极区（11）与沟槽（4）的外壁相接触，在所述第二类绝缘介质体（12）的上方设有与源极相连的源极金属（13），所述源极金属（13）通过第二类绝缘介质体（12）上的通孔与第一导电类型源极区（11）、第二导电类型体区（10）欧姆接触，其特征在于：在所述有源区（01）内，沟槽（4）的下方设有第一导电类型区（14），所述第一导电类型区（14）包覆沟槽（4）的槽底。
2.根据权利要求1所述的一种优化器件特性的半导体结构，其特征在于：对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
3.根据权利要求1所述的一种优化器件特性的半导体结构，其特征在于：所述第一导电类型区（14）是由第一导电类型杂质注入形成的，第一导电类型杂质的注入能量范围为10keV至200keV。
4.根据权利要求1所述的一种优化器件特性的半导体结构，其特征在于：有源区（01）内沟槽（4）的开口宽度、沟槽深度与终端保护区（02）内沟槽（4）的开口宽度、沟槽深度一致。
5.根据权利要求1所述的一种优化器件特性的半导体结构，其特征在于：在终端保护区（02）内，沟槽（4）内的栅极导电多晶硅（9）设置为浮空，设置第二导电类型体区（10）。
6.一种优化器件特性的半导体结构的制造方法，其特征是，包括如下步骤：
步骤一. 提供一半导体基板，所述半导体基板包括第一导电类型衬底（2）及生长在第一导电类型衬底（2）上的第一导电类型外延层（3），所述第一导电类型外延层（3）的上表面为第一主面（001），所述第一导电类型衬底（2）的下表面为第二主面（002）；
步骤二. 通过图形化掩膜层的遮挡，对半导体基板的第一主面（001）进行沟槽刻蚀，在有源区（01）和终端保护区（02）的第一导电类型外延层（3）内形成沟槽（4），并去除图形化掩膜层；
步骤三. 通过图形化光刻胶的遮挡，在有源区（01）的沟槽（4）底部注入第一导电类型杂质，形成第一导电类型区（14），并去除图形化光刻胶；
步骤四. 在沟槽（4）内和第一主面（001）上形成绝缘介质层，沟槽（4）内的绝缘介质层形成第一类绝缘介质体（5）；
步骤五. 在第一类绝缘介质体（5）形成的槽内淀积多晶硅，刻蚀多晶硅形成源极导电多晶硅（6）；
步骤六. 刻蚀绝缘介质层，在沟槽（4）的上部形成内沟槽（7）；
步骤七. 在内沟槽（7）内热生长氧化层，形成栅氧化层（8）；
步骤八. 在栅氧化层（8）形成的槽内淀积多晶硅，刻蚀多晶硅形成栅极导电多晶硅（9）；
步骤九. 在半导体基板的第一主面（001）上注入第二导电类型杂质离子并热退火，形成第二导电类型体区（10）；
步骤十. 在半导体基板的第一主面（001）上选择性地注入第一导电类型杂质离子并激活，在有源区的第二导电类型体区（10）内形成第一导电类型源极区（11）；
步骤十一. 在半导体基板的第一主面（001）上淀积绝缘介质层，形成第二类绝缘介质体（12），并对第二类绝缘介质体（12）进行接触孔刻蚀，在有源区（01）及有源区（01）与终端保护区（02）交界处均形成接触孔；
步骤十二. 在接触孔内淀积金属层，对所述金属层进行刻蚀图形化，在半导体基板第一主面（001）上形成源极金属（13）、栅极金属；
步骤十三. 在半导体基板的第二主面（002）上设置漏极金属（1），所述漏极金属（1）与第一导电类型衬底（2）欧姆接触。
7.根据权利要求6所述的一种优化器件特性的半导体结构的制造方法，其特征在于，所述步骤十二中，源极金属（13）通过接触孔与源极导电多晶硅（6）电接触，栅极金属通过接触孔与栅极导电多晶硅（9）电接触。
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