CN110556413A - 绝缘栅极型半导体装置及其制造方法 - Google Patents

绝缘栅极型半导体装置及其制造方法 Download PDF

Info

Publication number
CN110556413A
CN110556413A CN201910355852.5A CN201910355852A CN110556413A CN 110556413 A CN110556413 A CN 110556413A CN 201910355852 A CN201910355852 A CN 201910355852A CN 110556413 A CN110556413 A CN 110556413A
Authority
CN
China
Prior art keywords
region
contact
semiconductor device
insulated gate
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910355852.5A
Other languages
English (en)
Inventor
成田舜基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Motor Co Ltd
Fuji Electric Co Ltd
Original Assignee
Fuji Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Motor Co Ltd filed Critical Fuji Motor Co Ltd
Publication of CN110556413A publication Critical patent/CN110556413A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/744—Gate-turn-off devices
    • H01L29/745—Gate-turn-off devices with turn-off by field effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种绝缘栅极型半导体装置及其制造方法，能够缩小元胞尺寸从而能够降低通态电阻。设置有第一导电型的漂移层、配置于漂移层的表面的第二导电型的基区，在基区的表面选择性地设置有第一导电型的源极区和第二导电型的第一接触区。沟槽贯通源极区、第一接触区以及基区并设置为格子状，由沟槽划分出排列为格子状的多边形状的活性元胞柱。在沟槽的内侧设置有绝缘栅极型电极构造。各个活性元胞柱具备源极区、第一接触区以及基区，在活性元胞柱的上部表面，第一接触区与活性元胞柱的外周相接。

Description

绝缘栅极型半导体装置及其制造方法
技术领域
本发明涉及一种绝缘栅极型半导体装置以及绝缘栅极型半导体装置的制造方法，特别是涉及一种具有沟槽栅极(trench gate)构造的绝缘栅极型半导体装置及其制造方法。
背景技术
在使用硅(Si)的功率半导体装置中，正在进行应对大电流化和高速性的要求的改进，但是目前达到了接近材料极限的程度。因此，关注作为具有低通态电阻、高速特性、高耐压、低损耗以及高温特性等优良特性的宽禁带半导体的碳化硅(SiC)，来作为替代Si的半导体材料。为了充分利用SiC的特性，提出对MOS场效应晶体管(MOSFET)的元胞的形状、形成沟道的区域进行限制的结构。
例如，专利文献1提出了：将元胞的平面形状设为包含一组长边的六边形，确保设置于源极区的内侧的接触区的面积来降低接触电阻。在专利文献2中，在多边形状或条状的基区中，将源极区配置为岛状，来降低基区的电阻并提高击穿容限。在专利文献1和2中，采用了沟道区平行于半导体层表面形成的平面栅极型MOSFET。在平面栅极构造中，由于从邻接的沟道区延伸出耗尽层导致电流路径变窄的JFET效应，使得难以缩小元胞尺寸。
在沟槽栅极型的MOSFET中，在半导体层中挖成的沟槽的侧面形成沟道区。与平面型MOSFET相比，沟槽栅极型MOSFET能够通过缩小元胞尺寸来提高沟道密度，从而能够降低通态电阻，因此能够期待低损耗化。
例如，在专利文献3中，在多边形状的岛状半导体区设置源极区，并在包围岛状半导体区的沟槽的侧面形成绝缘膜来得到可靠性高的栅极绝缘膜。在专利文献4中，设为在具有偏角的衬底上的半导体层中挖成的沟槽的侧面中的、高迁移率的侧面形成沟道区，在低迁移率的侧面不形成沟道，来抑制通态电阻的增加。
在专利文献3和4的沟槽栅极构造中，有可能因沟槽底的栅极绝缘膜被施加高电场而引起绝缘击穿。另一方面，在专利文献5中，在沟槽底部设置p型的保护区，并在沟槽侧面形成用于固定保护区的电位的p型的半导体区，从而通过缓和电场抑制了栅极绝缘膜的绝缘击穿。在专利文献6中，在沟槽底部以格子状配置p型保护区，来缓和栅极绝缘膜底部的电场集中。并且，在专利文献6中，作为将由栅极电极划分出的元胞之一连接于保护区的接触区，确保接触区的面积来降低与保护区之间的电阻。
在以往的MOSFET中，在沟槽底部设置保护区来防止栅极绝缘膜的绝缘击穿。并且，为了缓和保护区的端部的电场集中，在源极区的下部也设置p型埋入区。在该情况下，在沟槽底部的保护区与源极区下部的埋入区之间夹有n型漂移区，存在由JFET效应引起的寄生电阻。为了抑制因寄生电阻而导致的通态电阻的增加，需要确保夹在保护区与埋入区之间的漂移区的宽度(JFET宽度)在一定宽度以上。因此，难以缩小元胞尺寸。
专利文献1：日本特开2015-99845号公报
专利文献2：日本再表2016/039070号公报
专利文献3：日本特开平10-290010号公报
专利文献4：日本特许第5673393号公报
专利文献5：日本特许第6177812号公报
专利文献6：日本特许第5710644号公报
发明内容
发明要解决的问题
鉴于上述问题，本发明的目的在于提供一种能够缩小元胞尺寸从而能够降低通态电阻的绝缘栅极型半导体装置以及绝缘栅极型半导体装置的制造方法。
用于解决问题的方案
本发明的一个方式的主旨在于，一种绝缘栅极型半导体装置，具备：(a)第一导电型的漂移层；(b)配置于漂移层的表面的第二导电型的基区；(c)第一导电型的源极区，其选择性地设置于基区的表面，源极区的杂质浓度比漂移层的杂质浓度高；(d)第二导电型的第一接触区，其选择性地设置于基区的表面，第一接触区的杂质浓度比基区的杂质浓度高；(e)排列为格子状的多边形状的元胞柱，其是由贯通源极区、第一接触区以及基区的沟槽划分出的；以及(f)设置于沟槽的内侧的绝缘栅极型电极构造，其中，元胞柱具备源极区、第一接触区以及基区，在元胞柱的上部表面，第一接触区与元胞柱的外周相接。
本发明的其它方式的主旨在于，一种绝缘栅极型半导体装置的制造方法，包括以下工序：(a)在第一导电型的漂移层的表面形成第二导电型的基区；(b)在基区的表面形成杂质浓度比漂移层的杂质浓度高的第一导电型的源极区；(c)在基区的表面形成杂质浓度比基区的杂质浓度高的第二导电型的第一接触区；(d)形成贯通源极区、第一接触区以及基区的沟槽，由此划分出排列为格子状的多边形状的元胞柱；以及(e)在沟槽的内侧形成包括栅极绝缘膜和栅极电极的绝缘栅极型电极构造，其中，元胞柱形成为具备源极区、第一接触区以及基区，在元胞柱的上部表面，以与元胞柱的外周相接的方式形成第一接触区。
发明的效果
根据本发明，能够提供一种能够缩小元胞尺寸从而能够降低通态电阻的绝缘栅极型半导体装置以及绝缘栅极型半导体装置的制造方法。
附图说明
图1是表示本发明的实施方式所涉及的绝缘栅极型半导体装置的一例的截面概要图。
图2是图1的A-A线处的绝缘栅极型半导体装置的俯视图。
图3是用于说明本发明的实施方式所涉及的绝缘栅极型半导体装置的单元元胞的概要俯视图。
图4是沿图3的B-B线垂直切断得到的活性元胞柱的主要部分截面图。
图5是用于说明以往的绝缘栅极型半导体装置的一例的单元元胞的主要部分俯视图。
图6是沿图5示出的C-C线垂直切断得到的活性元胞柱的主要部分截面图。
图7是用于说明以往的绝缘栅极型半导体装置的其它例的单元元胞的主要部分俯视图。
图8是沿图7示出的D-D线垂直切断得到的活性元胞柱的主要部分截面图。
图9是用于说明沟槽的侧壁面的面取向的概要图。
图10是用于说明沟槽的侧壁面的面取向的概要图。
图11是表示沟槽的侧壁面的面取向与栅极电压及迁移率之间的关系的曲线图。
图12是表示形成于沟槽侧壁的沟道面的旋转角度与漏极电流比之间的关系的曲线图。
图13是用于说明本发明的实施方式所涉及的绝缘栅极型半导体装置的活性元胞柱的配置取向的平面图。
图14的(a)、(b)分别是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的俯视图和截面图。
图15的(a)、(b)分别是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的接着图14的俯视图和截面图。
图16的(a)、(b)分别是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的接着图15的俯视图和截面图。
图17的(a)、(b)分别是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的接着图16的俯视图和截面图。
图18的(a)、(b)分别是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的接着图17的俯视图和截面图。
图19的(a)、(b)分别是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的接着图18的俯视图和截面图。
图20是用于说明实施方式所涉及的绝缘栅极型半导体装置的制造方法的一例的接着图19的截面图。
图21是表示实施方式所涉及的绝缘栅极型半导体装置的接触区和沟槽的布局的一例的俯视图。
图22是表示实施方式所涉及的绝缘栅极型半导体装置的接触区和沟槽的布局的其它例的俯视图。
图23是表示实施方式所涉及的绝缘栅极型半导体装置的接触区和沟槽的布局的其它例的俯视图。
图24是表示实施方式所涉及的绝缘栅极型半导体装置的接触区和沟槽的布局的其它例的俯视图。
图25是用于说明实施方式的第一变形例所涉及的绝缘栅极型半导体装置的一例的单元元胞的主要部分俯视图。
图26是用于说明实施方式的第一变形例所涉及的绝缘栅极型半导体装置的其它例的单元元胞的主要部分俯视图。
图27是用于说明实施方式的第二变形例所涉及的绝缘栅极型半导体装置的一例的单元元胞的主要部分俯视图。
图28是用于说明以往的绝缘栅极型半导体装置的其它例的单元元胞的主要部分俯视图。
图29是用于说明实施方式的第二变形例所涉及的绝缘栅极型半导体装置的其它例的单元元胞的主要部分俯视图。
图30是用于说明实施方式的第三变形例所涉及的绝缘栅极型半导体装置的一例的单元元胞的主要部分俯视图。
图31是表示图30示出的绝缘栅极型半导体装置的接触区和沟槽的布局的一例的俯视图。
图32是表示沟道宽度除以单元元胞面积所得的值与最小加工尺寸之间的关系的一例的曲线图。
图33是表示沟道宽度除以单元元胞面积所得的值与最小加工尺寸之间的关系的其它例的曲线图。
图34是表示沟道宽度除以单元元胞面积所得的值与失效宽度之间的关系的一例的曲线。
图35是表示使失效宽度变化的情况下的、沟道宽度除以单元元胞面积所得的值与最小加工尺寸之间的关系的一例的曲线图。
图36是表示使JFET宽度变化的情况下的、沟道宽度除以单元元胞面积所得的值与最小加工尺寸之间的关系的一例的曲线图。
附图标记说明
1：漏极区；2：漂移层；3：电流扩散层；4a：栅极底保护区；4b：第一埋入区；4b、5：基底埋入区；5：第二埋入区；6a、6b：基区；7a：第一接触区；7b：第二接触区；8a：源极区；9：沟槽；10、11：绝缘栅极型电极构造；10：栅极绝缘膜；11：栅极电极；12：层间绝缘膜；13：源极接触层；14：势垒金属层；15：源极电极；16：漏极电极；20：活性元胞柱；21：接触元胞柱；22：单元元胞。
具体实施方式
下面，参照附图来说明本发明的实施方式。在下面的说明中参照的附图的记载中，对相同或类似的部分标注相同或类似的标记。但是，应当注意的是，附图是示意性的，厚度与平面尺寸之间的关系、各层之间的厚度比率等与现实情况不同。因而，应该参酌下面的说明来判断具体的厚度、尺寸。另外，在附图彼此之间也包含彼此的尺寸关系、比率不同的部分，这是不言而喻的。
在本说明书中，关于“源极区”，在MIS场效应晶体管(MISFET)、MIS静电感应晶体管(MISSIT)中是指源极区，而在绝缘栅型双极晶体管(IGBT)中是指发射极区，在MIS控制静电感应晶闸管(SI晶闸管)等MIS复合型的晶闸管中是指阴极区。关于“漏极区”，在MISFET、MISSIT中是指漏极区，在IGBT中是指集电极区，在MIS复合型的晶闸管中是指阳极区。
在下面的实施方式的说明中，例示性地说明第一导电型为n型、第二导电型为p型的情况，但是也可以将导电型选择为相反的关系，将第一导电型设为p型，将第二导电型设为n型。另外，在本说明书和附图中，对n、p标注的上角标的+和-是指相比于没有标注+和-的半导体区而言杂质浓度分别相对地高或低的半导体区。并且，关于在下面的说明中加了“第一导电型”和“第二导电型”的限定的构件、区，即使没有特别明示的限定，也是指由半导体材料形成的构件、区，这无论是在技术上还是在逻辑上都是显而易见的。另外，在本说明书中，在密勒指数的记载中，“-”是指对紧接“-”后的指数标注的短横(bar)，通过在指数前标注“-”来表示负的指数。
并且，在下面的说明中，“上表面”“下表面”等的“上”“下”的定义是所图示的截面图上的单纯的表现上的问题，并不用于限定真实的绝缘栅极型半导体装置的构造中的“上”“下”的定义。例如，如果将图示的绝缘栅极型半导体装置的方位变换90°来观察，则“上”“下”变换为“左”“右”来读，如果变换180°来观察，则将“上”“下”反过来读，这是不言而喻的。
<绝缘栅极型半导体装置的构造>
本发明的实施方式所涉及的绝缘栅极型半导体装置是沟槽栅极型MISFET，如图1所示，具备第一导电型(n-型)的漂移层2和第二导电型(p型)的基区6a、6b。漂移层2和基区6a、6b连同以下说明的源极区8a等其它半导体区在内，以六方晶系的半导体晶体为基础。基区6a、6b是对向漂移层2注入的载流子的注入进行控制的区。漂移层2是使从基区6a、6b注入的载流子在漂移电场中移动的区。在漂移层2与基区6a、6b之间设置有杂质浓度比漂移层2的杂质浓度高的n型的电流扩散层3。电流扩散层3具有使向漂移层2注入的载流子的扩展电阻降低的功能。此外，也可以没有电流扩散层3，在电流扩散层3的上表面的位置处，漂移层2的上表面与基区6a、6b相接。
在基区6a的上部设置有杂质浓度比漂移层2的杂质浓度高的n+型的源极区8a。在基区6a的上部，以与源极区8a相接的方式设置有杂质浓度比基区6a、6b的杂质浓度高的p+型的第一接触区7a。另外，在基区6b的上部设置有杂质浓度比基区6a、6b的杂质浓度高的p+型的第二接触区7b。以与源极区8a以及第一及第二接触区7a、7b相接且贯通基区6a、6b而到达电流扩散层3的方式设置有沟槽9。隔着栅极绝缘膜10埋入栅极电极11，来构成绝缘栅极型电极构造(10、11)，栅极绝缘膜10设置于贯通六方晶系的半导体晶体的沟槽9的内部的底面和侧面。
作为栅极绝缘膜10，除了能够采用氧化硅膜(SiO2膜)以外，还能够采用氮氧化硅(SiON)膜、氧化锶(SrO)膜、氮化硅(Si3N4)膜、氧化铝(Al2O3)膜等电介质膜。并且，也能够采用氧化镁(MgO)膜、氧化钇(Y2O3)膜、氧化铪(HfO2)膜、氧化锆(ZrO2)膜、氧化钽(Ta2O5)膜、氧化铋(Bi2O3)膜等电介质膜。另外，可以使用这些电介质膜中的任一个的单层膜或将这些电介质膜中的多个电介质膜层叠而成的复合膜等。作为栅极电极11的材料，例如能够使用高浓度地添加有磷(P)等杂质的多晶硅层(掺杂多晶硅层)。
在栅极电极10上，隔着层间绝缘膜12配置有源极电极15。作为层间绝缘膜12，能够采用被称为“NSG”的不含磷(P)、硼(B)的非掺杂的氧化硅膜(SiO2膜)。但是，作为层间绝缘膜12，也可以是添加有磷的氧化硅膜(PSG)、添加有硼的氧化硅膜(BSG)、添加有硼和磷的氧化硅膜(BPSG)、氮化硅(Si3N4)膜等。
以与在层间绝缘膜12之间露出的源极区8a以及第一及第二接触区7a、7b分别物理相接的方式设置有源极接触层13。以覆盖层间绝缘膜12和源极接触层13的方式设置有势垒金属层14。源极电极15经由势垒金属层14和源极接触层13来与源极区8a以及第一及第二接触区7a、7b电连接。例如，源极接触层13能够由硅化镍(NiSix)膜来构成，势垒金属层14能够由氮化钛(TiN)膜来构成，源极电极15能够由铝(Al)膜来构成。源极电极15配置为与栅极表面电极(省略图示)分离。
如图1所示，在漂移层2的下表面，以与漂移层2相接的方式配置有n+型的漏极区1。在漏极区1的下表面配置有漏极电极16。作为漏极电极16，例如能够使用由金(Au)形成的单层膜、将Al、镍(Ni)、Au按该顺序层叠而成的金属膜，也可以进一步在漏极电极16的最下层层叠钼(Mo)、钨(W)等的金属膜、或使镍(Ni)及钛(Ti)沉积来与SiC反应形成的合金层。
在实施方式所涉及的绝缘栅极型半导体装置中，例示出以下构造：漏极区1由以SiC形成的半导体衬底(SiC衬底)构成，漂移层2由以SiC形成的外延层(SiC层)构成。包括漏极区1和漂移层2在内的构成实施方式所涉及的绝缘栅极型半导体装置的半导体区不限定于SiC。除了SiC以外，例如也能够分别使用氮化镓(GaN)、蓝丝黛尔石(六方金刚石)或者氮化铝(AlN)等禁带宽度大于Si的禁带宽度1.1eV的六方晶系的半导体材料。报告有以下值：4H-SiC的室温下的禁带宽度为3.26eV，6H-SiC的室温下的禁带宽度为3.02eV，GaN的室温下的禁带宽度为3.4eV，金刚石的室温下的禁带宽度为5.5eV，AlN的室温下的禁带宽度为6.2eV。能够使用禁带宽度为2.0eV以上的宽禁带半导体来作为漏极区1和漂移层2等，但是在LED等中将2.5eV以上的禁带宽度定义为“宽禁带”的情况多。在本发明中，以4H-SiC的室温下的禁带宽度3.26eV为基准来说明宽禁带半导体的禁带宽度。
如图1所示，具有源极区8a和第一接触区7a的活性元胞柱(日语：活性セル柱)20、以及具有第二接触区7b的接触元胞柱(日语：コンタクトセル柱)21是由沟槽9划分出的。如图2所示，在源极区8a和第一及第二接触区7a、7b所形成的主表面上，构成活性元胞柱20和接触元胞柱21的六棱柱状的区以格子状(蜂窝状)林立配置。记载为“六棱柱状”的形状包括侧壁不垂直的六棱台等形状(参照图9和图10。)。在图2的列方向上，邻接的列的活性元胞柱20和接触元胞柱21彼此错开二分之一，并以形成反置蜂窝(日语：逆ハニカム)构造的方式林立配置。活性元胞柱20和接触元胞柱21分别以六棱柱状突出。例如，由1个接触元胞柱21和配置在接触元胞柱21的周边的6个活性元胞柱来构成单元元胞(unit cell)22。此外，对单元元胞22中包含的活性元胞柱20和接触元胞柱21的数量没有限定。另外，接触元胞柱21的位置也不限定于单元元胞22的中心。
如图1所示，为了保护沟槽9的底部的栅极绝缘膜10不受反向偏置时的高电压破坏，在沟槽9的底部配置有p+型的栅极底保护区4a。另外，在处于第二接触区7b的下方的基区6b的下表面侧以层叠构造配置有p+型的基底埋入区(4b、5)。形成层叠构造(2层构造)的基底埋入区(4b、5)的下层的第一埋入区4b被配置在与栅极底保护区4a相同的水平位置，并与划分出接触元胞柱21的沟槽9的栅极底保护区4a电连接。形成2层构造的基底埋入区(4b、5)的上层的第二埋入区5与基区6b的下表面及第一埋入区4b的上表面相接，将第二接触区7b与栅极底保护区4a电连接。
如已经叙述的那样，图2是以下构造的俯视图：以六棱柱状分别突出的活性元胞柱20和接触元胞柱21以周边被沟槽9包围的方式林立配置。例如，图2的右下侧示出的六边形的内部被分割为左手侧的源极区8a和右手侧的第一接触区7a。左手侧的源极区8a和右手侧的第一接触区7a所形成的活性元胞柱20的侧壁面与正六棱柱的任一侧面对应。而且，六棱柱状的活性元胞柱20以周边被沟槽9包围的方式突出。即，源极区8a的4边与沟槽9的侧壁相接。另外，六边形被分割的结果是，第一接触区7a的平面图案为三角形状，其2边与沟槽9的侧壁相接。在图2中，第一接触区7a所形成的三角形的长边配置在沿上下方向延伸的线上，该线连接周边被沟槽9的侧壁包围的六边形的右侧的上下2顶点。
在实施方式所涉及的绝缘栅极型半导体装置动作时，向漏极电极16施加正电压，向栅极电极11施加阈值以上的正电压。由此，在基区6a、6b的栅极绝缘膜10侧形成反型层(沟道)，针对作为载流子的电子的电势下降。在形成于源极区8a的正下方的沟道中，经由在n+型的源极区8a与n型的电流扩散层3或n-型的漂移层2之间诱导出的反型层来从源极区8a向漂移层2注入载流子，从而流过主电流。另一方面，在p+型的第一及第二接触区7a、7b正下方的沟道中，无法通过电子进行电连接，因此不流过主电流。像这样，在以被沟槽9包围的六棱柱状突出的活性元胞柱20中，通过在上部配置第一接触区7a，使沟道区失效。在此，“失效”是指针对第一及第二接触区7a、7b正下方的沟道的电连接失去活性，从而设为断开状态。
图3是从源极区8a和第一及第二接触层7a、7b的上表面观察得到的“单元元胞22”的平面图。以下为了简化记载，使用图3中定义的“单元元胞”来进行主要说明。图4是沿图3所示的B-B线切断得到的活性元胞柱20的截面图。在图3中用虚线示出的蜂窝元胞(日语：ハニカムセル)相邻接的边界所构成的六边形中，将该六边形的彼此平行的一对边的间隔定义为“元胞尺寸(cell pitch)P”。能够将该“元胞尺寸P”认为是图3所示的单元元胞22中正六边形的活性元胞柱20各自占有的区的彼此平行的一对边的间隔。在图3中，将活性元胞柱20内的彼此相向的沟槽9的侧壁的间隔定义为“JFET宽度Wj”。将第一接触区7a所形成的三角形的长边与同该长边相对的顶点之间的间隔定义为“失效宽度Wb”。另外，如图4所示，将栅极底保护区4a的平面上的加工尺寸定义为“最小加工尺寸a”。在此，在邻接的活性元胞柱20之间测得的沟槽9的宽度约为[最小加工尺寸a]。
在实施方式所涉及的绝缘栅极型半导体装置中，如图1所示，各活性元胞柱20的栅极底保护区4a与基底埋入区(4b、5)中的埋入区4b连接。因而，栅极底保护区4a与配置在图3示出的单元元胞22的中心的第二接触区7b以低电阻连接，能够防止栅极绝缘膜10的绝缘击穿。另外，如图4所示，相向的栅极底保护区4a之间的电流扩散层3的宽度为JFET宽度Wj，该JFET宽度Wj为与相向的栅极底保护区4a的间隔对应的埋入栅极区的间隔。根据图4可知，在源极区8a和第一接触区7a的下方未设置p型的埋入区，因此能够使JFET宽度Wj缩小。此外，需要确保JFET宽度Wj在一定宽度以上以抑制通态电阻的增加，因此缩小存在限制。活性元胞柱20的元胞尺寸P是JFET宽度Wj与最小加工尺寸a之和，P＝Wj+a。因而，如果将JFET宽度Wj缩小到最小限度，则能够将元胞尺寸P缩小到加工极限。
作为实施方式所涉及的绝缘栅极型半导体装置的第一比较例，图5示出以往的绝缘栅极型半导体装置中的从源极区8h和基区接触区(base contact region)7h的上表面观察得到的单元元胞22h的平面图。第一比较例的元胞构造与实施方式同样地具有六棱柱状。图6是沿C-C线切断得到的活性元胞柱20h的截面图。在第一比较例中，如图5和图6所示，源极区8h以与呈六棱柱状的沟槽9的所有侧壁相接的方式配置于周边。基区接触区7h设置在包围周边的源极区8h的中心部。另外，在接触元胞柱21h，设置有被沟槽9包围了周边的六棱柱状的基区接触区7h。如图6所示，在处于基区接触区7h的下方的基区6a的下表面侧配置有p+型的基底埋入区(4c、5c)。形成层叠构造的基底埋入区(4c、5c)的下层的埋入区4c设置在与栅极底保护区4a相同的水平位置，与沟槽9的栅极底保护区4a电连接。基底埋入区(4c、5c)的上层的第二埋入区5c与基区6a的下表面及埋入区4c的上表面相接，将基区接触区7h与栅极底保护区4a电连接。
在第一比较例中，源极区8h与沟槽9的6个侧壁全部相接地环绕周边，因此不存在沟道的失效。在活性元胞柱20h中，位于图6的左右的栅极底保护区4a与埋入区4c之间为JFET宽度Wa。在以最小加工尺寸来形成基底埋入区(4c、5c)的情况下，在第一比较例中，如图6所示，活性元胞柱20h的元胞尺寸Ph为JFET宽度Wa与最小加工尺寸a之和的2倍：
Ph＝2(Wa+a)。
需要确保JFET宽度Wa在一定宽度以上以抑制通态电阻的增加。例如，如果将第一比较例的JFET宽度Wa设为约与实施方式的JFET宽度Wj相同，则第一比较例的元胞尺寸Ph会大到实施方式的元胞尺寸P的2倍左右。
作为实施方式所涉及的绝缘栅极型半导体装置的第二比较例，图7示出以往的具有条状的平面布局的绝缘栅极型半导体装置中的从源极区8s和基区接触区(base contactregion)7s的上表面观察得到的单元元胞22s的俯视图。图8是沿D-D线切断得到的活性元胞柱20s的截面图。在第二比较例中，如图7和图8所示，源极区8s设置为与条状的沟槽9的侧壁相接。基区接触区7s设置于单元元胞22s的边界部。如图8所示，在处于基区接触区7s的下方的基区6a的下表面侧配置有p+型的基底埋入区(4d、5d)。基底埋入区(4d、5d)的下层的埋入区4d设置在与沟槽9的栅极底保护区4a相同的水平位置，与栅极底保护区4a电连接。基底埋入区(4d、5d)的上层的第二埋入区5d与基区6a的下表面及埋入区4d的上表面相接，将基区接触区7s与栅极底保护区4a电连接。
在第二比较例中，源极区8s设置为与条状的沟槽9的侧壁相接，因此不存在沟道的失效。在活性元胞柱20s中，栅极底保护区4a与位于图8的左右的埋入区4d之间为JFET宽度Ws。在以最小加工尺寸来形成基底埋入区(4d、5d)的情况下，在第二比较例中，活性元胞柱20s的元胞尺寸Ps为JFET宽度Ws与最小加工尺寸a之和的2倍：
Ph＝2(Ws+a)。
如果将JFET宽度Ws例如设为约与实施方式的JFET宽度Wj相同，则第二比较例的元胞尺寸Ps会大到实施方式的元胞尺寸P的2倍左右。
如上所述，在实施方式所涉及的绝缘栅极型半导体装置中，如图1～图4示出的那样，将活性元胞柱20的内部分割为与沟槽9的侧壁相接的源极区8a及第一接触区7a。另外，在接触元胞柱21只设置第二接触区7b。第二接触区7b经由设置于第二接触区7b的下方的基底埋入区(4b、5)来与设置于沟槽9的底部的栅极底保护区4a电连接。因而，能够防止栅极绝缘膜10的绝缘击穿。另外，与以往构造的第一及第二比较例相比，能够缩小JFET宽度Wj，因此能够将元胞尺寸P缩小为二分之一左右。
在此，参照图9～图11，来说明图1示出的沟槽9的侧壁面所使用的面取向。形成图1示出的沟槽9的半导体层构造依据半导体芯片，该半导体芯片如图9所示那样例如相对于<0001>(c轴)方向向<11-20>方向具有0°～8°左右的偏角θ1。偏角θ1是作为(0001)面(Si面)或者(000-1)面(C面)的同c轴垂直的面(基底面)与半导体芯片的内部定义的半导体层构造的基准面所成的角度。其结果，源极区8a和第一接触区7a的各自的上表面所定义的活性元胞柱20的上端面相对于<0001>方向向<11-20>方向具有0°～8°左右的偏角θ1。在半导体层构造的侧面用多条实线示出的直线L1示意性地表示Si面。考虑在该半导体层构造中设置沟槽T1及与沟槽T1正交的沟槽T2。沟槽T1的侧壁面S1、S2是作为与(0001)面垂直的(1-100)面的m面。沟槽T1的侧壁面S1、S2实际上形成为锥状，因此沟槽T1的侧壁面S1、S2均成为向Si面侧倾斜了9°左右的m面。
图10示出在半导体层构造中设置了沟槽T2的情况。如图10所示，沟槽T2的相向的侧壁面S3、S4均使用作为(11-20)面的a面。在图10中，示意性地示出与a面平行的虚线L2、L3。在该情况下，由于半导体衬底具有偏角θ1，因此沟槽T2的一方的侧壁面S3相对于a面的倾斜角θ2与另一方的侧壁面S4相对于a面的倾斜角θ3不同。例如在偏角θ1为4°、沟槽T2的侧壁相对于垂直方向倾斜9°的情况下，沟槽T2的侧壁面S3相对于a面的向Si面侧的倾斜角θ2为5°，沟槽T2的侧壁面S4相对于a面的向Si面侧的倾斜角θ3为13°。图11针对向Si面侧倾斜了9°的m面、向Si面侧倾斜了5°的a面、向Si面侧倾斜了13°的a面示出了栅极电压与电子的迁移率的关系。根据图11，按向Si面侧倾斜了5°的a面、向Si面侧倾斜了9°的m面、向Si面侧倾斜了13°的a面的顺序，电子的迁移率由高到低。像这样，在形成于具有偏角的面的沟槽中，沟槽侧壁面所产生的倾斜角不同，随之载流子的迁移率不同。
另外，图12是在偏离4°和偏离1°的衬底上具有以(1-100)面为基准依次逆时针旋转15°的沟道的沟槽栅极MISFET的漏极电流比(参照松波弘之等，“半导体SiC技术与应用”，第二版，日刊工业新闻社，2011年，p.368-369。)。将沟槽侧壁面的倾斜角设为相对于衬底表面大致为90°，漏极电流比在偏离1°的衬底和偏离4°的衬底中最大分别约为1.3和1.7。在偏离4°的衬底中，与漏极电流比最小的旋转角度60°及120°相当的沟道面分别为(0-110)面和(-1010)面。
通常，通过干蚀刻来挖沟槽，但是很难大致垂直地挖。因此，沟槽具有某种程度的倾斜角，因此上述的“六棱柱状”包括六棱台等形状所示的具有倾斜的沟槽侧壁面的立体形状。此外，在本说明书的后文中提及“八棱柱状”等形状。应注意的是，本发明的“柱状”的表达的含义包括被倾斜的沟槽侧壁面包围周围的类似“棱台”的立体形状。如图11所示那样，在使用向<11-20>方向具有偏角的衬底的情况下，当沟槽侧壁面的倾斜角变大时，沟道的迁移率下降。即，由于衬底的主表面向<11-20>方向具有偏角，因此形成于<11-20>方向的一侧的沟槽侧壁面的迁移率下降。衬底的偏角为2°以上且8°以下时，能够得到同样的结果。因此，在实施方式所涉及的绝缘栅极型半导体装置中，优选活性元胞柱20的上端面相对于<0001>方向向<11-20>方向具有2°～8°左右的偏角。在此，如上所述，“活性元胞柱20的上端面”是指源极区8a和第一接触区7a各自的上表面所定义的平面。另外，2°以上是指包含±0.5°的误差的数值。
在实施方式所涉及的绝缘栅极型半导体装置中，如图13所示，使用偏离4°的衬底，并使以六棱柱状突出的活性元胞柱20的上表面中的一对平行的边与<11-20>方向一致。在该情况下，图13的下侧的沟槽9的侧壁面成为(1-100)面，与旋转角度60°及120°相当的沟槽9的侧壁面位于朝向<11-20>方向的一侧。如图13所示，以同与旋转角度60°及120°相当的沟槽9的侧壁面相接的方式设置第一接触区7a。与第一接触区7a相接的沟槽9的侧壁面是图12示出的漏极电流比最小的面。因而，能够提高与源极区8a相接的沟槽9的侧壁面的漏极电流比，能够降低通态电阻。
如上所述，在实施方式所涉及的绝缘栅极型半导体装置中，在活性元胞柱20中未设置基底埋入区(4b、5)，因此即使确保JFET宽度也能够缩小元胞尺寸P。在接触元胞柱21中设置基底埋入区(4b、5)来与栅极底保护区4a电连接，从而能够防止栅极绝缘膜10的绝缘击穿。并且，在具有2°以上且8°以下的偏角的主表面中，使以六棱柱状突出的活性元胞柱20的彼此平行的1组边与<11-20>方向一致。通过将第一接触区7a配置在<11-20>方向的一侧，能够使用迁移率高的沟槽9的侧壁面。其结果，能够增加沟道密度，从而降低通态电阻。
<绝缘栅极型半导体装置的制造方法>
接着，使用图14～图20，来以沟槽栅极型MISFET的情况为一例对实施方式所涉及的绝缘栅极型半导体装置的制造方法进行说明。图14～图19的各图中的(a)表示平面布局图，(b)表示沿平面布局图示出的双点划线垂直切断得到的截面图。此外，以下叙述的沟槽栅极型MISFET的制造方法是一例，在权利要求书所记载的主旨的范围内即可，包括其变形例在内，能够通过除其以外的各种制造方法来实现，这是不言而喻的。
首先，准备添加了氮(N)等n型杂质的n+型的SiC衬底(衬底)1s。衬底1s是4H-SiC衬底，相对于c轴向<11-20>方向具有4°的偏角。如图14的(b)所示，在衬底1s的上表面外延生长n-型的漂移层2。从漂移层2的上表面侧对漂移层2的整个面进行氮(N)等n型杂质离子的多能离子注入。之后，通过进行热处理来使所注入的n型杂质离子活化，从而形成n+型的第一电流扩散层3a。此外，也可以在漂移层2的上表面上外延生长第一电流扩散层3a。另外，可以不必形成第一电流扩散层3a，可以在漂移层2上进行以下工序。
为了形成图1示出的栅极底保护区4a和第一埋入区4b，在第一电流扩散层3a的上表面涂布光致抗蚀剂膜，使用光刻技术来对光致抗蚀剂膜进行图案形成。将进行图案形成后残留在与图2示出的活性元胞柱20相当的区域的光致抗蚀剂膜用作离子注入用掩模，进行Al等p型杂质离子的多能离子注入。抗蚀剂图案为六棱柱状，该六棱柱状的彼此平行的1组边沿<11-20>方向延伸。在去除了离子注入用掩模之后，通过进行热处理来使所注入的p型杂质离子活化。其结果，如图14的(a)、(b)所示，在第一电流扩散层3a的上部选择性地形成p+型的埋入区4(栅极底保护区4a和第一埋入区4b)。
如图15的(b)所示，在第一电流扩散层3a和埋入区4的上表面以与第一电流扩散层3a相同的杂质浓度来外延生长n+型的第二电流扩散层3b，由第一电流扩散层3a和第二电流扩散层3b来构成电流扩散层3。之后，在电流扩散层3的上表面涂布光致抗蚀剂膜，使用光刻技术来对光致抗蚀剂膜进行图案形成。将进行图案形成后残留在与图1示出的第二埋入区5相当的区域的光致抗蚀剂膜用作离子注入用掩模，进行Al等p型杂质离子的多能离子注入。在去除了离子注入用掩模之后，通过进行热处理来使所注入的p型杂质离子活化。其结果，如图15的(a)、(b)所示，选择性地形成贯穿第二电流扩散层3b而到达埋入区4的p+型的第二埋入区5。
如图16的(b)所示，在电流扩散层3的上表面外延生长p型的基区6s。接着，从基区6s的上表面侧进行N等n型杂质离子的多能离子注入。之后，在注入n型杂质离子后的基区6s上涂布光致抗蚀剂膜，使用光刻技术来对光致抗蚀剂膜进行图案形成。通过进行图案形成，在抗蚀剂膜中，以露出与第一接触区7a相当的区域的方式形成沿<1-100>方向延伸的条状的开口部，并形成露出与第二接触区7b相当的区域的矩形的开口部。将进行图案形成后的光致抗蚀剂膜用作离子注入用掩模，进行Al等p型杂质离子的多能离子注入。在去除了离子注入用掩模之后，通过进行热处理来使所注入的n型杂质离子和p型杂质离子活化。其结果，如图16的(a)、(b)所示，在基区6s的上表面选择性地形成n+型的源极区8和p+型的第一及第二接触区7、7s。源极区8和第一接触区7彼此邻接地沿<1-100>方向延伸。第二接触区7s被设置为与相对的第一接触区7连接。
此外，例示了在形成埋入区4、第二埋入区5、源极区8以及第一及第二接触区7、7s的工序中每次进行离子注入时都进行热处理的情况，但是也可以不必在每次进行离子注入时都进行热处理。例如，也可以在进行了用于形成埋入区4、第二埋入区5、源极区8以及第一及第二接触区7、7s的多能离子注入之后，通过1次热处理来使各离子注入区一并活化。
在源极区8和第一及第二接触区7、7s的上表面涂布光致抗蚀剂膜，使用光刻技术来对光致抗蚀剂膜进行图案形成。将进行图案形成后的光致抗蚀剂膜用作蚀刻用掩模，通过反应性离子蚀刻(RIE)等干蚀刻技术等来选择性地形成沟槽9。沟槽9贯通源极区8、第一及第二接触区7、7s、以及基区6s并到达电流扩散层3中的埋入区4。之后，去除光致抗蚀剂膜。其结果，如图17的(a)、(b)所示，通过沟槽9划分出活性元胞柱20和接触元胞柱21。在沟槽9的底面露出栅极底保护区4a。在活性元胞柱20中，在沟槽9的侧壁面露出源极区8a、第一接触区7a、基区6a以及电流扩散层3。在接触元胞柱21中，在沟槽9的侧壁面露出第二接触区7b、基区6a以及电流扩散层3。另外，在以六棱柱状突出的活性元胞柱20中，第一接触区7a配置在朝向<11-20>方向的一侧。此外，也可以是，在源极区8和第一及第二接触区7、7s的上表面形成氧化膜，利用光致抗蚀剂对氧化膜进行图案形成之后，将氧化膜用作蚀刻用掩模，来替代将光致抗蚀剂膜用作蚀刻用掩模。
通过热氧化法或者化学气相沉积(CVD)法等，来在沟槽9的底面及侧面、源极区8a以及p+的第一及第二接触区7a、7b的上表面形成SiO2膜等栅极绝缘膜10。接着，通过CVD法等，沉积高浓度地添加了磷(P)等杂质的多晶硅层(掺杂多晶硅层)以填埋沟槽9。之后，通过光刻技术和干蚀刻，来选择性地去除多晶硅层的一部分和栅极绝缘膜10的一部分，由此，如图18的(b)所示，形成由多晶硅层形成的栅极电极11的图案，从而形成绝缘栅极型电极构造(10、11)。
通过CVD法等，在由栅极电极11和栅极绝缘膜10形成的绝缘栅极型电极构造(10、11)的上表面沉积绝缘膜。然后，通过光刻技术和干蚀刻，来选择性地去除所沉积的绝缘膜的一部分。其结果，如图18的(a)、(b)所示，在层间绝缘膜12上开孔出源极电极接触孔。虽然省略了图示，但是在与源极电极接触孔不同的部位，在层间绝缘膜12上也开孔出栅极接触孔，使得与栅极电极11连接的栅极表面电极的一部分露出。
通过溅射法或者蒸镀法等来沉积Ni膜等金属层，使用光刻技术和RIE等来对金属层进行图案形成。之后，如图19的(a)、(b)所示，通过进行高速热处理(RTA)、例如以1000℃进行热处理来形成源极接触层13。接着，通过溅射法等来沉积TiN膜等金属层，使用光刻技术和RIE等对金属层进行图案形成，来形成势垒金属层14。其结果，如图20所示那样，形成为在源极区8a和第一及第二接触区7a、7b的上表面形成源极接触层13，势垒金属层14覆盖层间绝缘膜12。接着，通过溅射法等来沉积Al膜等金属层。使用光刻技术和RIE等对Al膜等金属层进行图案形成来形成源极电极15和栅极表面电极(省略图示)的图案。其结果，源极电极15与栅极表面电极的图案分离。并且，通过化学机械研磨(CMP)等对衬底1s的下表面进行研磨来进行厚度调整，从而形成漏极区1。之后，通过溅射法或者蒸镀法等，来在漏极区1的下表面的整个面形成由Au等形成的漏极电极16。这样，图20示出的绝缘栅极型半导体装置完成。
根据实施方式所涉及的绝缘栅极型半导体装置的制造方法，能够实现以下的绝缘栅极型半导体装置：能够缓和向位于沟槽9底部的栅极绝缘膜10施加的电场强度，并且能够增加沟道密度，从而降低通态电阻。
在第一接触区7a的形成工序中，可能会因掩模对准等的偏移而导致图3示出的失效宽度Wb发生变动。在失效宽度Wb减小的情况下，存在每单元元胞的总沟道宽度增加的优点。另一方面，当失效宽度减小时，存在如下缺点：第一接触区7a的面积减少，另外迁移率低的沟槽9侧壁面被用作沟道。另一方面，在失效宽度Wb增加的情况下，存在第一接触区7a的面积增加的优点。另一方面，存在每单元元胞22的总沟道宽度减少的缺点。根据每单元元胞22的总沟道宽度、第一接触区7a的面积以及沟槽9侧壁沟道的迁移率来决定基于第一接触区7a的失效的最佳位置。如图2和图3示出的那样，连接六棱柱状的相对的2个顶点的线上为失效的最佳位置。此时，Wb/Wj约为29％，优选将Wb/Wj设为20％以上且40％以下的范围。
图21和图22是表示图16的(a)示出的第一接触区7和源极区8的布局的平面图。在图21和图22中，不与第二接触区7s重合的元胞是活性元胞柱，与第二接触区7s重合的元胞是接触元胞柱。如图4示出的那样，沟槽9的宽度Wc约为最小加工尺寸a。例如，将最小加工尺寸a设为0.7μm，将JFET宽度Wj设为1μm。在图21所示的布局的情况下，第一接触区7的条宽度Wp约为0.45μm，比最小加工尺寸a小。因此，如图22所示，将第一接触区7分割地配置。在图22中，对位于相邻的列的活性元胞柱之间的活性元胞柱单独地设置第一接触区7。对于与相邻的列的接触元胞柱相邻的2个活性元胞柱，以跨越这2个活性元胞柱并与第二接触区7s相接的方式设置第一接触区7，并在接触元胞柱上设置第二接触区7s。在该情况下，能够将第一接触区7的宽度Wq设为0.7μm，与最小加工尺寸a大致相同。
图23和图24是元胞配置的其它例，在单元元胞22w内配置2个接触元胞柱和8个活性元胞柱。在图23和图24中，与第二接触区7s不重合的元胞是活性元胞柱，与第二接触区7s重合的元胞是接触元胞柱。重复1行间隔和2行间隔地将接触元胞柱每隔1列地排列在相同行上。即使是该元胞配置的其它例，当使用条状的第一接触区7时，条的宽度Wp也为0.45μm左右，比最小加工尺寸a小。如果如图24所示那样将第一接触区7分割配置，则如用图22说明的那样，能够将第一接触区7的宽度Wq设为0.7μm，与最小加工尺寸a大致相同。
(第一变形例)
实施方式的第一变形例所涉及的绝缘栅极型半导体装置在以下方面与实施方式不同：如图25所示，单元元胞22a具有六棱柱状的活性元胞柱20a和接触元胞柱21a，该六棱柱状的俯视图案被设为将彼此平行的一对边沿<11-20>方向增长形成的长方六边形。在图25中示出了上表面的形状的扁平的六棱柱状也可以是六棱台等形状所示的具有倾斜的沟槽侧壁面的立体形状。活性元胞柱20a和接触元胞柱21a是由沟槽9a划分出的。活性元胞柱20a具有源极区8a。其它结构与实施方式所涉及的绝缘栅极型半导体装置相同，因此省略重复的说明。
在第一变形例中，在<11-20>方向上设置长边。因此，能够增加每单元元胞22a的总沟道宽度。另外，该长边的沟槽9a侧壁面的迁移率比失效的侧壁面的迁移率大。因而，能够减小通态电阻。另外，能够扩大失效宽度Wb的增加的容许范围。
此外，如图26所示，也可以是，在接触元胞柱21b的接触元胞中，减少第二接触区7b的面积来设置源极区8a。在该情况下，优选源极区8a设置于与<11-20>方向相反的一侧，以能够增大沟槽9a侧壁面的迁移率。由于在接触元胞柱21b中也能够使用沟道区，因此能够增加每单元元胞22a的总沟道宽度。
(第二变形例)
实施方式的第二变形例所涉及的绝缘栅极型半导体装置在以下方面与实施方式不同：如图27所示，具有将四棱柱状的活性元胞柱20r和四棱柱状的接触元胞柱21r沿<11-20>方向设置为1列而成的单元元胞22r。图27的上表面呈矩形的“四棱柱状”也可以是四棱台等形状所示的具有倾斜的沟槽侧壁面的立体形状。沟槽9r的侧壁面是与<11-20>方向平行的m面以及与<11-20>方向正交的a面。如图11示出的那样，<11-20>方向侧的侧壁面的迁移率小。因而，将第一接触区7a设置于朝向<11-20>方向的一侧，来使迁移率低的沟道失效。其它结构与实施方式及第一变形例所涉及的绝缘栅极型半导体装置相同，因此省略重复的说明。此时，优选第一接触区7a的宽度为元胞柱的一边的长度(源极区8a的宽度+第一接触区7a的宽度)的20～40％左右。
图28示出将元胞构造设为矩形的情况下的以往构造的绝缘栅极型半导体装置的俯视图。如图28所示，在活性元胞柱20r中，上表面主电极区8a与沟槽9r的所有侧壁面相接，第一接触区7a设置于上表面主电极区8a的中心部。因而，与图6示出的六边形的情况同样地，在第一接触区7a的下方设置有基底埋入区。因此，不存在沟道的失效，但是迁移率低的沟槽9r侧壁面被用作沟道。另外，由于JFET宽度的增加而使得元胞尺寸P增加，导致沟道密度减小。此外，如上所述，在第一接触区7a的形成工序中，有可能由于掩模对准等的偏移而使失效宽度Wb发生变动。在矩形的活性元胞柱20r中，根据每单元元胞22r的总沟道宽度与第一接触区7a的面积之间的平衡来决定失效的最佳位置。如果考虑掩模对准等加工的偏移，则需要将第一接触区7a的失效宽度设为0.2μm以上。
此外，也可以采用矩形的元胞构造，如图29所示那样，以接触元胞柱21r为中心，在周边配置活性元胞柱20r。接触元胞柱21r与各活性元胞柱20r之间的距离相同，因此提高了与栅极底保护区之间的电连接。
(第三变形例)
实施方式的第三变形例所涉及的绝缘栅极型半导体装置在以下方面与实施方式不同：如图30所示，具有设置有八棱柱状的活性元胞柱20v和立方体状的接触元胞柱21v的单元元胞22v。图30示出的上表面呈八边形的“八棱柱状”也可以是八棱台等形状所示的具有倾斜的沟槽侧壁面的立体形状。同样地，图30的上表面呈正方形的“立方体状”也可以是四棱台等形状所示的具有倾斜的沟槽侧壁面的立体形状。正八边形的活性元胞柱20v的彼此平行的边与<11-20>方向平行配置。关于沟槽9v的侧壁面，如果将图30中活性元胞柱的下侧的面设为(1-100)面，则能够应用图12示出的表示漏极电流比与旋转角度之间的关系的图12。如图12所示，在旋转角度为90°时，迁移率最低。因而，将第一接触区7a设置于朝向<11-20>方向的一侧的侧壁面，来使迁移率低的沟道失效。其它结构与实施方式以及第一及第二变形例所涉及的绝缘栅极型半导体装置相同，因此省略重复的说明。
图31是表示第一接触区7和源极区8的布局的平面图。如图31所示，将第一接触区7分割配置。以与活性元胞柱20v的欲失效的沟槽9v的侧壁面重合的方式配置第一接触区7。另外，将与接触元胞柱21v邻接的第一接触区7配置为与沟槽9v的侧壁面及第二接触区7b重合。
<实施方式与以往构造之间的比较>
图32～图36示出对实施方式及第一～第三变形例所涉及的绝缘栅极型半导体装置与以往构造的绝缘栅极型半导体装置的特性进行比较所得到的结果。此外，未考虑因第一接触区的面积减少而引起的体二极管的正向电压Vf的增加、最小加工尺寸。关于六边形的活性元胞，将实施方式所涉及的构造记载为“六边一侧失效”，将第一变形例所涉及的构造记载为“长方六边一侧失效”，将第二变形例所涉及的构造记载为“四边一侧失效”，将第三变形例所涉及的构造记载为“八边一侧失效”。作为不存在失效的以往构造，记载为“六边沟道”、“四边沟道”以及“条”。作为沟道密度，以单元元胞面积来对单元元胞内的总沟道宽度进行标准化。关于失效宽度，对于六边形活性单元，如图3示出的那样，将连结<11-20>方向的一侧的2个顶点的位置设为100％。在矩形(四边)活性元胞中，将从<11-20>方向侧的边起的0.2μm的位置设为100％。
图32和图33是表示将JFET宽度固定为1μm、将失效宽度固定为100％来评价沟道密度与最小加工尺寸之间的关系的结果的图。如图32所示，当最小加工尺寸为1μm以下时，与以往构造相比，六边一侧失效构造和四边一侧失效构造的沟道密度增加。另外，如图33所示，在实施方式以及第一～第三变形例所涉及的构造中，如果最小加工尺寸为0.7μm，则八边一侧失效构造的沟道密度最大。长方六边一侧失效构造的沟道密度也与八边一侧失效大致相同。
图34示出将JFET宽度设为1μm、将最小加工尺寸设为0.7μm来针对实施方式和第二变形例所涉及的构造评价沟道密度与失效宽度之间的关系的结果。如图34所示那样，可知与四边一侧失效构造相比，六边一侧失效构造容易受到第一接触区的偏移的影响。图35示出将JFET宽度设为1μm、使失效宽度变化为50％～250％来评价沟道密度与最小加工尺寸之间的关系的结果。如图35所示，关于沟道密度，六边一侧失效构造能够增大沟道密度。与四边一侧失效构造相比，六边一侧失效构造的由失效宽度引起的沟道密度的变动大，容易受到因加工精度导致的图案偏移的影响。另外，图36示出将失效宽度设为100％、使JFET宽度变化为0.8μm～1μm来评价沟道密度与最小加工尺寸之间的关系的结果。如图36所示，在最小加工尺寸为0.7μm左右之前，JFET宽度的变化对沟道密度的影响小。
如上所述，在实施方式以及第一～第三变形例所涉及的绝缘栅极型半导体装置中，与以往构造的绝缘栅极型半导体装置相比，在最小加工尺寸为1μm以下的区域内能够增加沟道密度。如果能够确保图案对准精度，则与矩形相比，更加优选活性单元的形状为六边形。
(其它实施方式)
如上述那样，通过实施方式以及第一～第三变形例对本发明进行了记载，但是不应理解为形成本公开的一部分的论述和附图用于限定本发明。根据本公开，本领域技术人员将知晓各种代替实施方式、实施例以及运用技术。
在实施方式所涉及的绝缘栅极型半导体装置中，例示了沟槽栅极型MISFET，但是并不限定于此，能够应用于具有沟槽构造的IGBT等各种具有沟槽构造的绝缘栅极型半导体装置。作为沟槽栅极型IGBT，设为以下构造即可：将图1示出的MISFET的n+型的源极区8a作为发射极区，并在漂移层2的下表面侧设置p+型的集电极区来替代n+型的漏极区1。
另外，在实施方式所涉及的绝缘栅极型半导体装置中，例示了使用4H-SiC的绝缘栅极型半导体装置，但是也能够应用于使用6H-SiC、GaN或者金刚石等其它六方晶系的宽禁带半导体的绝缘栅极型半导体装置。并且，绝缘栅极型半导体装置不限定于前述的MISFET、MISSIT、IGBT等。作为广义的绝缘栅极型半导体装置，还能够包括高电子迁移率晶体管(HEMT)、异质结FET等。例如，在GaN层与AlN层的异质结中，能够将禁带宽度更宽的AlN层看做是与栅极绝缘膜层等效的层，能够在GaN层与AlN层的界面感生出二维电子气(2DEG)层来作为沟道。同样地，在InGaN/GaN、GaN/AlGaN、InGaN/AlGaN等3元系的氮化物系化合物半导体层的异质结中，能够将禁带宽度更宽的氮化物系化合物半导体层侧看做与栅极绝缘膜层等效的层。因此，能够在氮化物系化合物半导体等六方晶系半导体材料的异质结界面感生出2DEG层来作为沟道从而构成HEMT等，本发明的“绝缘栅极型电极构造”能够包括在沟槽的内壁形成的异质构造。该情况下的“注入控制区”是感生2DEG层的半导体区。
在上述的实施方式及各变形例中着眼于功率半导体装置进行了说明，但是本发明并不限定于功率半导体装置。在功率半导体装置以外的小信号的绝缘栅极型半导体装置中，可以省略漂移层2、电流扩散层3、栅极底保护区4a、基底埋入区(4b、5)等结构。能够通过使基区6a、6b与漏极区1直接接触的构造来实现能够高速动作且跨导gm大的绝缘栅极型半导体装置。在该情况下，通过选定迁移率大的侧壁面使主电流流通、并使迁移率小的侧壁面的沟道区失效，能够实现能够更高速动作且跨导gm大的绝缘栅极型半导体装置。基区6a、6b与漏极区1接触的构造在使将氮化物系化合物半导体等2DEG层设为沟道的绝缘栅极型半导体装置以亚毫米波等的高频率进行动作的情况下是优选的。
像这样，本发明包括任意地应用在上述的实施方式及各变形例中说明的各结构而得到的结构等、在此未记载的各种实施方式等，这是不言而喻的。因而，本发明的技术范围仅由根据上述的说明得出的妥当的权利要求书所涉及的发明特征来决定。

Claims (17)

1.一种绝缘栅极型半导体装置，其特征在于，具备：
第一导电型的漂移层；
配置于所述漂移层的表面的第二导电型的基区；
第一导电型的源极区，其选择性地设置于所述基区的表面，所述源极区的杂质浓度比所述漂移层的杂质浓度高；
第二导电型的第一接触区，其选择性地设置于所述基区的表面，所述第一接触区的杂质浓度比所述基区的杂质浓度高；
排列为格子状的多边形状的元胞柱，其是由贯通所述源极区、所述第一接触区以及所述基区的沟槽划分出的；以及
设置于所述沟槽的内侧的绝缘栅极型电极构造，
其中，所述元胞柱具备所述源极区、所述第一接触区以及所述基区，
在所述元胞柱的上部表面，所述第一接触区与所述元胞柱的外周相接。
2.根据权利要求1所述的绝缘栅极型半导体装置，其特征在于，
在所述元胞柱的上部表面，所述元胞柱的不与所述第一接触区相接的外周全部与所述源极区相接。
3.根据权利要求1所述的绝缘栅极型半导体装置，其特征在于，
关于所述格子状，将所述元胞柱的中心连接的直线有规则性地交叉。
4.根据权利要求1所述的绝缘栅极型半导体装置，其特征在于，
所述元胞柱的上部表面具有相对于<0001>方向向<11-20>方向偏移2°以上且8°以下的偏角。
5.根据权利要求1～4中的任一项所述的绝缘栅极型半导体装置，其特征在于，
还具备第二导电型的栅极底保护区，该栅极底保护区以相接的方式埋入于所述沟槽的底部，且该栅极底保护区的杂质浓度比所述基区的杂质浓度高。
6.根据权利要求5所述的绝缘栅极型半导体装置，其特征在于，还具备：
第二接触区，其以与所述元胞柱的上部表面的外周相接的方式设置于所述基区；以及
基底埋入区，其设置于所述基区的底部，将所述第二接触区与所述栅极底保护区电连接。
7.根据权利要求6所述的绝缘栅极型半导体装置，其特征在于，
所述第二接触区与所述元胞柱的整个外周相接。
8.根据权利要求1～7中的任一项所述的绝缘栅极型半导体装置，其特征在于，
所述元胞柱的与高度方向垂直的截面形状为矩形、六边形以及八边形中的任一个形状。
9.根据权利要求1～7中的任一项所述的绝缘栅极型半导体装置，其特征在于，
所述上部表面处的所述元胞柱的与高度方向垂直的截面为六边形，该六边形的彼此平行的1组边沿<11-20>方向延伸。
10.根据权利要求9所述的绝缘栅极型半导体装置，其特征在于，
所述第一接触区被设置为与所述元胞柱的{1-100}面相接。
11.根据权利要求9或10所述的绝缘栅极型半导体装置，其特征在于，
所述元胞柱的各个所述第一接触区在所述漂移层的主面上配置在沿<1-100>方向延伸的线上。
12.一种绝缘栅极型半导体装置的制造方法，其特征在于，包括以下工序：
在第一导电型的漂移层的表面形成第二导电型的基区；
在所述基区的表面形成杂质浓度比所述漂移层的杂质浓度高的第一导电型的源极区；
在所述基区的表面形成杂质浓度比所述基区的杂质浓度高的第二导电型的第一接触区；
形成贯通所述源极区、所述第一接触区以及所述基区的沟槽，由此划分出排列为格子状的多边形状的元胞柱；以及
在所述沟槽的内侧形成包括栅极绝缘膜和栅极电极的绝缘栅极型电极构造，
其中，所述元胞柱形成为具备所述源极区、所述第一接触区以及所述基区，
在所述元胞柱的上部表面，以与所述元胞柱的外周相接的方式形成所述第一接触区。
13.根据权利要求12所述的绝缘栅极型半导体装置的制造方法，其特征在于，
在所述元胞柱的上部表面，所述源极区形成为：所述元胞柱的不与所述第一接触区相接的外周全部与所述源极区相接。
14.根据权利要求12所述的绝缘栅极型半导体装置的制造方法，其特征在于，
还包括以下工序：形成以相接的方式埋入于所述沟槽的底部且杂质浓度比所述基区的杂质浓度高的第二导电型的栅极底保护区。
15.根据权利要求12所述的绝缘栅极型半导体装置的制造方法，其特征在于，还包括以下工序：
形成以与所述元胞柱的外周相接的方式设置于所述基区的上部表面的第二接触区；以及
在所述第二接触区的下部形成将所述第二接触区与所述栅极底保护区电连接的基底埋入区。
16.根据权利要求15所述的绝缘栅极型半导体装置的制造方法，其特征在于，
所述第二接触区形成为与所述元胞柱的整个外周相接。
17.根据权利要求12所述的绝缘栅极型半导体装置的制造方法，其特征在于，
所述第一接触区形成为条状。
CN201910355852.5A 2018-06-01 2019-04-29 绝缘栅极型半导体装置及其制造方法 Pending CN110556413A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-106459 2018-06-01
JP2018106459A JP7259215B2 (ja) 2018-06-01 2018-06-01 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN110556413A true CN110556413A (zh) 2019-12-10

Family

ID=68694358

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910355852.5A Pending CN110556413A (zh) 2018-06-01 2019-04-29 绝缘栅极型半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US11004936B2 (zh)
JP (1) JP7259215B2 (zh)
CN (1) CN110556413A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640781A (zh) * 2020-04-20 2020-09-08 北京天岳京成电子科技有限公司 带有等离子体扩散层的复合PiN肖特基二极管
WO2021212368A1 (zh) * 2020-04-22 2021-10-28 英诺赛科（珠海）科技有限公司 具有多通道异质结构的半导体器件及其制造方法
WO2021212369A1 (zh) * 2020-04-22 2021-10-28 英诺赛科（珠海）科技有限公司 具有多通道异质结构的半导体器件及其制造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
DE102020004758A1 (de) * 2019-08-30 2021-03-04 Semiconductor Components Industries, Llc Siliciumcarbid-feldeffekttransistoren
JP7242489B2 (ja) * 2019-09-18 2023-03-20 株式会社東芝 半導体装置
EP4067490A4 (en) 2019-11-25 2024-02-21 Kyoto University T-CELL MASTER CELL DATABASE
US11245016B2 (en) * 2020-01-31 2022-02-08 Alpha And Omega Semiconductor (Cayman) Ltd. Silicon carbide trench semiconductor device
US20220130998A1 (en) * 2020-10-28 2022-04-28 Cree, Inc. Power semiconductor devices including angled gate trenches
DE112021006569T5 (de) 2020-12-21 2023-10-05 Hitachi Energy Switzerland Ag Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung
EP4016644A1 (en) * 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device and method for manufacturing a power semiconductor device
JPWO2022137789A1 (zh) * 2020-12-24 2022-06-30
CN115699330A (zh) 2020-12-24 2023-02-03 富士电机株式会社 绝缘栅型半导体装置
JP2022175621A (ja) * 2021-05-14 2022-11-25 株式会社日立製作所 半導体装置
CN113284954B (zh) * 2021-07-22 2021-09-24 成都蓉矽半导体有限公司 一种高沟道密度的碳化硅mosfet及其制备方法
US20230032610A1 (en) * 2021-07-28 2023-02-02 Pakal Technologies, Llc Vertical insulated gate power switch with isolated base contact regions
CN113345965B (zh) * 2021-08-05 2021-11-09 浙江大学杭州国际科创中心 一种具有电场屏蔽结构的沟槽栅mosfet器件
WO2023139931A1 (ja) * 2022-01-20 2023-07-27 富士電機株式会社 半導体装置
CN116884996A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种降低关断损耗的igbt芯片及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
US20130001638A1 (en) * 2010-11-30 2013-01-03 Fuji Electric Co., Ltd. Semiconductor device
CN106796955A (zh) * 2014-09-30 2017-05-31 三菱电机株式会社 半导体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5541107A (en) 1978-09-13 1980-03-22 Nippon Telegraph & Telephone Method of connecting sheath to communication cable
US5168331A (en) * 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
JP3744175B2 (ja) 1997-02-14 2006-02-08 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3855386B2 (ja) * 1997-08-27 2006-12-06 日産自動車株式会社 半導体装置
JP3715971B2 (ja) * 2003-04-02 2005-11-16 ローム株式会社 半導体装置
US9224860B2 (en) 2010-12-10 2015-12-29 Mitsubishi Electric Corporation Trench-gate type semiconductor device and manufacturing method therefor
JP5673393B2 (ja) 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
US9293558B2 (en) * 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
WO2014103256A1 (ja) 2012-12-28 2014-07-03 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
DE112014000679B4 (de) 2013-02-05 2019-01-17 Mitsubishi Electric Corporation Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung
JP2015099845A (ja) 2013-11-19 2015-05-28 住友電気工業株式会社 半導体装置
JP5729497B1 (ja) 2014-02-04 2015-06-03 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6453579B2 (ja) 2014-08-08 2019-01-16 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
WO2016039070A1 (ja) 2014-09-11 2016-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6266166B2 (ja) * 2015-03-30 2018-01-24 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6490305B2 (ja) 2016-04-27 2019-03-27 三菱電機株式会社 半導体装置および電力変換装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
US20130001638A1 (en) * 2010-11-30 2013-01-03 Fuji Electric Co., Ltd. Semiconductor device
CN106796955A (zh) * 2014-09-30 2017-05-31 三菱电机株式会社 半导体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640781A (zh) * 2020-04-20 2020-09-08 北京天岳京成电子科技有限公司 带有等离子体扩散层的复合PiN肖特基二极管
CN111640781B (zh) * 2020-04-20 2022-11-11 元山(济南)电子科技有限公司 带有等离子体扩散层的复合PiN肖特基二极管
WO2021212368A1 (zh) * 2020-04-22 2021-10-28 英诺赛科（珠海）科技有限公司 具有多通道异质结构的半导体器件及其制造方法
WO2021212369A1 (zh) * 2020-04-22 2021-10-28 英诺赛科（珠海）科技有限公司 具有多通道异质结构的半导体器件及其制造方法
US11961902B2 (en) 2020-04-22 2024-04-16 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device with multichannel heterostructure and manufacturing method thereof
US11984496B2 (en) 2020-04-22 2024-05-14 Innoscience (Zhuhai) Technology Co., Ltd. Semiconductor device with multichannel heterostructure and manufacturing method thereof

Also Published As

Publication number Publication date
US11004936B2 (en) 2021-05-11
JP7259215B2 (ja) 2023-04-18
JP2019212718A (ja) 2019-12-12
US20190371889A1 (en) 2019-12-05

Similar Documents

Publication Publication Date Title
CN110556413A (zh) 绝缘栅极型半导体装置及其制造方法
US10483390B2 (en) Insulated gate semiconductor device and method of manufacturing same
US11798993B2 (en) Insulated-gate semiconductor device and method of manufacturing the same
US7126169B2 (en) Semiconductor element
JP7059556B2 (ja) 半導体装置
JP2023101007A (ja) 絶縁ゲート型半導体装置の製造方法
WO2022137788A1 (ja) 絶縁ゲート型半導体装置
US10770581B2 (en) Semiconductor device
CN111725304A (zh) 绝缘栅极型半导体装置
JP2023548037A (ja) 傾斜ゲート・トレンチを含むパワー半導体デバイス
US20220216335A1 (en) Semiconductor device
US11735633B2 (en) Silicon carbide device with trench gate structure and method of manufacturing
WO2022137789A1 (ja) 絶縁ゲート型半導体装置
US20220320268A1 (en) Semiconductor device
JP7331914B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
JP7384236B2 (ja) 絶縁ゲート型半導体装置
JP2023120444A (ja) 絶縁ゲート型半導体装置
JP2022136715A (ja) 絶縁ゲート型半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination