JP2022175621A - 半導体装置 - Google Patents
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Abstract
【課題】半導体装置の性能を向上する。【解決手段】炭化珪素パワー半導体装置10は、シリコンよりもバンドギャップの大きな半導体材料を主成分として含む。そして、炭化珪素パワー半導体装置10は、複数のトレンチTR1と、複数のトレンチTR1の底部を覆う複数のガード領域21と、複数のガード領域21と接するJFET領域16を備える。ここで、炭化珪素パワー半導体装置10は、複数のユニットセルCLを有する。このとき、複数のユニットセルCLのそれぞれは、x方向に並ぶ複数のトレンチTR1と、x方向と交差するy方向に並ぶ複数のトレンチTR1を含む。そして、平面視において、x方向に並ぶトレンチTR1とy方向に並ぶトレンチTR1は、複数のガード領域21のうちの単一のガード領域21に内包されている。【選択図】図6
Description
本発明は、半導体装置に関し、例えば、シリコンよりもバンドギャップの大きな半導体材料を主成分とする半導体基板に形成された電界効果トランジスタを含む半導体装置に適用して有効な技術に関する。
特開2015-72999号公報(特許文献1)には、炭化珪素からなるn型基板と、n型基板上に形成されたドリフト層と、ドリフト層上に形成されたストライプ状の複数のトレンチと、複数のトレンチのそれぞれ内に絶縁膜を介して形成されたゲート電極と、ドリフト層上に形成され、かつ、ドリフト層よりも不純物濃度の高いn型電流分散層とを有する半導体装置に関する技術が記載されている。この技術では、トレンチの底部がp型ボトム層で覆われている。
特開2021-12934号公報(特許文献2)には、上述した特許文献1に記載されている構造をベースとして、チャネルを縦方向とすることによりセルピッチの縮小化を図るとともに、トレンチの底部がp型ボトム層で覆われている構造が記載されている。
パワー半導体装置には、例えば、高耐圧の他に低オン抵抗や低スイッチング損失であることが要求される。ここで、パワー半導体装置の現在の主流は、シリコンを主成分とする半導体基板に形成された電界効果トランジスタであるが、このパワー半導体装置は、理論的な性能限界に近づいている。
この点に関し、シリコンよりもバンドギャップの大きな半導体材料を主成分とする半導体基板に形成された電界効果トランジスタを含む半導体装置(以下では、ワイドバンドギャップパワー半導体装置と呼ぶ)が注目されている。
なぜなら、バンドギャップが大きいということは、高い絶縁破壊強度を有していることを意味するから高耐圧を実現しやすくなるからである。
そして、半導体材料自体が高い絶縁破壊強度を有していると、耐圧を保持するドリフト層を薄くしても耐圧を確保できることから、例えば、ドリフト層を薄くするとともに、不純物濃度を高くすることにより、パワー半導体装置のオン抵抗を低減することができる。
すなわち、ワイドバンドギャップパワー半導体装置は、互いにトレードオフの関係にある耐圧の向上とオン抵抗の低減とを両立できる点で優れている。このような利点を有するワイドバンドギャップパワー半導体素子においては、さらなる性能向上を図ることが望まれており、特に、オン抵抗の低減を図る観点からの工夫が望まれている。
なお、「主成分」とは、最も多く含まれている成分のことをいい、不純物やその他の成分を含有していることを許容する意図で使用している。シリコンよりもバンドギャップの大きな半導体材料とは、例えば、炭化ケイ素(SiC)、窒化ガリウム(GaN)、酸化ガリウム(Ga2O3)またはダイヤモンドなどを挙げることができる。
一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を主成分として含む。そして、半導体装置は、複数のトレンチと、複数のトレンチの底部を覆う複数のガード領域と、複数のガード領域と接するJFET領域を備える。ここで、半導体装置は、複数のユニットセルを有する。このとき、複数のユニットセルのそれぞれは、第1方向に並ぶ複数の第1トレンチと、第1方向と交差する第2方向に並ぶ複数の第2トレンチを含む。そして、平面視において、複数の第1トレンチと複数の第2トレンチは、複数のガード領域のうちの単一のガード領域に内包されている。
一実施の形態によれば、半導体装置の性能を向上することができる。
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
本実施の形態における技術的思想は、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に関する技術的思想である。シリコンよりもバンドギャップの大きな半導体材料としては、炭化珪素(SiC)や窒化ガリウム(GaN)に代表される化合物半導体を挙げることができる。ただし、本実施の形態における技術的思想は、これらに限らず、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に幅広く適用することができる。
以下では、特に、ワイドバンドギャップパワー半導体装置として、炭化珪素を使用したワイドバンドギャップパワー半導体装置を例に挙げて説明する。
炭化珪素は、シリコンと比較して絶縁破壊電界強度が約1桁大きいことから、耐圧を確保するためのドリフト層を約1/10に薄くし、かつ、不純物濃度を約100倍高くすることによって、オン抵抗(素子抵抗)を理論上3桁以上低減することができる。また、シリコンよりもバンドギャップが約3倍大きいことから高温動作も可能であり、炭化珪素を使用したワイドバンドギャップパワー半導体装置(以下では、炭化珪素パワー半導体装置と呼ぶ)は、シリコンパワー半導体装置を超える性能が得られるとして期待されている。
炭化珪素は、シリコンに比べて、バンドギャップが大きく、かつ、絶縁破壊電界強度が高いが、その分絶縁膜にかかる電界強度が問題となる。したがって、炭化珪素パワー半導体装置のデバイス設計においては、絶縁膜にかかる電界強度を充分に考慮する必要がある。特に、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)のようなゲート絶縁膜を有するデバイス構造においては、ゲート絶縁膜にかかる電界強度が高くなると、ゲート絶縁膜においてリーク電流が発生する結果、ゲート絶縁膜の寿命低下やゲート絶縁膜の絶縁破壊などに起因するデバイス動作不良が引き起こされる。
したがって、ゲート絶縁膜の製造プロセスの工夫などによってゲート絶縁膜の耐圧を向上させる技術やゲート絶縁膜にかかる電界強度を緩和する技術が重要となってくる。特に、MOSFETやIGBTで一般的なトレンチゲート構造では、トレンチの底部に電界集中が生じやすい。この点に関し、トレンチの底部における電界集中を緩和するために、トレンチの底部をp型半導体層で覆うことが有効であり、以下に示す関連技術がある。
<関連技術の説明>
本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
図1は、関連技術における炭化珪素パワー半導体装置100を示す平面図である。
図1に示すように、炭化珪素パワー半導体装置100は、複数のトレンチTRを有する。複数のトレンチTRは、x方向に並ぶ複数の列に配置されている。そして、複数の列のそれぞれには、x方向に延在するストライプ形状のトレンチTRがy方向に沿って複数配置されている。そして、複数のトレンチTRのそれぞれには、ゲート絶縁膜101を介してゲート電極102が埋め込まれている。
図2は、図1のA-A線で切断した断面図である。
図2に示すように、炭化珪素パワー半導体装置100は、例えば、窒素(N)やリン(P)などのドナー(n型不純物)を導入した炭化珪素からなる基板103を有している。この基板103の裏面には、例えば、ニッケル(Ni)やアルミニウム(Al)などの金属材料からなるドレイン電極104が形成されている。一方、基板103上には、n型不純物を導入した炭化珪素からなるエピタキシャル層105が形成されている。このエピタキシャル層105は、ドリフト層とも呼ばれる。
そして、エピタキシャル層105の表面は、n型半導体領域であるソース領域106が形成され、このソース領域106と接するようにp型半導体領域からなるボディ領域107が形成されている。ボディ領域107を構成するp型半導体領域は、炭化珪素にアクセプタ(p型不純物)であるアルミニウムやボロンを導入することにより形成されている。このボディ領域107は、p型半導体領域であるガード領域108と接続されている。
次に、ソース領域106およびボディ領域107を貫通してガード領域108に達するように複数のトレンチTRが形成されている。したがって、これらの複数のトレンチTRのそれぞれの底部は、ボディ領域107と電気的に接続されたガード領域108で覆われることになる。そして、複数のトレンチTRのそれぞれの内部には、ゲート絶縁膜101を介してゲート電極102が埋め込まれている。このゲート電極102は、例えば、ポリシリコン膜から形成されている。続いて、ゲート電極102を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜109が形成されており、この層間絶縁膜109上にソース電極110が形成されている。このソース電極110は、ソース領域106と電気的に接続されているとともに、ボディ領域107とも電気的に接続されている。
このようにして、関連技術における炭化珪素パワー半導体装置100が構成されている。この炭化珪素パワー半導体装置100によれば、ボディ領域107と電気的に接続されているガード領域108によってトレンチTRの底部が覆われているため、トレンチTRの角部において顕在化する電界集中を抑制できる利点が得られる。
なぜなら、例えば、ボディ領域107は、グランド電位(0V)が供給されるソース電極110と電気的に接続されており、このボディ領域107は、ガード領域108と電気的に接続されている。したがって、ガード領域108には、グランド電位が印加されることになる。このことは、ガード領域108で覆われているトレンチTRの底部に高電圧が印加されないことを意味する。この結果、トレンチTRの底部の角部に高電位に起因する電界集中が生じることを抑制できる。このようにして、関連技術によれば、トレンチTRの内壁に形成されているゲート絶縁膜101にかかる電界強度を緩和できる結果、ゲート絶縁膜101の絶縁破壊に起因するデバイス動作不良を抑制できる。
ここで、炭化珪素パワー半導体装置100のさらなる性能向上を図ることが検討されている。具体的に、図2において、互いに隣り合うトレンチTRの間のトレンチ間隔L1をシュリンクすることにより、炭化珪素パワー半導体装置100のオン抵抗の低減を図ることが検討されている。ところが、図2に示すように、トレンチ間隔L1をシュリンクするということは、必然的に、JFET長L2も短くなることを意味する。
このJFET長L2が短くなるということは、ドレイン電極104→基板103→エピタキシャル層105→JFET領域(JFET長L2の領域)→チャネル(ボディ領域107に形成された反転層)→ソース領域106→ソース電極110の経路で流れる電流が流れにくくなることを意味する。言い換えれば、JFET長L2が短くなるということは、炭化珪素パワー半導体装置100のオン抵抗が高くなることを意味する。
すなわち、関連技術では、炭化珪素パワー半導体装置100のオン抵抗を低減するために、互いに隣り合うトレンチTRの間のトレンチ間隔L1をシュリンクすると、JFET長L2も短くなる結果、オン抵抗の低減効果が限定的になる。したがって、関連技術には、オン抵抗を充分に低減する観点から改善の余地が存在する。
そこで、本実施の形態では、関連技術に存在する改善の余地に対する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
<炭化珪素パワー半導体装置の構成>
図3は、本実施の形態における炭化珪素パワー半導体装置10を示す平面図である。
図3は、本実施の形態における炭化珪素パワー半導体装置10を示す平面図である。
図3において、炭化珪素パワー半導体装置10は、複数のトレンチTR1を有する。これらの複数のトレンチTR1は、x方向の並ぶ複数の列に配置されており、複数の列のそれぞれにおいて、複数のトレンチTR1は、x方向およびy方向のそれぞれに並ぶように配置されている。すなわち、複数のトレンチTR1は、複数の列のそれぞれにおいて、2次元アレイ状(行列状)に配置されている。言い換えれば、複数のトレンチTR1は、複数の列のそれぞれにおいて、ドッド状に配置されている。そして、複数のトレンチTR1のそれぞれには、ゲート絶縁膜11を介してゲート電極12が埋め込まれている。
なお、例えば、図3に示すように、x方向に並ぶ複数のトレンチTR1のうちの1つのトレンチTR1と、y方向に並ぶ複数のトレンチTR1のうちの1つのトレンチTR1は、共通するトレンチTR1であるように配置することができる。
炭化珪素パワー半導体装置10では、トレンチTR1の4つの側面がチャネルとして機能することから、ゲート幅を大きくすることができる。この結果、低いオン抵抗でチャネル電流を流すことができる利点が得られる。
図4は、図3のA-A線で切断した断面図である。
図4に示すように、炭化珪素パワー半導体装置10は、例えば、窒素(N)やリン(P)などのドナー(n型不純物)を導入した炭化珪素からなる基板13を有している。この基板13の裏面には、例えば、ニッケル(Ni)やアルミニウム(Al)などの金属材料からなるドレイン電極14が形成されている。一方、基板13上には、n型不純物を導入した炭化珪素からなるエピタキシャル層15が形成されている。
そして、エピタキシャル層15の表面は、n型半導体領域であるソース領域18が形成され、このソース領域18と接するようにp型半導体領域からなるボディ領域19が形成されている。ボディ領域19を構成するp型半導体領域は、炭化珪素にアクセプタ(p型不純物)であるアルミニウムやボロンを導入することにより形成されている。このボディ領域19は、p型半導体領域である接続領域20を介して、p型半導体領域であるガード領域21と接続されている。また、接続領域20上には、接続領域20と電気的に接続される電位固定領域22が形成されている。
次に、ボディ領域19の下には、n型半導体領域である電流拡散領域17が形成されており、この電流拡散領域17とエピタキシャル層15とに挟まれた領域(図2の点線で挟まれた領域)には、n型半導体領域であるJFET領域16が形成されている。
続いて、ソース領域18、ボディ領域19および電流拡散領域17を貫通してガード領域21に達するように複数のトレンチTR1が形成されている。したがって、これらの複数のトレンチTR1のそれぞれの底部は、ボディ領域19と電気的に接続されたガード領域21で覆われることになる。そして、複数のトレンチTRのそれぞれの内部には、ゲート絶縁膜11を介してゲート電極12が埋め込まれている。このゲート電極12は、例えば、ポリシリコン膜から形成されている。続いて、ゲート電極12を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜23が形成されており、この層間絶縁膜23上にソース電極24が形成されている。このソース電極24は、ソース領域18と電気的に接続されているとともに、電位固定領域22とも電気的に接続されている。
このようにして、炭化珪素パワー半導体装置10が構成されている。
以下では、それぞれの半導体領域の相対的な不純物濃度について説明する。
以下の説明では、「n型」の表記に「-」または「+」などが付されているが、これらは、相対的な不純物濃度を表記した符号である。例えば、n型の場合、「n-」、「n」、「n+」および「n++」の順番でn型不純物の不純物濃度が高いことを意味する。また、「p型」の表記についても、「n型」の場合と同様である。
(1)「エピタキシャル層15」→「n-型半導体領域」
(2)「JFET領域16」→「n-型半導体領域~n+型半導体領域」
(3)「電流拡散領域17」→「n+型半導体領域」
(4)「ソース領域18」→「n++型半導体領域」
(5)「ボディ領域19」→「p型半導体領域」
(6)「接続領域20」→「p型半導体領域」
(7)「ガード領域21」→「p型半導体領域」
(8)「電位固定領域22」→「p++型半導体領域」
次に、それぞれの半導体領域の主な機能について説明する。
(1)「エピタキシャル層15」→「n-型半導体領域」
(2)「JFET領域16」→「n-型半導体領域~n+型半導体領域」
(3)「電流拡散領域17」→「n+型半導体領域」
(4)「ソース領域18」→「n++型半導体領域」
(5)「ボディ領域19」→「p型半導体領域」
(6)「接続領域20」→「p型半導体領域」
(7)「ガード領域21」→「p型半導体領域」
(8)「電位固定領域22」→「p++型半導体領域」
次に、それぞれの半導体領域の主な機能について説明する。
ソース領域18は、ソース電極24と電気的に接続され、ソース領域18とソース電極24との接触をオーミック接触とするとともにオン抵抗を低減するため、n++型半導体領域から構成されている。ボディ領域19は、トレンチTR1に埋め込まれているゲート電極12にしきい値以上のゲート電圧が印加された場合、トレンチTR1の側面と接触する領域に反転層であるチャネルを形成するための半導体領域である。
接続領域20は、ボディ領域19とガード領域21とを電気的に接続する領域であり、この接続領域20は、電位固定領域22と電気的に接続されている。電位固定領域22は、図4には示されていないが、ソース領域18とともにソース電極24と電気的に接続されており、ソース電極24と電位固定領域22との接触をオーミック接触とするために、不純物濃度の高いp++型半導体領域から構成されている。これにより、電位固定領域22、ボディ領域19、接続領域20およびガード領域21は、互いに電気的に接続されることになり、ソース電極24から供給されるグランド電位(0V)が印加される。
電流拡散領域17は、オン電流が流れる半導体領域であり、オン抵抗を低減するため、エピタキシャル層15よりも不純物濃度の高いn+型半導体領域から構成される。JFET領域16は、互いに隣り合う一対のガード領域21に挟まれた領域に形成され、炭化珪素パワー半導体装置10がオフした際、ガード領域21に0Vが印加されている一方、JFET領域16に正電圧が印加されて、ガード領域21とJFET領域16とに逆バイアス電圧が印加される。この結果、JFET領域16全体に空乏層が延びて、JFET領域16全体が空乏化することにより、リーク電流を遮断することができるとともに耐圧を確保することができる。また、エピタキシャル層15は、炭化珪素パワー半導体装置10がオフした際、エピタキシャル層15の内部に空乏層が延びて耐圧を確保する機能を有する。
<炭化珪素パワー半導体装置の動作>
本実施の形態における炭化珪素パワー半導体装置10は、上記のように構成されており、以下に、その動作について説明する。
本実施の形態における炭化珪素パワー半導体装置10は、上記のように構成されており、以下に、その動作について説明する。
まず、オン動作について説明する。炭化珪素パワー半導体装置10をオン動作させる際、ソース電極24にグランド電位(0V)が印加されているとともに、ドレイン電極14に正電圧(数百V)が印加された状態で、トレンチTR1に埋め込まれたゲート電極12にしきい値以上のゲート電圧を印加する。すると、トレンチTR1の4つの側面に接するボディ領域19に反転層からなるチャネルが形成される。この結果、ドレイン電極14→基板13→エピタキシャル層15→JFET領域16→電流拡散領域17→チャネル→ソース領域18→ソース電極24の経路でオン電流が流れる。
このとき、トレンチTR1の底部は、グランド電位が供給されているガード領域21で覆われていることから、トレンチTR1の底部にある角部での電界集中の発生が抑制される。これにより、トレンチTR1の角部に形成されているゲート絶縁膜11の絶縁破壊に起因するデバイス動作不良を抑制することができる。
続いて、オフ動作について説明する。炭化珪素パワー半導体装置10をオフ動作させる際、ソース電極24にグランド電位(0V)が印加されているとともに、ドレイン電極14に正電圧(数百V)が印加された状態で、トレンチTR1に埋め込まれたゲート電極12にしきい値よりも小さいゲート電圧を印加する。すると、トレンチTR1の4つの側面に形成されていた反転層からなるチャネルが消滅する。この結果、オン電流が遮断される。
ここで、オフ動作の際、エピタキシャル層15、JFET領域16および電流拡散領域17にわたって空乏層が延びる結果、耐圧を確保することができる。言い換えれば、ドレイン電極14とソース電極24との電位差とオフ時のサージ電圧とが加わっても、炭化珪素パワー半導体装置10は破壊されない。さらに、一対のガード領域21に挟まれたJFET領域16が完全空乏化することから、リーク電流の発生を効果的に抑制できる。
<実施の形態における特徴>
次に、本実施の形態における特徴点について説明する。
次に、本実施の形態における特徴点について説明する。
本実施の形態における特徴点は、炭化珪素パワー半導体装置10のオン抵抗を低減する工夫点にあり、以下に示す第1特徴点と第2特徴点を有している。具体的に、第1特徴点の根底にある技術的思想は、ゲート電極のゲート幅を大きくすることを通じてオン抵抗を低減するという思想である。一方、第2特徴点の根底にある技術的思想は、互いに隣り合うトレンチ間の間隔をシュリンクしても、JFET領域の面積低減を抑制する工夫を通じてオン抵抗の低減効果を高めるという思想である。以下に、具体的に説明する。
本実施の形態における第1特徴点は、例えば、図1と図3を比較するとわかるように、ストライプ形状のトレンチTR(図1参照)に替えて、2次元アレイ状(ドット状)に配置されたトレンチTR1(図3参照)を採用する点にある。これにより、トレンチをシュリンクした場合に、ゲート電極のゲート幅を大きくすることができる結果、炭化珪素パワー半導体装置のオン抵抗を低減すことができる。
図5は、2次元アレイ状に配置されたトレンチTR1を採用することにより、トレンチTR1に埋め込まれたゲート電極のゲート幅を大きくできることを説明する図である。
図5(a)は、図1に示す関連技術におけるストライプ形状のトレンチTRを2つ並べて示す模式図である。図5(a)において、トレンチTRのx方向のトレンチ幅を「Lh」とし、トレンチTRのy方向のトレンチ幅を「Lv」として、2つのトレンチTRの間のトレンチ間隔を「Ls」とする。この場合、トレンチTRの4側面がチャネルとなることを考慮すると、ゲート幅Wは、以下の数式1で表される。
ゲート幅W=n×2(Lh+Lv)・・・(数式1)
ここで、nはトレンチTRの本数である。
ゲート幅W=n×2(Lh+Lv)・・・(数式1)
ここで、nはトレンチTRの本数である。
続いて、図5(b)は、図3に示す本実施の形態における2次元アレイ状に配置された複数のトレンチTR1を模式的に示す図である。図5(b)において、トレンチTR1の4側面がチャネルとなることを考慮すると、ゲート幅Wは、以下の数式2で表される。
ゲート幅W=2n×2{(Lh-Ls)/2+Lv}
=n×2(Lh+Lv)+n×2(Lv-Ls)・・・(数式2)
ゲート幅W=2n×2{(Lh-Ls)/2+Lv}
=n×2(Lh+Lv)+n×2(Lv-Ls)・・・(数式2)
上述した数式1と数式2からわかるように、Lv>Lsが成立している場合は、本実施の形態におけるトレンチTR1のほうが、関連技術におけるトレンチTRよりもゲート幅Wが大きくなる。ここで、Lv>Lsが成立している場合とは、オン抵抗を低減するために、トレンチ間隔をシュリンクする場合に成立すると考えられる。このことから、トレンチ間隔をシュリンクする場合、本実施の形態におけるトレンチTR1によれば、関連技術におけるトレンチTRよりもゲート幅Wを大きくすることができる。
したがって、本実施の形態における第1特徴点によれば、ゲート幅Wを大きくすることができる結果、チャネル抵抗が低減されることを通じて、炭化珪素パワー半導体装置10のオン抵抗を低減することができることがわかる。
次に、本実施の形態における第2特徴点について説明する。
図6(a)は、関連技術を示す図2のB-B線でスライスした平面図の一部である。
図6(a)に示すように、互いに隣り合う列に配列されたトレンチTRの間隔をシュリンクして炭化珪素パワー半導体装置100のオン抵抗を低減しようとする場合、必然的に、ドットを付したJFET領域のJFET長L2の長さも短くなる。
この結果、図6(a)に示す関連技術では、互いに隣り合う列に配列されたトレンチTRの間隔をシュリンクしても、JFET長L2が短くなってオン電流が通りにくくなることから、オン抵抗の低減効果は限定的となってしまう。
これに対し、図6(b)は、本実施の形態を示す図4のB-B線でスライスした平面図を単位として2枚左右に並べて示す平面図である。
図6(b)に示すように、本実施の形態では、1つの列に複数のユニットセルCLが配置されている。具体的には、図6(b)に示すように、左側の列には、ユニットセルCL1とユニットセルCL2とユニットセルCL3とがy方向に配置されている。同様に、右側の列には、ユニットセルCL4とユニットセルCL5とユニットセルCL6とがy方向に配置されている。ここで、本実施の形態でいう「ユニットセル」とは、例えば、ユニットセルCL1に着目すると、x方向に並ぶ複数のトレンチTR1と、y方向に並ぶ複数のトレンチTR1とを含むことを前提として、平面視において、x方向に並ぶ複数のトレンチTR1とy方向に並ぶ複数のトレンチTR1は、複数のガード領域21のうちの単一のガード領域21Aに内包されている構成をいう。同様に、「ユニットセル」とは、例えば、ユニットセルCL2~ユニットセルCL3に着目すると、x方向に並ぶ複数のトレンチTR1と、y方向に並ぶ複数のトレンチTR1とを含むことを前提として、平面視において、x方向に並ぶ複数のトレンチTR1とy方向に並ぶ複数のトレンチTR1は、複数のガード領域21のうちの単一のガード領域(21B、21C)に内包されている構成をいう。
例えば、図6(b)において、ユニットセルCL1は、x方向に並ぶ3つのトレンチTR1×y方向に並ぶ3つのトレンチTR1=合計9つのトレンチTR1を含み、これらの9つのトレンチTR1が単一のガード領域21Aに内包されている。
そして、左側の列に配置されている3つのユニットセルCL1~CL3は、接続領域20で接続されている。同様に、右側の列に配置されている3つのユニットセルCL4~CL6は、接続領域20で接続されている。
ここで、ユニットセルCL(ユニットセルCL1~CL6)は、平面視において、少なくとも互いに交差する第1辺S1と第2辺S2を有する平面形状から構成され、第1辺S1および第2辺S2は、ともにJFET領域16と接している。これにより、図6(b)に示す炭化珪素パワー半導体装置10では、JFET領域16に領域RAが含まれることになる。すなわち、炭化珪素パワー半導体装置10では、例えば、互いに隣り合うユニットセルCLの間に挟まれた領域RAにJFET領域16が形成される。
このように、本実施の形態における第2特徴点は、例えば、図6(b)に示すように、互いに隣り合うユニットセルCLに挟まれた領域RAにもJFET領域16の一部を形成している点にある。これにより、図6(b)において、左側の列と右側の列との間の間隔をシュリンクする結果、必然的に、JFET長L2が短くなったとしても、領域RAに形成されているJFET領域16にシュリンクの影響は及ばない。このことから、JFET領域16の面積低減が抑制される。このことは、JFET長L2を短くしても、JFET領域16における抵抗が高くなることを抑制できることを意味する。したがって、本実施の形態における第2特徴点によれば、炭化珪素パワー半導体装置10のオン抵抗の低減効果を高めることができる。
図7は、JFET領域の長さとJFET領域の抵抗値との関係を示すグラフである。
図7に示すように、関連技術では、JFET領域の長さが短くなると、JFET領域の抵抗値が急激に増大する結果、炭化珪素パワー半導体装置におけるトレンチ間隔のシュリンクによるオン抵抗の低減効果は限定的となる。
これに対して、本実施の形態では、JFET領域の長さが短くなっても、ユニットセル間にJFET領域の一部が形成されており、このJFET領域の面積はJFET領域の長さ短くすることによる影響を受けない。
このことから、本実施の形態によれば、JFET領域の長さを短くしても、一定のJFET領域の面積が確保されるため、JFET領域の抵抗値の急激な増加が抑制される。したがって、本実施の形態によれば、炭化珪素パワー半導体装置のオン抵抗の低減効果を大きくすることができる。
以上のことから、炭化珪素パワー半導体装置10によれば、上述した第1特徴点と第2特徴点との相乗効果によって、関連技術よりもオン抵抗の低減を図ることができる。ただし、本実施の形態では、必ずしも上述した第1特徴点と第2特徴点の両方を備えている必要はなく、第1特徴点と第2特徴点のいずれか一方を備える構成であっても、炭化珪素パワー半導体装置10のオン抵抗を低減できる効果が得られる。
また、図6(b)では、x方向とy方向が直交するような例を示したが、x方向とy方向は交差していればよい。すなわち、x方向とy方向のなす角が0度より大きく180度より小さければよい。なお、トレンチTR1の形状は、説明を簡単にするため矩形形状としたが、例えば六角形や円形としても構わない。ただし、x方向とy方向とが直交し、かつ、トレンチTR1の形状が矩形形状である構成は、デバイス設計上、簡易的である。
<変形例1>
図8は、本変形例1における炭化珪素パワー半導体装置10Aを示す平面図である。
図8は、本変形例1における炭化珪素パワー半導体装置10Aを示す平面図である。
図8において、複数のユニットセルCLのそれぞれは、3つのトレンチTR1を有し、3つのトレンチTR1のうちx方向に2つのトレンチTR1が並んで配置されているとともに、y方向に2つのトレンチTR1が並んで配置されている。そして、本変形例1においても、隣り合うユニットセルCLの間にJFET領域16が形成されている。
このように構成されている炭化珪素パワー半導体装置10Aにおいても、上述した第1特徴点と第2特徴点とが具現化されている結果、オン抵抗を低減できる。
<変形例2>
図9は、本変形例2における炭化珪素パワー半導体装置10Bを示す平面図である。
図9は、本変形例2における炭化珪素パワー半導体装置10Bを示す平面図である。
図9において、複数のユニットセルCLのそれぞれは、x方向に長辺を有する長方形形状(第1平面形状)からなるトレンチTR2と、長方形形状とは異なる正方形形状(第2平面形状)からなる複数のトレンチTR2とを有している。そして、例えば、複数のユニットセルCLのうちのユニットセルCL1に着目した場合、平面視において、トレンチTR1と複数のトレンチTR2は、複数のガード領域21のうちの単一のガード領域21Aに内包されている。このとき、複数のトレンチTR2は、x方向に並んで配置されている。さらに、本変形例2においても、隣り合うユニットセルCLの間にJFET領域16が形成されている。このように構成されている炭化珪素パワー半導体装置10Bにおいても、上述した第1特徴点と第2特徴点とが具現化されている結果、オン抵抗を低減できる。
<変形例3>
図10は、本変形例3における炭化珪素パワー半導体装置10Cを示す平面図である。
図10は、本変形例3における炭化珪素パワー半導体装置10Cを示す平面図である。
図10において、複数のユニットセルCLのそれぞれは、図8に示す変形例1と同様に、3つのトレンチTR1を有している一方、例えば、図8に示すガード領域21A(21B、21C)が、ガード領域21A1(21B1、21C1)とガード領域21A2(21B2、21C2)とに分割されている。そして、本変形例3では、ユニットセルCL1BとユニットセルCL2Aとの間およびユニットセルCL2BとユニットセルCL3Aとの間だけでなく、ガード領域21A1(21B1、21C1)とガード領域21A2(21B2、21C2)との間にも、JFET領域16が形成されている。
すなわち、本変形例3では、JFET長L2を短くしても、面積が低減しない領域を増加させることができることから、JFET領域16の抵抗値の急激な増加が抑制される。したがって、本変形例3によれば、炭化珪素パワー半導体装置10Cのオン抵抗の低減効果を大きくすることができる。
<変形例4>
図11は、本変形例4における炭化珪素パワー半導体装置10Dを示す平面図である。
図11は、本変形例4における炭化珪素パワー半導体装置10Dを示す平面図である。
図11において、複数のユニットセルCLのそれぞれは、x方向に並んで配置される「n個」のトレンチTR1×y方向に並んで配置される「m個」のトレンチTR1=合計「n×m個」のトレンチTR1を有している。これらのトレンチTR1は、ガード領域21に内包されている。そして、本変形例4における炭化珪素パワー半導体装置10Dは、接続領域20と接続されているユニットセルCLの個数が「k個」となっている。
ここで、「n」、「m」および「k」は自然数であり、「n」、「m」および「k」を適宜決定することにより、ユニットセルCLのそれぞれに含まれるトレンチTR1の個数および隣り合うユニットセルCLに挟まれるJFET領域16の面積を調整することができる。つまり、本変形例4によれば、ユニットセルCLのそれぞれに含まれるトレンチTR1の個数に基づいて、ゲート幅の大きさを調整することができるとともに、接続領域20に接続されるユニットセルCLの個数に基づいて、JFET長L2を短くしても面積が低減しない領域の大きさを調整することができる。このように本変形例4によれば、(n、m、k)の組み合わせによって、上述した第1特徴点によるオン抵抗の低減効果および上述した第2特徴点によるオン抵抗の低減効果をバランス調整することができる。
<変形例5>
図12は、本変形例5におけるユニットセルUCL1を示す平面図である。
図12は、本変形例5におけるユニットセルUCL1を示す平面図である。
図12において、ユニットセルUCL1は、平面視において矩形形状から構成されている。そして、ユニットセルUCL1は、JFET領域16の一部を構成するJFET領域16Uと、ガード領域21の一部を構成するガード領域21Uと、ガード領域21Uと電気的に接続された接続領域20Uを有している。さらに、ユニットセルUCL1は、接続領域20U上に形成され、かつ、接続領域20Uと平面的に重なる電位固定領域22Uを有している。このように構成されているユニットセルUCL1において、図12に示すように、JFET領域16Uが矩形形状の中央部に配置されている一方、電位固定領域22Uが矩形形状の外周を囲む外周部に配置されている。この結果、ユニットセルUCL1の構成によれば、電位固定領域22Uの面積を大きくすることができるため、グランド電位の電位固定性が高い構造を実現することができる。
<変形例6>
図13は、本変形例6におけるユニットセルUCL2を示す平面図である。
図13は、本変形例6におけるユニットセルUCL2を示す平面図である。
図13において、ユニットセルUCL2は、平面視において矩形形状から構成されている。そして、ユニットセルUCL2は、JFET領域16の一部を構成するJFET領域16Uと、ガード領域21の一部を構成するガード領域21Uと、ガード領域21Uと電気的に接続された接続領域20Uを有している。さらに、ユニットセルUCL2は、接続領域20U上に形成され、かつ、接続領域20Uと平面的に重なる電位固定領域22Uを有している。このように構成されているユニットセルUCL2において、図13に示すように、電位固定領域22Uが矩形形状の中央部に配置されている一方、JFET領域16Uが矩形形状の外周を囲む外周部に配置されている。この結果、ユニットセルUCL2の構成によれば、JFET領域16Uの面積を大きくすることができるため、JFET領域16Uの抵抗低減およびJFET領域16Uにおける抵抗設計の自由度を向上できる。
<変形例7>
本変形例7では、複数のユニットセルUCL2の並べ方に関する構成について説明する。
本変形例7では、複数のユニットセルUCL2の並べ方に関する構成について説明する。
図14(a)は、複数のユニットセルUCL2を並べる第1構成を示す平面図であり、図14(b)は、複数のユニットセルUCL2を並べる第2構成を示す平面図である。
図14(a)では、複数のユニットセルUCL2が第1列と第2列に配置されており、第1列に配置されたユニットセルUCL2の角部と第2列に配置されたユニットセルUCL2の角部は互いに一致している。この図14(a)に示す配置構成の場合、領域R1においてJFET領域16Uに加わる電界強度が高くなる。
これに対し、図14(b)では、複数のユニットセルUCL2が第1列と第2列に配置されており、第1列に配置されたユニットセルUCL2の角部と第2列に配置されたユニットセルUCL2の角部は列方向(y方向)にずれている。この結果、図14(b)に示す配置構成では、図14(a)に示す配置構成に比べて、領域R2においてJFET領域16Uに加わる電界強度を緩和することができる。
したがって、ユニットセルUCL2の角部においてJFET領域16Uにかかる電界強度を緩和する観点からは、図14(a)に示す配置構成よりも図14(b)に示す配置構成を採用することが望ましい。
<炭化珪素パワー半導体装置の製造方法>
次に、本実施の形態における炭化珪素パワー半導体装置の製造方法を説明する。
次に、本実施の形態における炭化珪素パワー半導体装置の製造方法を説明する。
図15は、炭化珪素パワー半導体装置の製造方法を説明するフローチャートである。
<<半導体基板の準備工程(S101)>>
まず、n型の炭化珪素からなる基板を準備する。この基板としては、昇華法を使用して作製された基板や、溶液法を使用して作製された基板や、ガス成長法を使用して作製された基板を挙げることができる。さらには、既にエピタキシャル層を積層形成した基板を使用してもよい。この基板は、後述するエピタキシャル層を成長させる前に化学的機械研磨法(CMP法:Chemical Mechanical Polishing)を実施してもよい。
まず、n型の炭化珪素からなる基板を準備する。この基板としては、昇華法を使用して作製された基板や、溶液法を使用して作製された基板や、ガス成長法を使用して作製された基板を挙げることができる。さらには、既にエピタキシャル層を積層形成した基板を使用してもよい。この基板は、後述するエピタキシャル層を成長させる前に化学的機械研磨法(CMP法:Chemical Mechanical Polishing)を実施してもよい。
基板に導入されているn型不純物の濃度は、例えば、1×1018/cm3以上1×1021/cm3以下とすることができる。そして、基板の結晶型は、4H-SiCや6Hや3Cのいずれでもよい。また、基板の上面は、Si面でもC面でもよく、さらには、その他の面方位でもよい。なお、基板としては、オフ角を有する基板を使用することが望ましいが、オフ角の存在しないジャスト基板を使用してもよい。
<<エピタキシャル層の成長工程(S102)>>
キャリアガスにH2ガスを使用して、SiH4ガスとC3H8ガスを1500℃以上の温度で加熱するエピタキシャル成長法を使用することにより、基板上にエピタキシャル層を形成する。具体的に、図16には、基板13上に形成されたエピタキシャル層15が図示されている。ここで、エピタキシャル層15の不純物濃度や膜厚は作製する炭化珪素パワー半導体装置によって異なるが、例えば、不純物濃度は1×1014/cm3以上1×1018/cm3以下とすることが多く、膜厚は数μm以上数十μm以下とすることが多い。なお、エピタキシャル層15を形成する前に高濃度のバッファ層を形成してもよい。バッファ層の不純物濃度は、例えば、1×1018/cm3程度である。
キャリアガスにH2ガスを使用して、SiH4ガスとC3H8ガスを1500℃以上の温度で加熱するエピタキシャル成長法を使用することにより、基板上にエピタキシャル層を形成する。具体的に、図16には、基板13上に形成されたエピタキシャル層15が図示されている。ここで、エピタキシャル層15の不純物濃度や膜厚は作製する炭化珪素パワー半導体装置によって異なるが、例えば、不純物濃度は1×1014/cm3以上1×1018/cm3以下とすることが多く、膜厚は数μm以上数十μm以下とすることが多い。なお、エピタキシャル層15を形成する前に高濃度のバッファ層を形成してもよい。バッファ層の不純物濃度は、例えば、1×1018/cm3程度である。
<<イオン注入領域の形成工程(S103)>>
以下に説明するイオン注入領域の極性は、p型とn型とを反転させてもよい。p型の注入イオンとしては、アルミニウムやボロンを挙げることができる。一方、n型の注入イオンは、窒素やリンを挙げることができる。
以下に説明するイオン注入領域の極性は、p型とn型とを反転させてもよい。p型の注入イオンとしては、アルミニウムやボロンを挙げることができる。一方、n型の注入イオンは、窒素やリンを挙げることができる。
例えば、図17に示すように、上述したエピタキシャル層15にp型半導体領域であるボディ領域19、電位固定領域22、接続領域20およびガード領域21をイオン注入法で形成するとともに、n型半導体領域であるソース領域18、電流拡散領域17およびJFET領域16をイオン注入法で形成するこのとき、ボディ領域19は、p型のエピタキシャル成長法で形成してもよい。
図17に示すように、ソース領域18と電位固定領域22は、エピタキシャル層15の表面に形成される。ボディ領域19は、ソース領域18と接しており、ソース領域18よりも深い箇所に形成される。さらに、ボディ領域19は、電位固定領域22および接続領域20と電気的に接続されている。また、電流拡散領域17は、ボディ領域19と接しており、ボディ領域19よりも深い箇所に形成される。
ガード領域21は、電流拡散領域17と接しており、電流拡散領域17よりも深い箇所に形成される。そして、ガード領域21は、接続領域20を介して、電位固定領域22と電気的に接続されている。JFET領域16は、電流拡散領域17とエピタキシャル層15とを繋ぐ領域であり、互いに隣り合う一対のガード領域21に挟まれる領域である。このJFET領域16は、低抵抗化のためにイオン注入を行ってもよい。
なお、本明細書では、炭化珪素パワー半導体装置が動作する最小限の構成を示していることから、例えば、ターミネーション領域などの機能を付加する構造を作製してもよいし、裏面コンタクトの導電性を上げるために裏面に窒素等のイオンを注入してもよい。
イオン注入工程を実施した後、基板13およびエピタキシャル層15の周囲に不純物活性化アニールのキャップ材である炭素膜を堆積させる。そして、例えば、1600℃以上1800℃以下の温度pで不純物活性化アニールを実施する。その後、キャップ材である炭素膜を酸素プラズマアッシングにより除去する。この工程の後、さらに清浄な表面を得るために、熱酸化膜を形成した後、希釈フッ酸溶液を使用して除去してもよい。
<<トレンチの形成工程(S104)>>
続いて、図18に示すように、ソース領域18とボディ領域19と電流拡散領域17を貫通してガード領域21に底部が達するトレンチTR1を形成する。このトレンチTR1は、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより形成することができる。このとき、トレンチTR1を形成するパターニングの際に使用されるマスクを工夫することによって、例えば、平面視において図3に示すレイアウトのトレンチTR1が形成される。なお、エッチングした表面を清浄化するために、熱酸化膜を形成した後に希釈フッ酸溶液で除去する処理を実施してもよい。
続いて、図18に示すように、ソース領域18とボディ領域19と電流拡散領域17を貫通してガード領域21に底部が達するトレンチTR1を形成する。このトレンチTR1は、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより形成することができる。このとき、トレンチTR1を形成するパターニングの際に使用されるマスクを工夫することによって、例えば、平面視において図3に示すレイアウトのトレンチTR1が形成される。なお、エッチングした表面を清浄化するために、熱酸化膜を形成した後に希釈フッ酸溶液で除去する処理を実施してもよい。
<<ゲート絶縁膜の形成工程(S105)>>
次に、例えば、図19に示すように、CVD法(Chemical Vapor Deposition)を使用することにより、トレンチTR1の内壁にゲート絶縁膜11を形成する。例えば、ゲート絶縁膜11は、厚さ10nm以上100nm以下の堆積酸化膜から構成される。なお、ゲート絶縁膜11は炭化珪素(SiC)からなる基板を熱酸化することにより形成してもよい。この後、ゲート絶縁膜11と基板との界面の改質のために「POA処理」や「PDA処理」を行ってもよい。
次に、例えば、図19に示すように、CVD法(Chemical Vapor Deposition)を使用することにより、トレンチTR1の内壁にゲート絶縁膜11を形成する。例えば、ゲート絶縁膜11は、厚さ10nm以上100nm以下の堆積酸化膜から構成される。なお、ゲート絶縁膜11は炭化珪素(SiC)からなる基板を熱酸化することにより形成してもよい。この後、ゲート絶縁膜11と基板との界面の改質のために「POA処理」や「PDA処理」を行ってもよい。
<<ゲート電極の形成工程(S106)>>
続いて、図19に示すように、CVD法を使用することにより、厚さ100nm以上300nm以下のn型多結晶シリコン膜からなるゲート電極12が形成される。このゲート電極12は、トレンチTR1の内部に埋め込まれるように形成される。
続いて、図19に示すように、CVD法を使用することにより、厚さ100nm以上300nm以下のn型多結晶シリコン膜からなるゲート電極12が形成される。このゲート電極12は、トレンチTR1の内部に埋め込まれるように形成される。
<<電極の形成工程(S107)>>
次に、例えば、図4に示すように、ゲート電極12を覆うように層間絶縁膜23を形成する。その後、ソース領域18と電位固定領域22とコンタクトを取るために、レジスト膜をマスクとして層間絶縁膜23をエッチングすることによりコンタクトホールを形成する。そして、シリサイド用金属膜を堆積させた後、例えば、700℃以上1000℃以下のアニール処理を行うことによってシリサイド化を行い、ソース領域18と電位固定領域22に共通する共通コンタクトを形成する。
次に、例えば、図4に示すように、ゲート電極12を覆うように層間絶縁膜23を形成する。その後、ソース領域18と電位固定領域22とコンタクトを取るために、レジスト膜をマスクとして層間絶縁膜23をエッチングすることによりコンタクトホールを形成する。そして、シリサイド用金属膜を堆積させた後、例えば、700℃以上1000℃以下のアニール処理を行うことによってシリサイド化を行い、ソース領域18と電位固定領域22に共通する共通コンタクトを形成する。
続いて、ゲート電極12とコンタクトを取るために、層間絶縁膜23をエッチングすることにより、ゲート電極用コンタクトホールを形成した後、このゲート電極用コンタクトホールに導体膜を埋め込むことにより、ゲート電極用コンタクトを形成する。
次に、ソース領域18および電位固定領域22と電気的に接続されるソース電極24を形成する。そして、基板13の裏面にドレイン電極14を形成する。
以上のようにして、炭化珪素パワー半導体装置10を製造することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
16 JFET領域
16U JFET領域
21 ガード領域
21A ガード領域
21B ガード領域
21C ガード領域
21U ガード領域
22 電位固定領域
22U 電位固定領域
CL ユニットセル
CL1 ユニットセル
CL2 ユニットセル
CL3 ユニットセル
CL4 ユニットセル
CL5 ユニットセル
CL6 ユニットセル
S1 第1辺
S2 第2辺
TR1 トレンチ
TR2 トレンチ
UCL1 ユニットセル
UCL2 ユニットセル
16U JFET領域
21 ガード領域
21A ガード領域
21B ガード領域
21C ガード領域
21U ガード領域
22 電位固定領域
22U 電位固定領域
CL ユニットセル
CL1 ユニットセル
CL2 ユニットセル
CL3 ユニットセル
CL4 ユニットセル
CL5 ユニットセル
CL6 ユニットセル
S1 第1辺
S2 第2辺
TR1 トレンチ
TR2 トレンチ
UCL1 ユニットセル
UCL2 ユニットセル
Claims (12)
- シリコンよりもバンドギャップの大きな半導体材料を主成分として含み、
複数のトレンチと、
前記複数のトレンチの底部を覆う複数のガード領域と、
前記複数のガード領域と接するJFET領域と、
を備える、半導体装置であって、
前記半導体装置は、複数のユニットセルを有し、
前記複数のユニットセルのそれぞれは、
第1方向に並ぶ複数の第1トレンチと、
前記第1方向と交差する第2方向に並ぶ複数の第2トレンチと、
を含み、
平面視において、前記複数の第1トレンチと前記複数の第2トレンチは、前記複数のガード領域のうちの単一のガード領域に内包されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第1トレンチのうちの1つの第1トレンチと、前記複数の第2トレンチのうちの1つの第2トレンチは、共通するトレンチである、半導体装置。 - 請求項1に記載の半導体装置において、
前記第1方向と前記第2方向は直交する、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のユニットセルのそれぞれは、平面視において、少なくとも互いに交差する第1辺と第2辺を有する平面形状から構成され、
前記第1辺および前記第2辺は、ともに前記JFET領域と接する、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の第1トレンチと前記複数の第2トレンチは、平面視において、アレイ状に配置されている、半導体装置。 - 請求項1に記載の半導体装置において、
前記複数のユニットセルのそれぞれは、平面視において、矩形形状から構成され、
前記複数のユニットセルのそれぞれは、
前記JFET領域の一部を構成する第1JFET領域と、
前記複数のガード領域の一部を構成する第1ガード領域と、
前記第1ガード領域と電気的に接続された第1電位固定領域と、
を含む、半導体装置。 - 請求項6に記載の半導体装置において、
前記第1JFET領域は、平面視において、前記矩形形状の中央部に配置され、
前記第1電位固定領域は、平面視において、前記矩形形状の外周部に配置されている、半導体装置。 - 請求項6に記載の半導体装置において、
前記第1電位固定領域は、平面視において、前記矩形形状の中央部に配置され、
前記第1JFET領域は、平面視において、前記矩形形状の外周部に配置されている、半導体装置。 - 請求項6に記載の半導体装置において、
前記複数のユニットセルは、平面視において、
第1列に配置された複数の第1ユニットセルと、
第2列に配置された複数の第2ユニットセルと、
を含み、
前記複数の第1ユニットセルのそれぞれの角部と前記複数の第2ユニットセルのそれぞれの角部は互いに列方向にずれている、半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体材料は、炭化珪素である、半導体装置。 - シリコンよりもバンドギャップの大きな半導体材料を主成分として含み、
複数のトレンチと、
前記複数のトレンチの底部を覆う複数のガード領域と、
前記複数のガード領域と接するJFET領域と、
を備える、半導体装置であって、
前記半導体装置は、複数のユニットセルを有し、
前記複数のユニットセルのそれぞれは、
第1平面形状の第1トレンチと、
前記第1平面形状とは異なる第2平面形状の複数の第2トレンチと、
を含み、
平面視において、前記第1トレンチと前記複数の第2トレンチは、前記複数のガード領域のうちの単一のガード領域に内包されている、半導体装置。 - 請求項11に記載の半導体装置において、
前記第1平面形状は、第1方向に長辺を有する長方形形状であり、
前記第2平面形状は、正方形形状であり、
前記複数の第2トレンチは、前記第1方向に並んで配置されている、半導体装置。
Priority Applications (2)
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021082200A JP2022175621A (ja) | 2021-05-14 | 2021-05-14 | 半導体装置 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2021082200A Pending JP2022175621A (ja) | 2021-05-14 | 2021-05-14 | 半導体装置 |
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2021
- 2021-05-14 JP JP2021082200A patent/JP2022175621A/ja active Pending
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