DE112021006569T5 - Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung - Google Patents

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Lars Knoll
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Abstract

Es wird eine Leistungshalbleitervorrichtung (1) beschrieben, umfassend: - eine erste Hauptelektrode (3), - eine zweite Hauptelektrode (4), -eine Gateelektrodenschicht (5) zwischen der ersten Hauptelektrode (3) und der zweiten Hauptelektrode (4), - einen Halbleiterschichtstapel (2) zwischen der ersten Hauptelektrode (3) und der zweiten Hauptelektrode (4) und in elektrischem Kontakt mit diesen, wobei der Halbleiterschichtstapel (2) umfasst: - unterschiedlich dotierte Halbleiterschichten, wobei sich mindestens zwei Halbleiterschichten hinsichtlich mindestens eines von ihrem Leitfähigkeitstyp und ihrer Dotierungskonzentration unterscheiden, -mehrere säulenförmige oder finnenförmige Gebiete (20), die durch die Gateelektrodenschicht (5) verlaufen und die jeweils eine an der ersten Hauptelektrode (3) angeordnete Kontaktschicht (21) mit einer ersten Dotierungskonzentration und mit einem ersten Leitfähigkeitstyp umfassen, wobei sich jede Kontaktschicht (21) zu einer der ersten Hauptelektrode (3) zugewandten Seite (5A) der Gateelektrodenschicht (5) erstreckt, wobei sich die Kontaktschichten (21) benachbarter säulenförmiger oder finnenförmiger Gebiete (20, 930) auf der Seite der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, vereinigen, so dass die Kontaktschichten (21) benachbarter säulenförmiger oder finnenförmiger Gebiete (20, 930) auf der der ersten Hauptelektrode (3, 921) zugewandten Seite der Gateelektrodenschicht (5, 94) kontinuierlich angeordnet sind.

Description

  • Es wird eine Leistungshalbleitervorrichtung bereitgestellt. Es wird außerdem ein Herstellungsverfahren für eine solche Leistungshalbleitervorrichtung bereitgestellt. Die Leistungshalbleitervorrichtung kann eine Siliziumkarbid-Vorrichtung sein.
  • Vorrichtungen auf Siliziumkarbid-Basis (SiC-Basis) weisen im Vergleich zu herkömmlichen Vorrichtungen auf Siliziumbasis (Si-Basis) eine viel höhere Durchschlagsfeldstärke und Wärmeleitfähigkeit auf und ermöglichen das Erreichen ansonsten unerreichbarer Effizienzniveaus. 4H-SiC ist aufgrund der Fortschritte auf dem Gebiet der 4H-SiC-Wachstumstechnologie sowie seiner attraktiven elektronischen Eigenschaften, wie z. B. der größeren Bandlücke im Vergleich mit anderen verfügbaren Wafermaßstab-Polytypen, z. B. 6H-SiC oder 3C-SiC, ein geeigneter Polytyp für Leistungselektronik, wie z. B. Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) oder Akkumulationsmodus-MOSFETs (ACCUFETs). Obwohl 4H-SiC-Leistungs-MOSFETs und -Leistungs-ACCUFETS bereits kommerziell erhältlich sind, besteht ein großer Raum für Verbesserungen, zum Beispiel hinsichtlich der Inversionskanalmobilität von Leistungs-MOSFETs, um den Einschaltwiderstand Ron weiter zu senken.
  • Die meisten im Handel erhältlichen Leistungs-Feldeffekttransistoren auf Basis von Siliziumkarbid (SiC) werden mit einem planaren Design implementiert, bei dem ein Kanal auf einer Fläche eines Wafers ausgebildet wird, wie z. B. bei einem vertikalen doppelt diffundierten Metalloxid-Halbleiter-Feldeffekttransistor (VDMOS). Jedoch ist es schwierig, Stromdichten in diesen Vorrichtungen zu erhöhen, da die p-Typ-Implantationen in einem n-Kanal-VDMOS die Gates eines parasitären Sperrschicht-Feldeffekttransistors (JFET) bilden, die tendenziell die Breite des Stromflusses reduzieren.
  • Trench-Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) ermöglichen aufgrund des Fehlens des parasitären JFET das Erreichen eines niedrigen Einschaltwiderstands Ron. Außerdem ermöglicht die Trench-MOSFET-Architektur bei SiC eine Optimierung der Ladungsträgermobilität durch die Gestaltung des Kanals in Bezug auf verschiedene kristallografische Ebenen. Ein SiC-Trench-MOSFET ist zum Beispiel aus US 2018/0350977 A1 bekannt. An sich bekannte Verfahren zum Herstellen von Trench-MOSFETs auf SiC-Basis setzen auf ein Ätzen eines tiefen Grabens in SiC zum Ausbilden der grabenartigen Gateelektroden. Ein Ätzen von SiC ist im Vergleich mit einem Ätzen anderer Halbleitermaterialien, wie z. B. Silizium (Si), schwierig und kostspielig.
  • Während für höhere Spannungsklassen >3 kV der Driftschichtwiderstand Rdrift den Einschaltwiderstand Ron dominiert, ist eine Reduzierung des letzteren jedoch in kommerziell relevanteren niedrigeren Spannungsklassen (z. B. Spannungsklassen ≤1,7 kV) - verwendet für Elektro- und Hybridelektrofahrzeuge (EVs/HEVs) - unverzichtbar, um die Leistungs- und Schaltverluste im eingeschalteten Zustand erheblich zu reduzieren. Hierbei ist Ron weiterhin deutlich höher als ideal, wie in 1 dargestellt. In dieser Hinsicht stellt die geringe Inversionskanalmobilität eine der Hauptherausforderungen dar, die eine erhebliche Auswirkung auf die Vorrichtungskosten und damit auf die weit verbreitete Anwendung von SiC-Leistungs-MOSFETs aufweisen können. Die Steigerung der Inversionskanalmobilität unter Verwendung verbesserter Gatestapel sowie SiC/Oxid-Grenzflächen zeigte einen begrenzten Erfolg, ist aber als einer der wichtigsten Meilensteine in der Entwicklung und Kommerzialisierung von SiC-Leistungs-MOSFETs bekannt. In den späten 90er Jahren ermöglichte die Einführung der Stickstoffmonoxid-Nachoxidation (NO-Nachoxidation) für 6H-SiC und ihre Anwendung auf 4H-SiC-MOSFETs im Jahr 2001 einen enormen Anstieg der Elektronenmobilität in der Inversionsschicht, da die Einführung von Stickstoff (N) in der Nähe der Grenzfläche durch NO-Tempern die Grenzflächendefektdichte Dit reduziert (siehe 2). Es besteht jedoch eine starke Nachfrage nach Vorrichtungen mit höherer Mobilität, die über die NO-getemperten SiC-MOSFETs nach dem Stand der Technik hinausgehen, insbesondere um SiC-MOSFETs auf die Niederspannungsklassenmärkte auszuweiten.
  • Außerdem könnten folgende Probleme durch eine höhere Kanalmobilität zusätzlich zum Erreichen des idealen/niedrigeren Ron vermieden werden:
    1. a) das Gate kann mit niedrigeren Spannungen angesteuert werden, was zu kleineren elektrischen Feldern in der Gateoxidschicht führt, was die Schwellenwertstabilität und eine Langzeitzuverlässigkeit des Oxids verbessert, und
    2. b) eine aggressive Skalierung der Transistorkanallänge ist nicht erforderlich, um den Kanalwiderstand zu verringern, weswegen Kurzkanaleffekte vermieden werden können.
  • Alternative Strategien zum Reduzieren von Grenzflächendefekten über die NO-Behandlung hinaus sind die Einführung von Grenzflächenschichten mit Spurenverunreinigungen, Oberflächengegendotierung, Oxidationen bei höheren Temperaturen und alternative unpolare Kristallflächen (anstelle einer herkömmlichen polaren Si-Fläche) aufgrund ihrer inhärent hohen Mobilität.
  • Neben der Inversionskanalmobilität und dem Driftschichtwiderstand Rdrift sind andere Parameter vorhanden, die den Einschaltwiderstand Ron beeinflussen und daher verbesserungswürdig sind, wie zum Beispiel der Source-Widerstand RS, der alle Widerstände zwischen einem Sourceanschluss der Vorrichtung zu einem Kanal der Vorrichtung darstellt und zum Beispiel den Widerstand von Drahtbonds, einer Sourcemetallisierung und einer Sourceschicht umfasst.
  • Dokumente US 2019/0371889 A1 , EP 3 264 470 A1 , DE 102 27 831 A1 und US 2017/0077304 A1 betreffen Halbleitervorrichtungen.
  • Ein zu lösendes Problem besteht darin, eine Leistungshalbleitervorrichtung bereitzustellen, die eine hohe Effizienz aufweist.
  • Ausführungsbeispiele der Offenbarung gehen die vorstehenden Mängel durch eine Leistungshalbleitervorrichtung und durch ein Herstellungsverfahren, wie in den unabhängigen Patentansprüchen definiert, an. Beispiele für Weiterentwicklungen bilden den Gegenstand der abhängigen Patentansprüche.
  • Gemäß zumindest einer Ausführungsform umfasst die Leistungshalbleitervorrichtung eine erste Hauptelektrode, eine zweite Hauptelektrode und eine Gateelektrodenschicht zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode. Fakultativ umfasst die Leistungshalbleitervorrichtung außerdem eine erste Isolationsschicht, die mindestens einen von mehreren ersten Isolationsschichtabschnitten, die die Gateelektrodenschicht durchqueren, und von mindestens einem zweiten Isolationsschichtabschnitt, der auf einer Seite der Gateelektrodenschicht, die der zweiten Hauptelektrode zugewandt ist, angeordnet ist, umfasst. Der zweite Isolationsschichtabschnitt kann eine kontinuierliche Schicht oder eine diskontinuierliche Schicht sein, die mehrere zweite Isolationsschichtabschnitte umfasst. Zum Beispiel bedeutet „durchqueren“ „durch etwas verlaufen“.
  • Und die Leistungshalbleitervorrichtung umfasst einen Halbleiterschichtstapel zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode und in elektrischem Kontakt mit diesen. Hierbei bedeutet eine Anordnung des Halbleiterschichtstapels „zwischen“ der ersten Hauptelektrode und der zweiten Hauptelektrode, dass die erste Hauptelektrode und die zweite Hauptelektrode einen Raum definieren, in dem der Halbleiterschichtstapel angeordnet ist. Der Halbleiterschichtstapel enthält Siliziumkarbid.
  • Des Weiteren umfasst der Halbleiterschichtstapel unterschiedlich dotierte Halbleiterschichten, wobei sich mindestens zwei Halbleiterschichten hinsichtlich mindestens eines von ihrem Leitfähigkeitstyp und ihrer Dotierungskonzentration unterscheiden. Der Halbleiterschichtstapel umfasst außerdem mehrere säulenförmige oder finnenförmige Gebiete, die die Gateelektrodenschicht durchqueren und die jeweils eine an der ersten Hauptelektrode angeordnete Kontaktschicht mit einer ersten Dotierungskonzentration und mit einem ersten Leitfähigkeitstyp umfassen. Jede Kontaktschicht erstreckt sich zu einer Seite der Gateelektrodenschicht, die der ersten Hauptelektrode zugewandt ist. Die Gateelektrodenschicht kann seitlich durch die Kontaktschichten überwachsen sein, so dass ihre der ersten Hauptelektrode zugewandte Seite zumindest teilweise mit den Kontaktschichten abgedeckt ist.
  • Während des Betriebs der Leistungshalbleitervorrichtung fließt in einem eingeschalteten Zustand der Leistungshalbleitervorrichtung, das heißt zum Beispiel wenn eine positive Gatevorspannung angelegt wird, ein Strom durch den Halbleiterschichtstapel zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode. In einem ausgeschalteten Zustand der Leistungshalbleitervorrichtung, das heißt zum Beispiel wenn die Gatevorspannung null beträgt, ist ein Stromfluss zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode blockiert. Zum Beispiel ist die erste Hauptelektrode die Sourceelektrode und die zweite Hauptelektrode ist die Drainelektrode der Leistungshalbleitervorrichtung. Des Weiteren kann jedes säulenförmige oder finnenförmige Gebiet eine Sourceschicht an der ersten Hauptelektrode umfassen, wobei die Sourceschicht die Kontaktschicht umfasst oder aus der Kontaktschicht besteht.
  • Die Kontaktschichten können ein Material mit einer breiten Bandlücke umfassen oder daraus bestehen, wie z. B. mindestens eines von Siliziumkarbid, zum Beispiel 3C-SiC, oder GaN. Des Weiteren können die Kontaktschichten stark dotierte Schichten sein. Zum Beispiel kann die erste Dotierungskonzentration in einem Bereich zwischen 1019 und 1020 cm-3 liegen.
  • Die Gateelektrodenschicht kann eine stark dotierte Si-Schicht oder eine Metallschicht, zum Beispiel eine Schicht aus Al, sein.
  • Im Kontext der vorliegenden Anmeldung können „säulenförmige Gebiete“ Gebiete sein, die eine Haupterstreckungsrichtung aufweisen, die schräg oder senkrecht zu einer Vorrichtungsebene verläuft, die eine Haupterstreckungsebene der Vorrichtung darstellt. Des Weiteren können „finnenförmige Gebiete“ Gebiete sein, die eine Haupterstreckungsrichtung entlang der Vorrichtungsebene aufweisen. Zum Beispiel können die säulenförmigen Gebiete jeweils die Form eines Kegelstumpfes, eines Pyramidenstumpfes, eines Prismas oder eines Zylinders aufweisen. Die finnenförmigen Gebiete können jeweils die Form eines Prismas aufweisen.
  • Die säulenförmigen oder finnenförmigen Gebiete können als Nanodrähte oder Mikrodrähte bezeichnet werden. Zum Beispiel betrifft das Dokument US 2016/0351391 A1 die Herstellung von Halbleiter-Nanodrähten.
  • Gemäß zumindest einer Ausführungsform weist jedes säulenförmige oder finnenförmige Gebiet eine erste seitliche Erstreckung entlang der Vorrichtungsebene auf, die unter 2 µm oder unter 1 µm beträgt. Die erste seitliche Erstreckung ist die kürzere von zwei schräg zueinander verlaufenden seitlichen Erstreckungen.
  • Die Kontaktschichten, die sich zur Seite der Gateelektrodenschicht, die der ersten Hauptelektrode zugewandt ist, erstrecken, weisen den Vorteil auf, dass jedes säulenförmige oder finnenförmige Gebiet eine vergrößerte Kontaktfläche an der Seite, die der ersten Hauptelektrode zugewandt ist, aufweist. Zum Beispiel kann die Kontaktfläche jedes säulenförmigen oder finnenförmigen Gebiets um mindestens einen Faktor 2 vergrößert werden.
  • Die vergrößerten Kontaktflächen weisen den positiven Effekt eines reduzierten Kontaktwiderstands am Übergang zwischen der ersten Hauptelektrode und den Kontaktschichten auf und können daher den Sourcewiderstand RS reduzieren.
  • Gemäß zumindest einer Ausführungsform der Leistungshalbleitervorrichtung vereinigen sich die Kontaktschichten benachbarter säulenförmiger oder finnenförmiger Gebiete auf der Seite der Gateelektrodenschicht, die der ersten Hauptelektrode zugewandt ist. Mit anderen Worten sind die Kontaktschichten benachbarter säulenförmiger oder finnenförmiger Gebiete auf der der ersten Hauptelektrode zugewandten Seite der Gateelektrodenschicht kontinuierlich angeordnet.
  • Gemäß zumindest einer Ausführungsform der Leistungshalbleitervorrichtung umfasst der Halbleiterschichtstapel mehrere Kanalschichten, die jeweils einem säulenförmigen oder finnenförmigen Gebiet zugeordnet sind und an Seiten der Kontaktschichten, die von der ersten Hauptelektrode abgewandt sind, angeordnet sind. Die Kanalschichten weisen eine zweite Dotierungskonzentration und einen zweiten Leitfähigkeitstyp auf, wobei sich zumindest entweder die zweite Dotierungskonzentration von der ersten Dotierungskonzentration unterscheidet oder sich der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp unterscheidet. Die Kanalschichten können Siliziumkarbid, zum Beispiel 3C-SiC, umfassen oder daraus bestehen.
  • Zum Beispiel ist der erste Leitfähigkeitstyp n-Typ, während der zweite Leitfähigkeitstyp p-Typ ist. Jedoch ist es auch möglich, dass der erste Leitfähigkeitstyp p-Typ ist und der zweite Leitfähigkeitstyp n-Typ ist. Des Weiteren können der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp gleich, zum Beispiel n-Typ oder p-Typ, sein. Wenn der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp den gleichen Typ, zum Beispiel n-Typ, aufweisen, kann die erste Dotierungskonzentration zum Beispiel um mindestens einen Faktor 10 die zweite Dotierungskonzentration übersteigen. Zum Beispiel kann die erste Dotierungskonzentration in einem Bereich zwischen 1019 und 1020 cm-3 liegen, während die zweite Dotierungskonzentration in einem Bereich zwischen 1016 und 1017 cm-3 liegen kann.
  • Gemäß zumindest einer Ausführungsform der Leistungshalbleitervorrichtung ist die erste Isolationsschicht zwischen der Gateelektrodenschicht und den Kanalschichten angeordnet, so dass die Gateelektrodenschicht von jeder der Kanalschichten elektrisch getrennt ist. Die erste Isolationsschicht kann mindestens eines von Siliziumdioxid oder Siliziumnitrid umfassen oder daraus bestehen. Eine Schichtdicke der ersten Isolationsschicht liegt zum Beispiel in einem Bereich zwischen 5 und 500 nm, wobei die Schichtdicke eine maximale Erstreckung in einer Richtung parallel zu einer Flächennormalen der ersten Isolationsschicht bezeichnet.
  • Die Form der ersten Isolationsschichtabschnitte kann der Form der seitlichen Flächen der säulenförmigen oder finnenförmigen Gebiete entsprechen, die, wie vorstehend erwähnt, jeweils die Form eines Kegelstumpfs, eines Pyramidenstumpfs, eines Prismas oder eines Zylinders aufweisen können. Die ersten Isolationsschichtabschnitte können sich jeweils direkt auf der/den seitlichen Fläche(n) der mehreren säulenförmigen oder finnenförmigen Gebiete erstrecken, so dass die mehreren ersten Isolationsschichtabschnitte zumindest einen Abschnitt der Kontaktschicht jedes säulenförmigen oder finnenförmigen Gebietes abdecken.
  • Gemäß zumindest einer Ausführungsform der Leistungshalbleitervorrichtung sind die Kanalschichten zumindest teilweise in einer gemeinsamen Ebene mit der Gateelektrodenschicht angeordnet, und die erste Isolationsschicht umfasst erste Isolationsschichtabschnitte, die sich auf seitlichen Flächen der säulenförmigen oder finnenförmigen Gebiete erstrecken. Diese Ausführungsform ermöglicht ein MOSFET- oder ACCUFET-Design der Leistungshalbleitervorrichtung.
  • Der Hauptunterschied zwischen einem ACCUFET, der einen Akkumulationskanal verwendet, und einem Metalloxid-Halbleiter-FET, der einen Inversionskanal verwendet, besteht im Vorhandensein einer Kanalschicht, das heißt einer Akkumulationsschicht, unter und/oder neben der ersten Isolationsschicht. Die Dicke, die Länge und die Dotierungskonzentration dieser Akkumulationsschicht können sorgfältig gewählt werden, so dass sie in Betrieb vollständig verarmt ist.
  • Gemäß zumindest einer Ausführungsform weisen, zum Beispiel wenn die Leistungshalbleitervorrichtung ein ACCUFET-Design aufweist, der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp den gleichen Typ, zum Beispiel n-Typ, auf und die erste Dotierungskonzentration übersteigt die zweite Dotierungskonzentration, zum Beispiel um mindestens einen Faktor 10. Zum Beispiel kann die erste Dotierungskonzentration in einem Bereich zwischen 1019 und 1020 cm-3 liegen, während die zweite Dotierungskonzentration in einem Bereich zwischen 1016 und 1017 cm-3 liegen kann.
  • Gemäß zumindest einer Ausführungsform sind, zum Beispiel wenn die Leistungshalbleitervorrichtung ein MOSFET-Design aufweist, der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp unterschiedlich, und jedes säulenförmige oder finnenförmige Gebiet kann eine Drainschicht des ersten Leitfähigkeitstyps umfassen, die auf einer von der Kontaktschicht abgewandten Seite der Kanalschicht angeordnet ist. Zum Beispiel umfasst die Drainschicht 4H-SiC oder 6H-SiC.
  • Die ersten Isolationsschichtabschnitte können jeweils seitlich teilweise oder vollständig ein entsprechendes der säulenförmigen oder finnenförmigen Gebiete umgeben, um mehrere vertikale Gate-All-Around-Feldeffekttransistorzellen auszubilden. Gate-All-Around-Feldeffekttransistorzellen ermöglichen eine äußerst effiziente Gatesteuerung. Im Kontext der vorliegenden Anmeldung bedeutet „seitlich“ parallel zur Vorrichtungsebene. Hierbei kann die erste Isolationsschicht aus den ersten Isolationsschichtabschnitten bestehen.
  • Die Leistungshalbleitervorrichtung kann eine zweite Isolationsschicht umfassen, die auf einer von der ersten Hauptelektrode abgewandten Seite der Gateelektrodenschicht angeordnet ist. Zum Beispiel umfasst die zweite Isolationsschicht SiO2. Des Weiteren kann die zweite Isolationsschicht eine Spin-on-Glass-Schicht (SOG-Schicht) sein. Die zweite Isolationsschicht verringert eine parasitäre Kapazität der Gateelektrodenschicht.
  • Gemäß zumindest einer Ausführungsform der Leistungshalbleitervorrichtung sind, zum Beispiel wenn die Leistungshalbleitervorrichtung ein planares MOSFET-Design, wie z. B. VDMOS-Design, aufweist, die Kanalschichten in einer Ebene angeordnet, die von einer Ebene der Gateelektrodenschicht verschieden ist, und die erste Isolationsschicht umfasst zweite Isolationsschichtabschnitte, die auf einer der zweiten Hauptelektrode zugewandten Seite der Gateelektrodenschicht angeordnet sind. Darüber hinaus kann die erste Isolationsschicht aus den zweiten Isolationsschichtabschnitten bestehen. Zum Beispiel weisen die zweiten Isolationsschichtabschnitte eine planare Ausgestaltung auf. Hierbei können der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp verschieden sein, und eine Drainschicht des ersten Leitfähigkeitstyps kann auf Seiten der Kanalschichten angeordnet sein, die von den Kontaktschichten abgewandt sind. Zum Beispiel umfasst die Drainschicht 4H-SiC oder 6H-SiC. Des Weiteren kann die Leistungshalbleitervorrichtung lediglich finnenförmige Gebiete umfassen.
  • Gemäß zumindest einer Ausführungsform umfasst die Leistungshalbleitervorrichtung eine zwischenliegende Isolationsschicht, die zwischen der Gateelektrodenschicht und der Kontaktschicht jedes säulenförmigen oder finnenförmigen Gebiets zumindest auf der Seite der Gateelektrodenschicht, die der ersten Hauptelektrode zugewandt ist, angeordnet ist. Zum Beispiel umfasst die zwischenliegende Isolationsschicht SiO2. Des Weiteren kann die zweite Isolationsschicht eine Spin-on-Glass-Schicht (SOG-Schicht) sein.
  • Wie vorstehend erwähnt, kann die Kanalschicht 3C-SiC umfassen und die Drainschicht kann 4H-SiC oder 6H-siC umfassen. Hierbei besteht die Idee darin, die Vorteile zweier SiC-Polytypen, d. h. 3C-SiC und 4H-SiC oder alternativ 3C-SiC und 6H-SiC, zu kombinieren, um leistungsstarke SiC-Leistungsvorrichtungen zu ermöglichen Während der Einsatz von 4H-SiC oder alternativ 6H-SiC in der Drainschicht aufgrund seiner höheren Bandlücke eine gute Blockierfähigkeit sicherstellt, wird 3C-SiC als ein Kanalmaterial eingesetzt, da bei 3C-SiC Kanalmobilitäten gemessen wurden, die 160 cm2/vs übersteigen. Im Fall von SiC sind Near Interface Traps (NITs, Fallen in der Nähe der Grenzfläche) eine wichtige Klasse von Grenzflächendefekten, die innerhalb des Oxids sehr nahe an der Grenzfläche in Si- und SiC-MOS-Strukturen zu finden sind. In letzterem sind sie für die hohe Konzentration neutraler Defektzustände nahe der Leitungsbandkante (EC-ET<0,2 eV) verantwortlich, wie in 2 dargestellt. Jedoch sind die Verteilung und die Dichte von NITs stark vom Polytyp von SiC abhängig. Während die Dichte von NITs bei 4H-SiC oder 6H-SiC zur Leitungsbandkante hin nahezu exponentiell zunimmt, bleibt sie bei 3C-SiC relativ niedrig. Außerdem sind Defektzustände in der unteren Hälfte der Bandlücke (nahe dem Valenzband, siehe 2) donorartig und weisen keinen direkten Einfluss auf die n-Typ-Ladungsträgermobilität auf. Defektzustände in der Nähe des Leitungsbandes sind jedoch akzeptorartig und können negativ geladen werden, zum Beispiel wenn eine Gatespannung angelegt wird. Folglich werden Elektronen im Inversionskanal gefangen, sie werden nahezu unbeweglich und wirken als Kühlmittelstreuzentren, was die n-Kanal-Mobilität erheblich begrenzt. Daher weisen 3C-SiC/Oxid-Grenzflächen in Leistungs-MOSFET-Vorrichtungen im Vergleich zu ihren 4H-SiC/Oxid- oder 6H-SiC/Oxid-Gegenstücken eine geringere Grenzflächendefektdichte Dit und infolgedessen eine höhere Kanalmobilität auf.
  • In einem Ausführungsbeispiel umfasst die Leistungshalbleitervorrichtung einen Träger, auf dem der Halbleiterschichtstapel angeordnet wird. Der Träger kann ein Substrat oder eine Substratschicht sein, auf dem/der der Halbleiterschichtstapel epitaktisch aufgewachsen wurde.
  • Gemäß zumindest einer Ausführungsform ist die Leistungshalbleitervorrichtung eine Leistungsvorrichtung. Zum Beispiel ist die Leistungshalbleitervorrichtung für einen maximalen Strom durch die Kanalschicht von mindestens 10 A oder von mindestens 50 A eingerichtet. Optional beträgt der maximale Strom höchstens 500 A. Alternativ oder zusätzlich ist die Leistungshalbleitervorrichtung für eine maximale Spannung von mindestens 0,65 kV oder von mindestens 1,2 kV ausgelegt. Als eine Option kann die maximale Spannung maximal 6,5 kV betragen.
  • Die Leistungshalbleitervorrichtung ist zum Beispiel für ein Leistungsmodul in einem Fahrzeug vorgesehen, um Gleichstrom von einer Batterie in Wechselstrom für einen Elektromotor, zum Beispiel in Hybridfahrzeugen oder Plug-in-Elektrofahrzeugen, umzuwandeln.
  • In einer Ausführungsform umfasst die Leistungshalbleitervorrichtung mehrere Nanodrähte oder Mikrodrähte, die auch als Säulen bezeichnet werden, die aus einem Halbleitermaterial hergestellt sind, und ein Akkumulationskanal ist in den Drähten ausgebildet, so dass die Drähte ausschließlich aus Material des gleichen Leitfähigkeitstyps, wie n-Typ-SiC, bestehen können.
  • In mindestens einer Ausführungsform umfasst die Leistungshalbleitervorrichtung:
    • - eine erste Hauptelektrode, zum Beispiel eine kontinuierliche metallische Schicht,
    • - eine zweite Hauptelektrode, zum Beispiel eine weitere kontinuierliche metallische Schicht,
    • - einen Halbleiterschichtstapel zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode und fakultativ in direktem Kontakt mit der ersten Hauptelektrode und der zweiten Hauptelektrode, und
    • - eine Gateelektrodenschicht zwischen der ersten Hauptelektrode und der zweiten Hauptelektrode, jedoch von der ersten Hauptelektrode und der zweiten Hauptelektrode elektrisch getrennt, wobei
    • - der Halbleiterschichtstapel mehrere Säulen in Kontakt mit der ersten Hauptelektrode umfasst, wobei die Säulen auch als Nanodrähte oder Mikrodrähte bezeichnet werden,
    • - die Säulen durch die Gateelektrodenschicht, zum Beispiel vollständig durch die Gateelektrodenschicht verlaufen, was auch als ein Durchqueren der Gateelektrodenschicht bezeichnet wird,
    • - der gesamte Halbleiterschichtstapel vollständig oder stellenweise von der ersten Hauptelektrode bis zur zweiten Hauptelektrode entlang von Richtungen senkrecht zu einer gemeinsamen Ebene den gleichen Leitfähigkeitstyp, zum Beispiel n-Typ, aufweist,
    • - jede der Säulen ein oberes Gebiet an der ersten Hauptelektrode mit einer ersten Dotierungskonzentration umfasst, wobei das obere Gebiet in direktem Kontakt mit der ersten Hauptelektrode stehen kann,
    • - auf Seiten der oberen Gebiete, die von der ersten Hauptelektrode abgewandt sind, und in der gemeinsamen Ebene mit der Gateelektrodenschicht jede der Säulen ein Kanalgebiet mit einer zweiten Dotierungskonzentration umfasst, und
    • - die erste Dotierungskonzentration um mindestens einen Faktor 5 oder mindestens einen Faktor 10 oder mindestens einen Faktor 50 oder mindestens einen Faktor 200 die zweite Dotierungskonzentration übersteigt.
  • Zum Beispiel umfassen die Säulen jeweils ein unteres Gebiet auf einer der zweiten Hauptelektrode zugewandten Seite des jeweiligen Kanalgebiets, und eine dritte Dotierungskonzentration der unteren Gebiete ist die erste Dotierungskonzentration mit einer Toleranz von maximal einem Faktor zwei.
  • Daher besteht in der hier beschriebenen Leistungshalbleitervorrichtung der aufgewachsene Halbleiterschichtstapel von der ersten Hauptelektrode zur zweiten Hauptelektrode entlang von Richtungen senkrecht zur gemeinsamen Ebene ausschließlich aus zum Beispiel n-Typ-SiC, um zum Beispiel einen SiC-AccuFET, das heißt einen Akkumulationskanal-Feldeffekttransistor, zu realisieren. Der Hauptunterschied zwischen einem AccuFET, der einen Akkumulationskanal verwendet, und einem herkömmlichen Metalloxid-Halbleiter-FET, der einen Inversionskanal verwendet, besteht im Vorhandensein eines dünnen n-Kanalgebiets, das heißt einer Akkumulationsschicht, unter und/oder neben einem Gateisolator. Die Dicke, die Länge und die n-Dotierungskonzentration dieser Akkumulationsschicht können sorgfältig gewählt werden, so dass sie in Betrieb vollständig verarmt ist.
  • Dies verursacht eine Potentialbarriere zwischen zum Beispiel einer höher dotierten n+-dotierten Source und niedriger dotierten n-dotierten Driftgebieten, was zu einer selbstsperrenden Vorrichtung führt, bei der die gesamte Drainspannung durch die n-dotierten Driftgebiete getragen wird. Daher kann die Leistungshalbleitervorrichtung hohe Durchlassspannungen bei einer Gatevorspannung von null mit geringen Leckströmen blockieren. Wenn eine positive Gatevorspannung angelegt wird, wird ein Akkumulationskanal von Elektronen an einer Isolator-SiC-Grenzfläche erzeugt und somit wird ein Pfad mit niedrigem Widerstand für den Elektronenstromfluss von der Source zum Drain erreicht. Diese Struktur bietet die Möglichkeit, den Akkumulationskanal von der Isolatorgrenzfläche wegzubewegen, wodurch der Einfluss einer schlechten Grenzflächenqualität auf die Mobilität des Akkumulationskanals beseitigt wird.
  • Zum Beispiel wird eine sogenannte „Gate-Zuerst“-Integration vorgeschlagen. Das heißt, der Gateisolator, das Gate selbst, das aus stark dotiertem Si oder aus mindestens einem Metall sein kann, und eine Gatepassivierung werden vor dem selektiven Wachstumsschritt unter Verwendung standardmäßiger Schichtabscheidungs- und thermischer Oxidationstechniken abgeschieden, um bestmögliche Schichtqualitäten, zum Beispiel für den Gateisolator zu gewährleisten.
  • Dementsprechend kann die hier beschriebene Leistungshalbleitervorrichtung auf selektiv aufgewachsenen SiC-Säulen in einem Halbleiterschichtstapel basieren, der 3C-SiC und 4H-SiC auf einem Substrat aus zum Beispiel dotiertem oder undotiertem Si oder einem Material mit großer Bandlücke, wie z. B. SiC, Saphir oder GaN, umfasst, wobei die Leistungshalbleitervorrichtung das AccuFET-Design aufweisen kann und mittels eines selbstjustierenden Gate-Zuerst-Prozesses hergestellt werden kann.
  • Gemäß zumindest einer Ausführungsform ist die Gateelektrodenschicht eine kontinuierliche Schicht. Daher kann genau eine Gateelektrodenschicht vorhanden sein, die betrachtet in einer Draufsicht mehrere Löcher aufweist, in denen die Säulen angeordnet sind. Daher kann die Gateelektrode auf einen Raum seitlich benachbart zu den Säulen beschränkt sein und sie überschreitet die Säulen entlang einer Wachstumsrichtung und/oder einer Haupterstreckungsrichtung der Säulen möglicherweise nicht; „seitlich“ bezieht sich auf eine Richtung parallel zur gemeinsamen Ebene, in der die Gateelektrodenschicht angeordnet ist. Dies schließt nicht aus, dass die Gateelektrodenschicht mit mindestens einer Gateelektrodenleitung elektrisch kontaktiert ist, die nicht zwischen den Säulen angeordnet ist und die eine größere Erstreckung senkrecht zur gemeinsamen Ebene aufweisen kann als die Säulen.
  • Gemäß zumindest einer Ausführungsform befinden sich die Säulen in Kontakt mit der ersten Hauptelektrode. Daher kann die erste Hauptelektrode direkt auf den Säulen erzeugt werden.
  • Gemäß zumindest einer Ausführungsform ist die gemeinsame Ebene senkrecht zur Wachstumsrichtung und/oder der Haupterstreckungsrichtung der Säulen. Dementsprechend kann die gemeinsame Ebene parallel zur ersten Hauptelektrode und der zweiten Elektrode sein. Die gemeinsame Ebene kann sich bei einer Betrachtung entlang einer Höhe und/oder der Haupterstreckungsrichtung der Säulen in einer Mitte der Gateelektrodenschicht befinden.
  • Gemäß zumindest einer Ausführungsform befinden sich die Kanalgebiete der Säulen jeweils in direktem Kontakt mit dem jeweiligen oberen Gebiet. Andernfalls kann mindestens ein Zwischengebiet zwischen den zugewiesenen oberen Gebieten und Kanalgebieten vorhanden sein.
  • Gemäß zumindest einer Ausführungsform umfassen die Säulen SiC oder bestehen aus SiC. Andernfalls können die Säulen ein anderes Verbindungshalbleitermaterial mit hoher Bandlücke, wie z. B. Ga2O3 oder GaN, umfassen oder daraus bestehen.
  • Gemäß zumindest einer Ausführungsform beträgt die erste Dotierungskonzentration mindestens 5 × 1015 cm-3 oder mindestens 1 × 1016 cm-3 oder mindestens 2 × 1016 cm-3. Alternativ oder zusätzlich beträgt die erste Dotierungskonzentration höchstens 5 × 1017 cm-3 oder höchstens 2 × 1017 cm-3 oder höchstens 1 × 1017 cm-3.
  • Gemäß zumindest einer Ausführungsform beträgt die zweite Dotierungskonzentration mindestens 1 × 1018 cm-3 oder mindestens 5 × 1018 cm-3 oder mindestens 1 × 1019 cm-3.
  • Alternativ oder zusätzlich beträgt die zweite Dotierungskonzentration höchstens 5 × 1020 cm-3 oder höchstens 2 × 1020 cm-3 oder höchstens 1 × 1020 cm-3.
  • Gemäß zumindest einer Ausführungsform beträgt, betrachtet in einem Querschnitt durch die gemeinsame Ebene und betrachtet parallel zur gemeinsamen Ebene, eine Breite der Säulen mindestens 0,05 µm oder mindestens 0,1 µm oder mindestens 0,2 µm. Alternativ oder zusätzlich beträgt die Breite höchstens 2 µm oder höchstens 1,0 µm oder höchstens 0,6 µm.
  • Gemäß zumindest einer Ausführungsform beträgt, betrachtet in einem Querschnitt durch die gemeinsame Ebene und betrachtet senkrecht zur gemeinsamen Ebene, eine Höhe der Säulen mindestens das Doppelte oder mindestens das 5-fache der Breite der Säulen. Alternativ oder zusätzlich beträgt die Höhe höchstens das 50-fache oder höchstens das 20-fache oder höchstens das Zehnfache der Breite der Säulen.
  • Gemäß zumindest einer Ausführungsform beträgt, betrachtet in einer Draufsicht auf die gemeinsame Ebene, eine Dichte der Säulen mindestens 2 × 105 cm-2 oder mindestens 1 × 106 cm-2 oder mindestens 1 × 107 cm-2. Alternativ oder zusätzlich beträgt die Dichte höchstens 1 × 108 cm-2 oder höchstens 4 × 107 cm-2 oder höchstens 2 × 107 cm-2.
  • Gemäß zumindest einer Ausführungsform befindet sich an Seitenwänden der Säulen eine Gateisolatorwand. Zum Beispiel erstreckt sich die Gateisolatorwand rund um die Säulen. Für jede Säule kann eine Gateisolatorwand zum Beispiel mit röhrenförmiger oder kegelstumpfförmiger Form vorhanden sein. Zum Beispiel ist die Gateisolatorwand aus thermischem Siliziumdioxid.
  • Gemäß zumindest einer Ausführungsform ist auf einer Seite der Gateelektrode, die der ersten Hauptelektrode zugewandt ist, eine obere Gateisolatorschicht vorhanden. Alternativ oder zusätzlich ist auf einer Seite der Gateelektrode, die der zweiten Hauptelektrode zugewandt ist, eine untere Gateisolatorschicht vorhanden. Die obere Gateisolatorschicht und die untere Gateisolatorschicht können jeweils in direktem Kontakt mit der ersten Hauptelektrode bzw. der zweiten Hauptelektrode stehen. Zum Beispiel sind die obere Gateisolatorschicht und/oder die untere Gateisolatorschicht aus Siliziumdioxid.
  • Gemäß zumindest einer Ausführungsform endet die obere Gateisolatorschicht bündig mit den oberen Gebieten der Säulen, zum Beispiel mit einer Toleranz von maximal 0,3 µm oder von maximal 0,1 µm.Das heißt, eine Seite der oberen Gebiete und eine Seite der oberen Gateisolatorschicht, die von der ersten Hauptelektrode abgewandt ist, können sich in einer selben oder ungefähr einer selben Ebene parallel zur gemeinsamen Ebene befinden.
  • Gemäß zumindest einer Ausführungsform umfassen die Säulen jeweils ein unteres Gebiet auf einer der zweiten Hauptelektrode zugewandten Seite des jeweiligen Kanalgebiets. Die unteren Gebiete können in direktem Kontakt mit dem zugewiesenen Kanalgebiet stehen. Alternativ oder zusätzlich können die unteren Gebiete in direktem Kontakt mit der zweiten Hauptelektrode stehen.
  • Gemäß zumindest einer Ausführungsform ist eine dritte Dotierungskonzentration der unteren Gebiete die erste Dotierungskonzentration, zum Beispiel mit einer Toleranz von höchstens einem Faktor fünf oder höchstens einem Faktor zwei oder höchstens einem Faktor 1,5. Daher können die oberen Gebiete und die unteren Gebiete die gleiche oder annähernd die gleiche Leitfähigkeit aufweisen.
  • Gemäß zumindest einer Ausführungsform endet die untere Gateisolationsstruktur bündig mit den unteren Gebieten der Säulen, zum Beispiel mit einer Toleranz von maximal 0,3 µm oder von maximal 0,1 µm.Das heißt, eine Seite der unteren Gebiete und eine Seite der unteren Gateisolatorschicht, die der ersten Hauptelektrode zugewandt ist, können sich in einer selben oder ungefähr einer selben Ebene parallel zur gemeinsamen Ebene befinden.
  • Gemäß zumindest einer Ausführungsform weisen die Säulen jeweils die Form eines Kegelstumpfes, eines Pyramidenstumpfes, eines Prismas oder eines Zylinders auf. Wenn die Säulen die Form eines Kegelstumpfs oder Pyramidenstumpfs aufweisen, beträgt ein Öffnungswinkel der Kegelstümpfe oder Pyramidenstümpfe zum Beispiel mindestens 10° oder mindestens 20° und/oder höchstens 70° oder höchstens 35° oder höchstens 25°. Der Öffnungswinkel wird zum Beispiel in einer Ebene senkrecht zur gemeinsamen Ebene und durch eine Mittelachse der jeweiligen Säule bestimmt. Ein Kegelstumpf oder Pyramidenstumpf ist ein Kegel oder eine Pyramide, bei dem/der die Spitze entfernt wurde. Es ist nicht notwendig, dass die Spitze durch einen Schnitt senkrecht zu einer Achse des Kegels oder der Pyramide entfernt wurde, sondern auch schräge Schnitte können realisiert werden. Außerdem muss eine Basis des jeweiligen Kegels oder der Pyramide nicht eine Fläche senkrecht zur Achse des Kegels oder der Pyramide sein, sondern kann auch auf eine schräge Weise angeordnet sein.
  • Gemäß zumindest einer Ausführungsform befinden sich die Säulen auch in Kontakt mit der zweiten Hauptelektrode. Daher erstrecken sich die Säule von der ersten Hauptelektrode zur zweiten Hauptelektrode. Dementsprechend kann der Halbleiterschichtstapel aus den mehreren Säulen bestehen.
  • Gemäß zumindest einer Ausführungsform umfasst der Halbleiterschichtstapel ferner eine oder mehrere Basisschichten. Zum Beispiel ist die mindestens eine Basisschicht eine kontinuierliche Schicht. Die mindestens eine Basisschicht ist auf einer von der ersten Hauptelektrode abgewandten Seite der Säule angeordnet. Die mindestens eine Basisschicht kann parallel zur gemeinsamen Ebene angeordnet sein.
  • Gemäß zumindest einer Ausführungsform befinden sich alle Säulen in Kontakt mit der mindestens Basisschicht. Zum Beispiel stellt die mindestens eine Basisschicht eine Wachstumsbasis für die Säulen dar. Es ist möglich, dass die mindestens eine Basisschicht ein Substrat umfasst oder ein Substrat des Halbleiterschichtstapels ist.
  • Gemäß zumindest einer Ausführungsform umfassen die Säulen und die mindestens eine Basisschicht mindestens eines von unterschiedlichen Halbleitermaterialien und unterschiedlichen kristallographischen Strukturen. Zum Beispiel ist die Basisschicht aus 4H-SiC vom n-Typ und die Säulen sind aus 3C-SiC vom n-Typ.
  • Gemäß zumindest einer Ausführungsform umfasst die Basisschicht eine Superübergang-Struktur. Das heißt, es können Säulen aus n-Typ-und p-Typ-Halbleitermaterial benachbart zueinander in der Basisschicht vorhanden sein. Diese Säulen können jeweils durch eine Röhre aus einem Isolatormaterial, wie z. B. einem Oxid oder einem Nitrid, zum Beispiel Siliziumdioxid, voneinander getrennt sein. Die Röhren können sehre dünne Wände aufweisen, zum Beispiel mit einer Wanddicke von höchstens 50 nm oder von höchstens 20 nm oder von höchstens 10 nm. Allerdings weisen die Säulen, die die Gateelektrodenschicht durchqueren oder durch sie verlaufen, immer noch vollständig einen Leitfähigkeitstyp auf. Wenn keine Superübergang-Struktur vorhanden ist, ist der gesamte Halbleiterschichtstapel nur von einem Leitfähigkeitstyp.
  • Eine Grundfläche der Röhren ist zum Beispiel quadratisch oder kreisförmig oder polygonal oder elliptisch.
  • Gemäß zumindest einer Ausführungsform ist die Leistungshalbleitervorrichtung ein Feldeffekttransistor, kurz FET, oder ist in einem FET aufgenommen. Ansonsten kann die Leistungshalbleitervorrichtung Teil eines Bipolartransistors mit isolierter Gateelektrode IGBT sein, der zusätzlich einen zusätzlichen Halbleiterschichtstapel als ein Kollektorgebiet umfassen kann.
  • Zum Beispiel befindet sich an den Seitenwänden der Säulen eine Gateisolatorwand rund um die Säulen herum, und auf einer Seite der Gateelektrode, die der ersten Hauptelektrode zugewandt ist, befindet sich eine obere Gateisolatorschicht und auf einer Seite der Gateelektrode, die der zweiten Hauptelektrode zugewandt ist, befindet sich eine untere Gateisolatorschicht, und die Gateisolationswände sind aus einem thermischen Oxid.
  • Zum Beispiel endet die untere Gateisolatorschicht bündig mit den unteren Gebieten der Säulen.
  • Zum Beispiel stehen die Säulen in Kontakt mit der zweiten Hauptelektrode, sodass sich die Säulen von der ersten Hauptelektrode zur zweiten Hauptelektrode erstrecken.
  • Zum Beispiel umfasst der Halbleiterschichtstapel (3) ferner eine Basisschicht, die eine kontinuierliche Schicht ist und die sich auf einer von der ersten Hauptelektrode abgewandten Seite der Säulen parallel zur gemeinsamen Ebene befindet, wobei alle Säulen in Kontakt mit der Basisschicht stehen, und die Säulen und die Basisschicht mindestens eines von unterschiedlichen Halbleitermaterialien und unterschiedlichen kristallographischen Strukturen umfassen.
  • Zum Beispiel umfasst die Basisschicht eine Superübergang-Struktur und/oder die Leistungshalbleitervorrichtung ist ein Feldeffekttransistor.
  • Es wird zusätzlich ein Verfahren zum Erzeugen einer Leistungshalbleitervorrichtung bereitgestellt. Mithilfe des Verfahrens wird zum Beispiel eine Leistungshalbleitervorrichtung erzeugt, wie in Verbindung mit mindestens einer der vorstehend genannten Ausführungsformen angegeben. Merkmale der Leistungshalbleitervorrichtung werden daher auch für das Verfahren offenbart und umgekehrt.
  • In mindestens einer Ausführungsform umfasst das Verfahren zum Erzeugen einer Leistungshalbleitervorrichtung:
    1. A) Bereitstellen eines Substrats,
    2. B) Bereitstellen einer Halbleitermaske auf dem Substrat für Säulen oder Finnen eines Halbleiterschichtstapels,
    3. C) Ausbilden von Röhren oder Formplatten aus einem Isolatormaterial an Seitenwänden der Halbleitermaske und
    4. D) Aufwachsen des Halbleiterschichtstapels, der SiC umfasst, in oder um die Röhren oder Formplatten,
    wobei die Röhren oder Formplatten in der fertigen Leistungshalbleitervorrichtung erhalten bleiben.
  • In mindestens einer Ausführungsform umfasst das Verfahren zum Erzeugen einer Leistungshalbleitervorrichtung die folgenden Schritte, zum Beispiel in der genannten Reihenfolge:
    1. A) Bereitstellen eines Halbleitersubstrats,
    2. B) Bereitstellen einer Halbleitermaske auf dem Halbleitersubstrat für Säulen eines Halbleiterschichtstapels,
    3. C) Ausbilden von Röhren aus einem Isolatormaterial an Seitenwänden der Halbleitermaske und
    4. D) Aufwachsen der Säulen, die zum Beispiel SiC umfassen, in oder um die Röhren, wobei die Röhren oder Formplatten in der fertigen Leistungshalbleitervorrichtung weiterhin vorhanden sind.
  • Anstelle einer Halbleitermaske kann eine Oxidmaske oder eine Nitridmaske ebenfalls verwendet werden.
  • Eine Herausforderung für hier beschriebene Leistungshalbleitervorrichtungen, wie z. B. SiC-Leistungs-MOSFETs der Niederspannungsklasse, ist die geringe Inversionskanalmobilität und damit der mangelhafte Einschaltwiderstand. Insbesondere bei Vorrichtungen, die für Elektro- und Hybridelektrofahrzeuge eingesetzt werden könnten, ist eine verbesserte Kanalmobilität der Schlüssel zur Verbesserung der Schalt- und Leitungsverluste.
  • Bei den hier beschriebenen Leistungshalbleitervorrichtungen wird zum Beispiel das vertikale SiC-Leistungs-MOSFET-Design unter Verwendung selektiv aufgewachsener SiC-Röhren vorgeschlagen. Während ein standardmäßiges 4H-SiC-Substrat vom n+-Typ und epitaktisches 4H-SiC vom n--Typ als Driftschicht verwendet werden können, soll selektiv aufgewachsenes 3C-SiC vom n-Typ, das eine hohe Ladungsträgermobilität aufweist, als das Kanal- und Sourcegebiet dienen. Somit kombiniert dieses Konzept die Vorteile zweier SiC-Polytypen, nämlich 3C-SiC und 4H-SiC, um Leistungshalbleitervorrichtungen wie z. B. Leistungsstake SiC-Leistungs-MOSFETs zum Beispiel für Niederspannungsanwendungen zu ermöglichen.
  • Mit diesem Verfahren können verbesserte Superübergang-Strukturen, kurz SJ-Strukturen, erzeugt werden. Während in herkömmlichen Superübergang-Strukturen n-Typ- und p-Typdotierte Halbleitergebiete in direktem Kontakt stehen, kann bei dem hier beschriebenen Verfahren eine Superübergang-Struktur auch mit einer dünnen Isolatorschicht, wie z. B. einem Oxid, zwischen den alternativ dotierten Halbleitern ausgebildet werden; ,dünn` bedeutet zum Beispiel eine Dicke von mindestens 1 nm und/oder von höchstens 10 nm.
  • Da diese Isolatorschicht als ein Wachstumsmaskenmaterial für die selektive Epitaxie verwendet werden kann, ist ein weiterer Vorteil ein zweistufiges selektives Epi-Wachstum eines in-situ dotierten Superübergangs mit einer Schichtdicke von zum Beispiel mehr als 10 µm. Des Weiteren kann bei der Verwendung von strukturierten Streifen, hexagonalen oder quadratischen oder anderen Wachstumsmasken die Dichte von Defekten, die aus einer Gitterfehlanpassung oder dem Substrat selbst entstehen, aufgrund des Einfangens von Defekten entlang einer Halbleiter-/Isolator-Grenzfläche, auch als Aspektverhältnis-Trapping bezeichnet, beträchtlich reduziert werden. Somit erstrecken sich Kristalldefekte nicht in die Superübergang-Struktur selbst und es kann eine hohe Kanalladungsträgermobilität erreicht werden.
  • Gemäß zumindest einer Ausführungsform umfasst der Verfahrensschritt B) die folgenden Teilschritte:
    • B1) Aufwachsen einer kontinuierlichen Startschicht oder einer bereits strukturierten Startschicht,
    • B2) fakultativ, Strukturieren der kontinuierlichen Startschicht, so dass die Halbleitermaske bereitgestellt wird, wobei die Halbleitermaske ein Positiv der Säulen ist.
  • Gemäß zumindest einer Ausführungsform wird die Halbleitermaske nach Schritt C) und vor Schritt D) vollständig entfernt. Das heißt, die Maske ist beim Aufwachsen der Säulen nicht vorhanden und infolgedessen ist sie in der fertigen Vorrichtung nicht vorhanden.
  • Gemäß zumindest einer Ausführungsform werden die Säulen in Schritt D) selektiv in den Röhren aufgewachsen und ein Raum zwischen benachbarten Röhren ist von jeglichem Feststoffmaterial frei. Dementsprechend können die Säulen an allen Positionen aufgewachsen werden, an denen kein Material der Röhren auf dem Substrat angeordnet ist. Ein Wachstum der Säulen ist daher auf die Röhren und entlang der Röhren beschränkt.
  • Gemäß zumindest einer Ausführungsform umfasst das Verfahren:
    • E) Erzeugen der Gateelektrodenschicht zwischen den Säulen. Schritt E) kann nach Schritt D) oder ansonsten vor Schritt D) durchgeführt werden.
  • Gemäß zumindest einer Ausführungsform wird in Verfahrensschritt B) die Halbleitermaske als ein Negativ der Säulen bereitgestellt,
    wobei nach Schritt C) ein Raum zwischen benachbarten Röhren mit mindestens einem Füllmaterial oder mit mindestens einem weiteren Halbleitermaterial in einem Schritt C1) gefüllt wird. Zum Beispiel kann zwischen den Schritten C1) und D) die Halbleitermaske entfernt werden. In diesem Fall kann die Halbleitermaske nach Schritt C) und vor Schritt D) vollständig entfernt werden.
  • Gemäß zumindest einer Ausführungsform ist das Halbleitersubstrat ein Si-Substrat. Ansonsten ist das Halbleitersubstrat aus SiC, GaN oder Saphir.
  • Gemäß zumindest einer Ausführungsform wird das Halbleitersubstrat nach Schritt D) entfernt. Daher ist das Halbleitersubstrat in der fertigen Leistungshalbleitervorrichtung nicht vorhanden. Ansonsten kann das Halbleitersubstrat Teil des Halbleiterschichtstapels sein und kann daher ein integrierter Teil der fertigen Leistungshalbleitervorrichtung sein.
  • In mindestens einer Ausführungsform umfasst das Verfahren zum Herstellen einer Leistungshalbleitervorrichtung gemäß einer der vorhergehenden Ausführungsformen das Folgende:
    • - Bereitstellen eines Substrats,
    • - Ausbilden einer Opferschicht auf einer ersten Hauptseite des Substrats,
    • - Strukturieren der Opferschicht zum Ausbilden mehrerer Opferstrukturen, die von der ersten Hauptseite hervorstehen und die Form einer Säule oder einer Finne aufweisen,
    • - Ausbilden einer Isolationsmaterialschicht auf mindestens einer, zum Beispiel auf jeder, von den mehreren Opferstrukturen und der ersten Hauptseite, wobei mindestens ein Teil der Isolationsmaterialschicht die erste Isolationsschicht in der Leistungshalbleitervorrichtung bildet,
    • - Entfernen von mindestens einer, zum Beispiel jeder, Opferstruktur, um mindestens einen Hohlraum, zum Beispiel mehrere Hohlräume, in der Isolationsmaterialschicht auszubilden,
    • - Ausbilden der Gateelektrodenschicht auf einem zweiten Abschnitt oder zweiten Abschnitten der Isolationsmaterialschicht, der/die den mindestens einen zweiten Isolationsschichtabschnitt in der Leistungshalbleitervorrichtung bildet (bilden),
    • - Ausbilden einer Halbleiterschicht des ersten Leitfähigkeitstyps selektiv auf der ersten Hauptseite, um eine Kontaktschicht in dem mindestens einen, zum Beispiel jedem, Hohlraum auszubilden, die sich zu einer von dem Substrat abgewandten Seite der Gateelektrodenschicht erstreckt,
    • - Ausbilden der ersten Hauptelektrode auf einer von dem Substrat abgewandten Seite des Halbleiterschichtstapels,
    • - Ausbilden der zweiten Hauptelektrode auf einer von der ersten Hauptelektrode abgewandten Seite des Halbleiterschichtstapels.
  • Zum Beispiel bezieht sich das Dokument US 2011/0124169 A1 auf Verfahren zum selektiven Abscheiden einer epitaktischen Schicht.
  • Im Vergleich mit den Verfahren zum Herstellen von Leistungs-MOSFETs vom Trench-Typ auf SiC-Basis ist kein Schritt des Ätzens eines tiefen Grabens in SiC im vorstehend beschriebenen Verfahren erforderlich. Dies erleichtert das Herstellen angesichts der Schwierigkeiten, durch Ätzen tiefe Gräben in SiC auszubilden.
  • In einem Ausführungsbeispiel umfasst die Opferschicht amorphes Silizium. Jede Opferstruktur kann eine vertikale Erstreckung in einer vertikalen Richtung senkrecht zur ersten Hauptseite in einem Bereich zwischen 50 nm und 10 µm, zum Beispiel in einem Bereich zwischen 5 und 10 µm, aufweisen.
  • In einem Ausführungsbeispiel wird die Isolationsmaterialschicht durch thermische Oxidation der Opferstrukturen ausgebildet. Thermische Oxidation ermöglicht es, die Isolationsmaterialschicht mit einem sehr stabilen Oxidmaterial auszubilden, das gute Eigenschaften für die Gateisolatorschicht bereitstellt und gute mechanische Charakteristiken aufweist, was für ein Verwenden der Isolationsmaterialschicht als ein Gatedielektrikum vorteilhaft ist.
  • Prozesse zum Entfernen von Abschnitten der Isolationsmaterialschicht können Maskierungs- und Ätztechniken umfassen.
  • Gemäß zumindest einer Ausführungsform umfasst das Verfahren ein Ausbilden der Halbleiterschicht des ersten Leitfähigkeitstyps, die zum Ausbilden der Kontaktschichten bereitgestellt wird, nach dem Erzeugen der Gateelektrodenschicht. Dies bezieht sich auf eine sogenannte ,Gate-Zuerst`-Integration, bei der die Gateelektrodenschicht und noch mehr Schichten, wie z. B. die zweite Isolationsschicht und die zwischenliegende Isolationsschicht, abgeschieden werden, bevor die säulenförmigen oder finnenförmigen Gebiete selektiv gebildet/aufgewachsen werden. Es ist jedoch auch möglich, die säulenförmigen oder finnenförmigen Gebiete vor dem Erzeugen der Gateelektrodenschicht und möglicherweise der zweiten Isolationsschicht und der zwischenliegenden Isolationsschicht selektiv aufzuwachsen.
  • Gemäß zumindest einer Ausführungsform umfasst das Verfahren ein selektives Ausbilden einer Halbleiterschicht des zweiten Leitfähigkeitstyps auf der ersten Hauptseite in jedem Hohlraum zwischen den Kontaktschichten und dem Substrat, um die Kanalschichten auszubilden. Diese Ausführungsform ist dazu geeignet, ein MOSFET- oder ACCUFET-Design der Leistungshalbleitervorrichtung zu realisieren.
  • Gemäß zumindest einer Ausführungsform umfasst das Verfahren ein selektives Ausbilden einer Halbleiterschicht des ersten Leitfähigkeitstyps auf der ersten Hauptseite in jedem Hohlraum zwischen den Kanalschichten und dem Substrat, um die Drainschichten auszubilden. Diese Ausführungsform ist dazu geeignet, ein MOSFET-Design der Leistungshalbleitervorrichtung zu realisieren.
  • In einem Ausführungsbeispiel wird das Ausbilden der Halbleiterschicht des ersten Leitfähigkeitstyps zum Ausbilden der Kontaktschichten jeweils bei einer Temperatur unter 1400 °C durchgeführt. Temperaturen über 1400 °C können die Isolationsmaterialschicht beschädigen, die als ein Gatedielektrikum in der Leistungshalbleitervorrichtung verwendet wird. Zum Beispiel wird ein Siliziumoxidmaterial bei Temperaturen über 1400 °C beschädigt. Ein Ausbilden anderer Halbleiterschichten des Halbleiterschichtstapels kann ebenfalls jeweils bei einer Temperatur unter 1400 °C durchgeführt werden.
  • In einem Ausführungsbeispiel umfasst das Verfahren ein Ausbilden einer zweiten Isolationsschicht auf der Isolationsmaterialschicht vor dem Ausbilden der Gateelektrodenschicht, so dass nach dem Ausbilden der Gateelektrodenschicht die zweite Isolationsschicht in einer vertikalen Richtung senkrecht zur ersten Hauptseite zwischen der Isolationsmaterialschicht und der Gateelektrodenschicht angeordnet ist. Zum Beispiel ist die zweite Isolationsschicht eine Spin-on-Glass-Schicht (SOG-Schicht).
  • Das vorstehend beschriebene Verfahren ist für das Erzeugen von hier beschriebenen Leistungshalbleitervorrichtungen geeignet. Merkmale, die in Verbindung mit der Leistungshalbleitervorrichtung beschrieben sind, gelten daher auch für das Verfahren und umgekehrt.
  • Eine Leistungshalbleitervorrichtung und ein Verfahren, die hier beschrieben sind, werden nachstehend mithilfe von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen ausführlicher erläutert. Elemente, die in den einzelnen Figuren gleich sind, werden mit den gleichen Bezugszeichen angegeben. Die Beziehungen zwischen den Elementen sind jedoch nicht maßstabsgetreu dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
  • Es zeigen:
    • 1 die Leistungsfähigkeit von 4H-SiC-Leistungs-MOSFETs nach dem Stand der Technik,
    • 2 die Verteilung von Grenzflächenzuständen innerhalb der Bandlücke von verschiedenen SiC-Polytypen,
    • 3A, 3C und 3D schematische perspektivische Ansichten, 3B und 3F schematische Querschnittsansichten und 3E eine Draufsicht auf ein erstes Ausführungsbeispiel einer Leistungshalbleitervorrichtung,
    • 4A, 4C und 4D schematische perspektivische Ansichten und 4B eine schematische Querschnittsansicht eines zweiten Ausführungsbeispiels einer Leistungshalbleitervorrichtung,
    • 5 eine schematische Querschnittsansicht eines dritten Ausführungsbeispiels einer Leistungshalbleitervorrichtung,
    • 6A und 6B schematische Querschnittsansichten eines vierten Ausführungsbeispiels einer Leistungshalbleitervorrichtung,
    • 7A bis 7F ein Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung gemäß einem von dem ersten bis dritten Ausführungsbeispiel,
    • 8A bis 8E ein Verfahren zum Herstellen einer Halbleiterleistungsvorrichtung gemäß dem vierten Ausführungsbeispiel,
    • 9 eine schematische perspektivische Ansicht eines hier beschriebenen Ausführungsbeispiels einer Leistungshalbleitervorrichtung,
    • 10 eine schematische Querschnittsansicht einer Leistungshalbleitervorrichtung von 9,
    • 11 bis 14 schematische Querschnittsansichten von hier beschriebenen Ausführungsbeispielen von Leistungshalbleitervorrichtungen,
    • 15 bis 21 schematische Querschnittsansichten von Verfahrensschritten eines Ausführungsbeispiels eines hier beschriebenen Verfahrens zum Erzeugen von Leistungshalbleitervorrichtungen,
    • 22 bis 24 schematische Querschnittsansichten von Verfahrensschritten eines Ausführungsbeispiels eines hier beschriebenen Verfahrens zum Erzeugen von Leistungshalbleitervorrichtungen,
    • 25 bis 27 schematische Querschnittsansichten von Verfahrensschritten eines Ausführungsbeispiels eines hier beschriebenen Verfahrens zum Erzeugen von Leistungshalbleitervorrichtungen,
    • 28 eine schematische perspektivische Ansicht eines hier beschriebenen Ausführungsbeispiels einer Leistungshalbleitervorrichtung,
    • 29 eine schematische Draufsicht auf die Leistungshalbleitervorrichtung von 28,
    • 30 eine schematische Draufsicht auf ein anderes Ausführungsbeispiel der Leistungshalbleitervorrichtung von 28,
    • 31 eine schematische perspektivische Ansicht eines hier beschriebenen Ausführungsbeispiels einer Leistungshalbleitervorrichtung, und
    • 32 eine schematische Draufsicht auf die Leistungshalbleitervorrichtung von 31.
  • 3A bis 3F zeigen verschiedene schematische Ansichten eines ersten Ausführungsbeispiels einer Leistungshalbleitervorrichtung 1, wobei 3B eine Querschnittsansicht ist, die entlang der in 3C dargestellten Ebene A-A` gezeichnet ist, und 3F eine entlang der in 3D gezeigten Ebene B-B' gezeichnete Querschnittsansicht ist.
  • Die Leistungshalbleitervorrichtung 1 gemäß dem ersten Ausführungsbeispiel weist eine Quaderform auf, die durch eine erste seitliche Erstreckung w entlang einer ersten seitlichen Erstreckungsrichtung L1, eine zweite seitliche Erstreckung 1 entlang einer zweiten seitlichen Erstreckungsrichtung L2 senkrecht zur ersten seitlichen Erstreckungsrichtung L1 und eine vertikale Erstreckung h in einer vertikalen Richtung V senkrecht zu einer Vorrichtungsebene D, die durch die erste seitliche Erstreckungsrichtung L1 und die zweite seitliche Erstreckungsrichtung L2 aufgespannt wird, definiert ist (siehe 3A).
  • Die Leistungshalbleitervorrichtung 1 umfasst eine erste Hauptelektrode 3, eine zweite Hauptelektrode 4 und einen Halbleiterschichtstapel 2 zwischen der ersten Hauptelektrode 3 und der zweiten Hauptelektrode 4 und in elektrischem Kontakt mit diesen (siehe 3A und 3B). Der Halbleiterschichtstapel 2 ist in der vertikalen Richtung V zwischen der ersten Hauptelektrode 3 und der zweiten Hauptelektrode 4 angeordnet. „In elektrischem Kontakt“ bedeutet, dass in Betrieb, zum Beispiel in einem Ein-Zustand der Leistungshalbleitervorrichtung 1, ein Strom durch den Halbleiterschichtstapel 2 zwischen der ersten Hauptelektrode 3 und der zweiten Hauptelektrode 4 fließt. Die erste und die zweite Hauptelektrode 3, 4 sind zum Beispiel metallische Elektroden. Die erste Hauptelektrode 3 kann eine Sourceelektrode sein und die zweite Hauptelektrode 4 kann eine Drainelektrode sein. Die Leistungshalbleitervorrichtung 1 weist ein MOSFET-Design auf.
  • Wie aus 3B hervorgeht, umfasst der Halbleiterschichtstapel 2 unterschiedlich dotierte Halbleiterschichten 13, 14, 15, die in der vertikalen Richtung V aufeinander gestapelt sind, wobei die Halbleiterschicht 15 stark n-dotiert ist und eine erste Dotierungskonzentration aufweist, die Halbleiterschicht 14 stark p-dotiert ist und eine zweite Dotierungskonzentration aufweist, und die Halbleiterschicht 13 n-dotiert ist und eine dritte Dotierungskonzentration aufweist, die kleiner ist als jene der Halbleiterschicht 15. Zum Beispiel kann die erste Dotierungskonzentration, zum Beispiel um mindestens einen Faktor 10 die dritte Dotierungskonzentration überschreiten. Zum Beispiel kann die erste Dotierungskonzentration in einem Bereich zwischen 1019 und 1020 cm-3 liegen, während die dritte Dotierungskonzentration in einem Bereich zwischen 1016und 1017 cm-3 liegen kann. Des Weiteren kann die zweite Dotierungskonzentration in einem Bereich zwischen 1016 und 1018 cm-3 liegen.
  • Die Halbleiterschichten 13,14, 15 sind jeweils diskontinuierliche Schichten.
  • Der Halbleiterschichtstapel 2 basiert auf Siliziumkarbid, was bedeutet, dass mindestens eine der Halbleiterschichten 13, 14, 15 des Halbleiterschichtstapels 2 SiC umfasst oder daraus besteht. Die Halbleiterschichten 13, 14, 15 können einen beliebigen SiC-Polytyp aufweisen. Die Schichten 13, 14, 15 können unterschiedliche SiC-Polytypen oder den gleichen SiC-Polytyp aufweisen. In einem Ausführungsbeispiel können die Schicht 15 und die Schicht 14 jeweils 3C-SiC umfassen, während die Schicht 13 4H-SiC oder 6H-SiC umfassen kann.
  • Die Leistungshalbleitervorrichtung 1 umfasst eine Gateelektrodenschicht 5 zwischen der ersten Hauptelektrode 3 und der zweiten Hauptelektrode 4, wobei „zwischen“ in diesem Fall eine sandwichartige Anordnung in der vertikalen Richtung V bedeutet (siehe 3B). Die Gateelektrodenschicht 5 kann eine stark dotierte Si-Schicht oder eine Metallschicht, zum Beispiel eine Schicht aus Al, sein.
  • Die Leistungshalbleitervorrichtung 1 umfasst eine erste Isolationsschicht 6, die mehrere erste Isolationsschichtabschnitte 6A umfasst, die die Gateelektrodenschicht 5 durchqueren. Die erste Isolationsschicht 6 umfasst mindestens eines von Siliziumdioxid oder Siliziumnitrid oder besteht daraus. Zum Beispiel ist die erste Isolationsschicht 6 eine thermische Oxidschicht. Eine Schichtdicke d der ersten Isolationsschicht 6 liegt zum Beispiel in einem Bereich zwischen 5 und 500 nm, wobei die Schichtdicke d eine maximale Erstreckung in einer Richtung parallel zu einer Flächennormalen der ersten Isolationsschicht 6 bezeichnet.
  • Des Weiteren umfasst, wie aus 3C und 3D hervorgeht, der Halbleiterschichtstapel 2 mehrere säulenförmige Gebiete 20, die die Gateelektrodenschicht 5 durchqueren und jeweils eine an der ersten Hauptelektrode 3 angeordnete Kontaktschicht 21 mit einer ersten Dotierungskonzentration und mit einem ersten Leitfähigkeitstyp umfassen, wobei jede Kontaktschicht 21 ein Teil der Halbleiterschicht 15 ist und daher die gleichen Eigenschaften aufweist wie in Verbindung mit der Halbleiterschicht 15 beschrieben. Zum Beispiel dienen die Kontaktschichten 21 als Sourceschichten der Leistungshalbleitervorrichtung 1. Des Weiteren umfasst jedes der mehreren säulenförmigen Gebiete 20 einen Teil der Halbleiterschicht 14 und der Halbleiterschicht 13, wobei die Teile der Halbleiterschicht 14 Kanalschichten 22 sind und die Teile der Halbleiterschicht 13 Drainschichten 23 der Leistungshalbleitervorrichtung 1 sind. Die Kanalschichten 22 sind in einer gemeinsamen Ebene mit der Gateelektrodenschicht 5 angeordnet.
  • Die säulenförmigen Gebiete 20 können eine vertikale Erstreckung h aufweisen, die größer ist als ihre seitliche Erstreckung w. Zum Beispiel kann die vertikale Erstreckung h mindestens 2- oder 3mal größer sein als die seitliche Erstreckung w.
  • Wie in 3D dargestellt, können die mehreren säulenförmigen Gebiete 20 in Form einer Matrix angeordnet sein. Die Anzahl von säulenförmigen Gebieten 20 ist nicht auf die in den Figuren gezeigte beschränkt, sondern kann diese Anzahl überschreiten oder unter dieser Anzahl liegen.
  • Jede Kontaktschicht 21 erstreckt sich zu einer Seite 5A der Gateelektrodenschicht 5, die der ersten Hauptelektrode 3 zugewandt ist. Wie aus 3B hervorgeht, sind die Kontaktschichten 21 benachbarter säulenförmiger Gebiete 20 kontinuierlich auf der Seite der Gateelektrodenschicht 5, die der ersten Hauptelektrode 3 zugewandt ist, angeordnet. Die kontinuierlich angeordneten Kontaktschichten 21 ermöglichen eine hauptsächlich planare Fläche des Halbleiterschichtstapels 2, die der ersten Hauptelektrode 3 zugewandt ist, was die Anwendung der ersten Hauptelektrode 3 vereinfacht.
  • Ein Überlappungsbereich 18, in dem sich die Kontaktschichten 21 benachbarter säulenförmiger Gebiete 20 auf der der ersten Hauptelektrode 3 zugewandten Seite 5A der Gateelektrodenschicht 5 vereinigen, kann Defekte im Halbleitermaterial umfassen, die zum Beispiel durch TEM („Transmissionselektronenmikroskopie“) detektiert werden können.
  • Wie aus 3F hervorgeht, umfasst die Kontaktschicht 21 einen ersten Abschnitt 21A, der sich zur der ersten Hauptelektrode 3 zugewandten Seite 5A der Gateelektrodenschicht 5 erstreckt, und einen zweiten Abschnitt 21B, der in einem Hohlraum 16 des ersten Isolationsschichtabschnitts 6A angeordnet ist und rohrförmig sein kann. Wenn sich die Kontaktschicht 21 nicht über den Hohlraum 16 hinaus erstreckt, wird ein Kontaktbereich der Kontaktschicht 21 durch eine seitliche Erstreckung w des Hohlraums 16 definiert, die unter 2 µm, zum Beispiel unter 1 µm liegt. Jedoch ist durch Erstrecken der Kontaktschicht 21 seitlich zu der der ersten Hauptelektrode 3 zugewandten Seite 5A der Gateelektrodenschicht 5 der Kontaktbereich 21C durch die seitliche Abmessung w des zweiten Abschnitts 21B definiert, was zu einer Steigerung des Kontaktbereichs 21C um einen Faktor von mindestens 2 und daher zu einer Reduzierung des Sourcewiderstands RS führen kann. Der Kontaktbereich 21C kann 10 mm2 bis 20 mm2 betragen. Die Schichtdicke d des ersten Abschnitts 21A der Kontaktschicht 21 kann mehrere hundert Nanometer, zum Beispiel 100 nm bis 500 nm betragen.
  • Die ersten Isolationsschichtabschnitte 6A erstrecken sich jeweils direkt auf seitlichen Flächen 20A der mehreren säulenförmigen Gebiete 20. Die mehreren ersten Isolationsschichtabschnitte 6A decken seitlich die Drainschicht 23, die Kanalschicht 22 und den ersten Abschnitt 21A der Kontaktschicht 21 ab und umgeben diese seitlich. Die Gateelektrodenschicht 5 ist eine kontinuierliche Schicht, die jedes säulenförmige Gebiet 20 seitlich umgibt.
  • Eine zweite Isolationsschicht 19 ist in der vertikalen Richtung V zwischen der zweiten Hauptelektrode 4 und der Gateelektrodenschicht 5 angeordnet. Die zweite Isolationsschicht 19 trennt die Gateelektrodenschicht 5 von der zweiten Hauptelektrode 4, um eine parasitäre Kapazität der Gateelektrodenschicht 5 zu minimieren. Die zweite Isolationsschicht 19 kann aus einem beliebigen elektrisch isolierenden Material sein. Zum Beispiel kann sie eine Spin-on-Glass-Schicht (SOG-Schicht) sein.
  • Im ersten Ausführungsbeispiel umfasst jede Transistorzelle 24 eines der mehreren säulenförmigen Gebiete 20, eines der mehreren ersten Isolationsschichtabschnitte 6A und einen Abschnitt der Gateelektrodenschicht 5, wie vorstehend beschrieben, um eine vertikale Gate-All-Around-Feldeffekttransistorzelle auszubilden.
  • Wie in 3B und 3F dargestellt, umfasst die Leistungshalbleitervorrichtung 1 eine zwischenliegende Isolationsschicht 25, die auf der Gateelektrodenschicht 5 angeordnet ist, und die erste Hauptelektrode 3 ist auf der zwischenliegenden Isolationsschicht 25 angeordnet. Die erste Hauptelektrode 3 ist von der Gateelektrodenschicht 5 durch die zwischenliegende Isolationsschicht 25 getrennt, um davon elektrisch isoliert zu sein.
  • Unter Bezugnahme auf 3E ist ein oberer Abschnitt der ersten Hauptelektrode 3 ein Sourcekontaktpad 3A und dient als ein Sourceanschluss der Leistungshalbleitervorrichtung 1. Alternativ kann das Sourcekontaktpad 3A als ein separates Element implementiert werden, das mit der ersten Hauptelektrode 3 elektrisch verbunden ist. Die Gateelektrodenschicht 5, die sich unter der ersten Hauptelektrode 3 erstreckt, ist mit einem Steuerkontaktpad 5B, das als ein Gateanschluss der Leistungshalbleitervorrichtung 1 dient, elektrisch verbunden. Im ersten Ausführungsbeispiel ist das Steuerkontaktpad 5B seitlich zum Sourcekontaktpad 3A angeordnet. Dies bedeutet, dass während die Kontaktschichten 21 mit dem Sourcekontaktpad 3A von der Oberseite verbunden sind, die Gateelektrodenschicht 5 mit dem Sourcekontaktpad 5B von einer seitlichen Seite der Leistungshalbleitervorrichtung 1 verbunden ist, d. h. in einer orthogonalen Projektion auf die Vorrichtungsebene D überlappt das Sourcekontaktpad 3A die mehreren Transistorzellen 24, während das Steuerkontaktpad 5B seitlich zu den mehreren Transistorzellen 24 angeordnet ist.
  • Die Leistungshalbleitervorrichtung 1 gemäß dem ersten Ausführungsbeispiel ist frei von einem Träger.
  • Ein zweites Ausführungsbeispiel einer Leistungshalbleitervorrichtung 1 ist in 4A bis 4D dargestellt, wobei 4B eine Querschnittsansicht ist, die entlang der in 4C dargestellten Ebene A-A` gezeichnet ist.
  • Das zweite Ausführungsbeispiel ist dem in Verbindung mit 3A bis 3F beschriebenen ersten Ausführungsbeispiel ähnlich. Daher gelten die vorstehenden Erläuterungen auch für das zweite Ausführungsbeispiel. Es liegt ein Unterschied darin vor, dass die Leistungshalbleitervorrichtung 1 gemäß dem zweiten Ausführungsbeispiel eine erste Substratschicht 9 zwischen den säulenförmigen Gebieten 20 und der zweiten Hauptelektrode 4 umfasst. Die erste Substratschicht 9 kann aus dem gleichen Material ausgebildet werden wie die Halbleiterschicht 13. Die erste Substratschicht 9 kann dazu dienen, den Halbleiterschichtstapel 2 im Erzeugungsprozess aufzuwachsen. Die erste Substratschicht 9 kann als eine Driftschicht der Leistungshalbleitervorrichtung 1 dienen.
  • 5 zeigt eine Querschnittsansicht eines dritten Ausführungsbeispiels einer Leistungshalbleitervorrichtung 1. Das zweite Ausführungsbeispiel weist Ähnlichkeiten mit dem in Verbindung mit 3A bis 3F beschriebenen ersten Ausführungsbeispiel auf. Daher gelten die vorstehenden Erläuterungen für das dritte Ausführungsbeispiel.
  • Es besteht ein Unterschied darin, dass die säulenförmigen Gebiete 20 der Leistungshalbleitervorrichtung 1 gemäß dem ersten Ausführungsbeispiel jeweils eine Kanalschicht 22 umfassen, die einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeitstyp, zum Beispiel n-Typ, gleich ist. So weisen die säulenförmigen Gebiete 20 und der Halbleiterschichtstapel 2 lediglich einen Leitfähigkeitstyp auf. Zum Beispiel besteht der Halbleiterschichtstapel 2 aus n-dotiertem 3C-SiC. Die Leistungshalbleitervorrichtung 1 ist als eine ACCUFET-Vorrichtung ausgelegt.
  • Die Kontaktschicht 21 ist stark n-dotiert mit einer ersten Dotierungskonzentration von zum Beispiel 1019 bis 1020 cm-3. Im Vergleich damit ist die Kanalschicht 22 schwach mit einer niedrigeren zweiten Dotierungskonzentration von zum Beispiel 1016 bis 1017 cm-3 dotiert.
  • 6A und 6B zeigen verschiedene schematische Ansichten von Transistorzellen 24 eines vierten Ausführungsbeispiels einer Leistungshalbleitervorrichtung, wobei 6A eine Querschnittsansicht ist, die entlang der in 6B gezeigten Ebene A-A` gezeichnet ist.
  • Die Leistungshalbleitervorrichtung umfasst eine erste Hauptelektrode 3, eine zweite Hauptelektrode 4 und einen Halbleiterschichtstapel 2 zwischen der ersten Hauptelektrode 3 und der zweiten Hauptelektrode 4 und in elektrischem Kontakt mit diesen. Die erste Hauptelektrode 3 umfasst einen ersten Abschnitt 3B, der parallel zur zweiten Hauptelektrode angeordnet ist, und einen zweiten Abschnitt 3C, der schräg, zum Beispiel senkrecht, zum ersten Abschnitt 3B angeordnet ist. Beim Erzeugen der Leistungshalbleitervorrichtung kann eine Isolationsmaterialschicht 17, die zum Ausbilden der ersten Isolationsschicht 6 verwendet wird, mit ersten Abschnitten 17A und zweiten Abschnitten 17B ausgebildet werden (siehe 8B). Die ersten Abschnitte 17A können entfernt werden, und die zweiten Abschnitte 3C der ersten Hauptelektrode 3 können an Leerstellen der entfernten ersten Abschnitte 17A erzeugt werden (siehe 8E).
  • Die Leistungshalbleitervorrichtung umfasst ferner eine Gateelektrodenschicht 5, die in der vertikalen Richtung V zwischen dem ersten Abschnitt 3B der ersten Hauptelektrode 3 und der zweiten Hauptelektrode 4 angeordnet ist.
  • Und die Leistungshalbleitervorrichtung umfasst eine erste Isolationsschicht 6, die aus mehreren zweiten Isolationsschichtabschnitten 6B besteht, die auf einer der zweiten Hauptelektrode 4 zugewandten Seite der Gateelektrodenschicht 5 angeordnet sind. Die zweiten Isolationsschichtabschnitte 6B weisen eine planare Ausgestaltung auf.
  • Die Leistungshalbleitervorrichtung ist ein planarer MOSFET und weist das Design einer vertikalen doppelt diffundierten Metalloxid-Halbleiterstruktur (VDMOS) auf.
  • Der Halbleiterschichtstapel 2 umfasst unterschiedlich dotierte Halbleiterschichten 15A, 15B, 14A, 14B, 13, wobei Schichten 15A, 15B und 13 den gleichen ersten Leitfähigkeitstyp, zum Beispiel n-Typ, aufweisen, und wobei die Dotierungskonzentration der Schicht 15A höher ist als die Dotierungskonzentration der Schicht 15B. Des Weiteren weisen die Schichten 14A und 14B den gleichen zweiten Leitfähigkeitstyp, zum Beispiel p-Typ, auf, wobei die Dotierungskonzentration der Schicht 14A niedriger ist als die Dotierungskonzentration der Schicht 14B. Die Schichten 14B und 15B sind in einer Ebene parallel zur Vorrichtungsebene D nebeneinander angeordnet. Zum Beispiel ist die Halbleiterschicht 15A eine n++-SiC-Schicht, die Halbleiterschicht 15B ist eine n+-SiC-Schicht, die Halbleiterschicht 14B ist eine p+-SiC-Schicht, die Halbleiterschicht 14A ist eine p-SiC-Schicht, und die Halbleiterschicht 13 ist eine n-SiC-Schicht.
  • Die Leistungshalbleitervorrichtung umfasst mehrere finnenförmige Gebiete 20, die die Gateelektrodenschicht 5 durchqueren und die jeweils eine Kontaktschicht 21 umfassen, die an der ersten Hauptelektrode 3 angeordnet ist, wobei sich jede Kontaktschicht 21 zu einer Seite 5A der Gateelektrodenschicht 5, die der ersten Hauptelektrode 3 zugewandt ist, erstreckt. Die finnenförmigen Gebiete 20 können aus den Kontaktschichten 21 bestehen.
  • Jede Kontaktschicht 21 ist ein Teil der Halbleiterschicht 15A und weist daher die gleichen Eigenschaften auf wie in Verbindung mit der Halbleiterschicht 15A beschrieben. Jede Kontaktschicht 21 ist auf einem Teil der Halbleiterschicht 15B angeordnet, wobei der Teil eine Sourceschicht mit der Kontaktschicht 21 bildet.
  • Des Weiteren ist eine Kanalschicht, 22 einem finnenförmigen Gebiet 20 zugewiesen und ist auf einer von der ersten Hauptelektrode 3 abgewandten Seite der Kontaktschicht 21 angeordnet, wobei die Kanalschicht 22 einen Teil der Halbleiterschicht 14A und einen Teil der Halbleiterschicht 14B umfasst, und wobei der Teil der Halbleiterschicht 14B zwischen dem zweiten Abschnitt 3C der ersten Hauptelektrode 3 und dem Teil der Halbleiterschicht 14A angeordnet ist. Zwei benachbarte Kanalschichten 22 sind seitlich durch ein Erhöhungsgebiet 13A der Halbleiterschicht 13 getrennt, das eine gemeinsame Drainschicht für alle Transistorzellen 14 bildet. Die Kanalschichten 22 sind in einer von einer Ebene der Gateelektrodenschicht 5 verschiedenen Ebene angeordnet. Und die Drainschicht 13 ist auf einer von den Kontaktschichten 21 abgewandten Seite der Kontaktschichten 22 angeordnet. Zum Beispiel umfasst die Drainschicht 4H-SiC oder 6H-SiC. Die erste Isolationsschicht 6 ist zwischen der Gateelektrodenschicht 5 und den Kanalschichten 22 angeordnet, so dass die Gateelektrodenschicht 5 von jeder der Kanalschichten 22 elektrisch getrennt ist.
  • In Verbindung mit 7A bis 7F wird ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung 1 gemäß einem von dem ersten bis dritten Ausführungsbeispiel beschrieben.
  • Das Verfahren umfasst ein Bereitstellen eines Substrats 8, das eine erste Substratschicht 9 und eine zweite Substratschicht 10 umfasst. Die erste Substratschicht 9 kann auf der zweiten Substratschicht 10 zum Beispiel mithilfe eines chemischen Gasphasenabscheidungsprozesses (CVD-Prozesses) abgeschieden werden. Alternativ kann die zweischichtige Struktur des Substrats 8 durch Implantation eines n-Typ-Dotierstoffs in ein vorläufiges n-Typ-Substrat ausgebildet werden, um die erste Substratschicht 9 und die zweite Substratschicht 10 auszubilden, die unterschiedliche Dotierungskonzentrationen aufweisen. Zum Beispiel kann die zweite Substratschicht 10 eine 4H-SiC-n+-Schicht sein, und die erste Substratschicht 10 kann ein 4H-SiC-n-Schicht sein.
  • Das Verfahren umfasst ferner ein Ausbilden einer Opferschicht 11 auf einer ersten Hauptseite 8A des Substrats 8 und ein Strukturieren von dieser, um mehrere Opferstrukturen 12 auszubilden, die von der ersten Hauptseite 8A hervorstehen und eine Form einer Säule oder einer Finne aufweisen (siehe 7B). Die Opferschicht 11 kann eine Poly-Silizium-Schicht (Poly-Si-Schicht) oder eine amorphe Siliziumschicht sein. Zum Beispiel weist jede Opferstruktur 12 eine vertikale Erstreckung h in der vertikalen Richtung V senkrecht zur ersten Hauptseite 8A in einem Bereich zwischen 50 nm und 10 µm, zum Beispiel in einem Bereich zwischen 5 µm und 10 µm, auf (siehe 7B).
  • Das Verfahren umfasst ferner ein Ausbilden einer Isolationsmaterialschicht 17 auf den mehreren Opferstrukturen 12 und auf der ersten Hauptseite 8A, die erste Abschnitte 17A zum Ausbilden der ersten Isolationsschichtabschnitte 6A in der Leistungshalbleitervorrichtung und zweite Abschnitte 17B zum Ausbilden der zweiten Isolationsschichtabschnitte 6B in der Leistungshalbleitervorrichtung umfasst (siehe 7C). Die Isolationsmaterialschicht 17 kann eine thermische Oxidschicht sein, die durch thermische Oxidation der Opferstrukturen 12 und freigelegter Abschnitte der ersten Substratschicht 9 ausgebildet wird. Alternativ kann die Isolationsmaterialschicht 17 durch einen Abscheidungsprozess, wie z. B. einen plasmaunterstützten CVD- (PE-CVD) oder einen anderen geeigneten Abscheidungsprozess ausgebildet werden. Zum Beispiel ist die Isolationsmaterialschicht 17 eine Siliziumoxid- oder eine Siliziumnitridschicht.
  • Das Verfahren umfasst ferner ein Entfernen der Opferstrukturen 12, um mehrere Hohlräume 16 in der Isolationsmaterialschicht 17 auszubilden (siehe 7D). Die Opferstrukturen 12 können durch selektives Ätzen entfernt werden.
  • Das Verfahren umfasst ferner ein Ausbilden der Gateelektrodenschicht 5 auf einem zweiten Abschnitt 17B der Isolationsmaterialschicht 17, der den zweiten Isolationsschichtabschnitt 6B der Isolationsschicht 6 in der Leistungshalbleitervorrichtung bildet. Vor dem Ausbilden der Gateelektrodenschicht 5 kann eine zweite Isolationsschicht 19 auf jenem Teil der Isolationsmaterialschicht 17 ausgebildet werden, der den mindestens einen zweiten Isolationsschichtabschnitt 6B der Isolationsschicht 6 bildet. Des Weiteren kann eine zwischenliegende Isolationsschicht 25 auf einer von dem Substrat 8 abgewandten Seite der Gateelektrodenschicht 5 ausgebildet werden (siehe 7E).
  • Des Weiteren wird ein Halbleiterschichtstapel 2 ausgebildet, was ein Ausbilden einer Halbleiterschicht 15 des ersten Leitfähigkeitstyps selektiv auf der ersten Hauptseite 8A umfasst, um eine Kontaktschicht 21 in jedem Hohlraum 16 auszubilden, so dass sie sich zu einer von dem Substrat 8 abgewandten Seite der Gateelektrodenschicht 5 erstreckt (siehe 7F). In der „Gate-Zuerst“-Integration wird ein Ausbilden des Halbleiterschichtstapels 2 nach dem Ausbilden der Gateelektrodenschicht 5 durchgeführt.
  • Das Ausbilden des Halbleiterschichtstapels 2 umfasst ferner ein selektives Ausbilden einer Halbleiterschicht 14 des zweiten Leitfähigkeitstyps auf der ersten Hauptseite 8A in jedem Hohlraum 16 zwischen den Kontaktschichten 21 und dem Substrat 8, um die Kanalschichten 22 auszubilden.
  • Das Ausbilden des Halbleiterschichtstapels 2 zum Herstellen einer Halbleiterleistungsvorrichtung gemäß dem ersten und dem zweiten Ausführungsbeispiel umfasst ferner ein selektives Ausbilden einer Halbleiterschicht 13 des ersten Leitfähigkeitstyps auf der ersten Hauptseite 8A in jedem Hohlraum 16 zwischen den Kontaktschichten 22 und dem Substrat 8, um Drainschichten 23 auszubilden.
  • Des Weiteren kann die erste Hauptelektrode 3 auf einer von dem Substrat 8 abgewandten Seite des Halbleiterschichtstapels 2 ausgebildet werden. Und die zweite Hauptelektrode 4 kann auf einer von der ersten Hauptelektrode 3 abgewandten Seite des Halbleiterschichtstapels 2 ausgebildet werden (nicht dargestellt). Vor dem Ausbilden der zweiten Hauptelektrode 4 können das Substrat 8 und der mindestens eine zweite Abschnitt 17B der Isolationsmaterialschicht 17 sowie der Teil des Halbleiterschichtstapels 2, der durch den zweiten Abschnitt 17B seitlich umgeben ist, entfernt werden.
  • In Verbindung mit 8A bis 8E wird ein zweites Ausführungsbeispiel eines Verfahrens zum Erzeugen einer Leistungshalbleitervorrichtung 1 beschrieben, wobei das Verfahren zum Erzeugen der Leistungshalbleitervorrichtung gemäß dem vierten Ausführungsbeispiel geeignet ist.
  • Wie in 8A dargestellt, umfasst das Verfahren ein Bereitstellen eines Substrats 8, wobei das Substrat 8 eine erste Substratschicht 9 und eine zweite Substratschicht 10 umfasst. Hierbei umfasst die erste Substratschicht 9 Halbleiterschichten 15B, 14A, 14B, 13 des Halbleiterschichtstapels 2.
  • Das Verfahren umfasst ferner ein Ausbilden einer Opferschicht auf einer ersten Hauptseite 8A des Substrats 8 und ein Strukturieren der Opferschicht, um mehrere Opferstrukturen auszubilden (wie zum Beispiel in 7B dargestellt), die von der ersten Hauptseite 8A hervorstehen und die Form einer Finne aufweisen. Des Weiteren wird eine Isolationsmaterialschicht (wie zum Beispiel in 7C dargestellt) auf den mehreren Opferstrukturen und der ersten Hauptseite 8A ausgebildet, wobei mindestens ein Teil der Isolationsmaterialschicht die erste Isolationsschicht in der Leistungshalbleitervorrichtung 1 bildet. Und jede Opferstruktur wird entfernt, um mehrere Hohlräume 16 in der Isolationsmaterialschicht auszubilden (siehe 8B).
  • Das Verfahren umfasst ferner ein Ausbilden der Gateelektrodenschicht 5 auf zweiten Abschnitten 17B der Isolationsmaterialschicht 17, die die zweiten Isolationsschichtabschnitte 6B der Isolationsschicht 6 in der Leistungshalbleitervorrichtung bilden (siehe 8E). Eine zwischenliegende Isolationsschicht 25 wird über der Gateelektrodenschicht 5 ausgebildet, so dass sie ihre Seite, die von dem Substrat 8 abgewandt ist, sowie seitliche Flächen der Gateelektrodenschicht 5 abdeckt. Vor dem Ausbilden der zwischenliegenden Isolationsschicht 25 können die ersten Abschnitte 17A der Isolationsmaterialschicht 17 benachbart zu den zweiten Abschnitten 17B der Isolationsmaterialschicht 17 entfernt werden.
  • Das Verfahren umfasst ferner ein selektives Ausbilden einer Halbleiterschicht 15A des ersten Leitfähigkeitstyps auf der ersten Hauptseite 8A, um eine Kontaktschicht 21 in jedem Hohlraum 16 auszubilden, so dass sie sich zu einer von dem Substrat 8 abgewandten Seite 5A der Gateelektrodenschicht 5 erstreckt (siehe 8D).
  • Das Verfahren umfasst ferner ein Ausbilden erster Abschnitte 3B der ersten Hauptelektrode 3 auf einer von dem Substrat 8 abgewandten Seite des Halbleiterschichtstapels 2 (siehe 8E). Und zweite Abschnitte 3C der ersten Hauptelektrode 3 werden an Leerstellen ausgebildet, an denen erste Abschnitte 17A der Isolationsmaterialschicht 17 benachbart zu den Kontaktschichten 21 entfernt wurden.
  • Das Verfahren umfasst ferner ein Ausbilden der zweiten Hauptelektrode 4 auf einer von der ersten Hauptelektrode 3 abgewandten Seite des Halbleiterschichtstapels 2 (siehe 8E). Vor dem Ausbilden der zweiten Hauptelektrode 4 kann die zweite Substratschicht 10 entfernt werden.
  • In 9 und 10 ist ein anderes Ausführungsbeispiel der Leistungshalbleitervorrichtung 1 dargestellt. Die Leistungshalbleitervorrichtung 1 umfasst eine erste Hauptelektrode 921 auf einer ersten Hauptseite 911 und eine zweite Hauptelektrode 922 auf einer zweiten Hauptseite 912. Die erste und die zweite Hauptelektrode 921, 922 sind zum Beispiel metallische Elektroden.
  • Zwischen der ersten und der zweiten Hauptelektrode 921, 922 ist ein Halbleiterschichtstapel 93 vorhanden, der aus mehreren Säulen 930 besteht. Daher verlaufen die Säulen 930 von der ersten Hauptelektrode 921 zur zweiten Hauptelektrode 922. Des Weiteren ist zwischen der ersten und der zweiten Hauptelektrode 921, 922 eine Gateelektrodenschicht 94 vorhanden, die zwischen eine obere Gateisolatorschicht 942 und eine untere Gateisolatorschicht 943 eingebettet ist. An Seitenwänden der Säulen 930 befinden sich Gateisolationswände 941. Es ist zu beachten, dass in 10 zwei Säulen 930 mit einem Teil der Gateelektrodenschicht 94 dazwischen dargestellt sind. Zum Beispiel ist die Gateelektrodenschicht 94 aus stark dotiertem Silizium.
  • Die Gateelektrodenschicht 94 definiert eine gemeinsame Ebene P, die zu einer Richtung der Haupterstreckung der Säulen 930 senkrecht und daher zu einer Wachstumsrichtung der Säulen 930 senkrecht ist. Die gemeinsame Ebene P kann parallel zur ersten und zweiten Hauptelektrode 921, 922 verlaufen und kann in einer Mitte der Gateelektrodenschicht 94 angeordnet sein. Mithilfe der Gateisolatoren 941, 942, 943 ist die Gateelektrodenschicht 94 von der ersten und der zweiten Hauptelektrode 921, 922 sowie vom Halbleiterschichtstapel 93 elektrisch isoliert. Es kann eine Gateelektrodenleitung vorhanden sein, nicht dargestellt, die externen elektrischen Kontakt mit der Gateelektrodenschicht 94 bereitstellt.
  • Die Säulen 930 und daher der Halbleiterschichtstapel 93 weisen lediglich einen Leitfähigkeitstyp auf. Zum Beispiel besteht der Halbleiterschichtstapel 93 aus n-Typ-dotiertem 3C-SiC. Daher kann die Leistungshalbleitervorrichtung 1 eine sogenannte Accu-FET-Vorrichtung sein.
  • Die Säulen 930 umfassen jeweils ein oberes Gebiet 931 an der ersten Hauptelektrode 921 und ein Kanalgebiet 932 zwischen dem oberen Gebiet 931 und der zweiten Hauptelektrode 922. Das obere Gebiet 931 ist mit einer ersten Dotierungskonzentration, zum Beispiel 3 × 1019 cm-3, n+-dotiert. Im Vergleich damit ist das Kanalgebiet 932 schwach mit einer niedrigeren zweiten Dotierungskonzentration von zum Beispiel 5 × 1016 cm-3 dotiert.
  • In einer Richtung senkrecht zur gemeinsamen Ebene P kann das obere Gebiet 931 bündig mit der oberen Gateisolatorschicht 942 enden. Zum Beispiel beträgt eine Dicke des oberen Gebiets 931 und/oder der oberen Gateisolatorschicht 942 und/oder der unteren Gateisolatorschicht 943 mindestens 0,1 µm und/oder höchstens 1 µm, zum Beispiel 0,3 µm. Eine Dicke des Kanalgebiets 932 überschreitet die Dicke des oberen Gebiets 931 in der Richtung senkrecht zur gemeinsamen Ebene P zum Beispiel um mindestens einen Faktor zwei und/oder um höchstens einen Faktor 20.
  • Jedoch können sich im Gegensatz zu dem, was in 9 und 10 dargestellt ist, die Säulen 930 als eine Option über und/oder unter der Gateelektrodenschicht 94 vereinigen, analog zu der Kontaktschicht 21, zum Beispiel von 3B. Daher kann im Gegensatz zu dem, was für die 9 und 10 erwähnt wurde, das Gleiche wie für die 1 bis 8 auch für die 9 und 10 gelten. Obwohl in den 9 und 10 im Vergleich mit den 1 bis 8 unterschiedliche Bezugszeichen verwendet werden können, können die jeweiligen entsprechenden Komponenten als Äquivalente angesehen werden. Das Gleiche gilt für 11 bis 32 nachstehend.
  • Im Ausführungsbeispiel von 11 umfasst der Halbleiterschichtstapel 93 ferner eine Basisschicht 95. Um die Zeichnung zu vereinfachen, ist lediglich eine Basisschicht 95 in 11 vorhanden. Jedoch können auch mehrere solche Schichten vorhanden sein. Die mindestens eine Basisschicht 95 ist eine kontinuierliche Schicht, an der alle Säulen 930 beginnen. Die Basisschicht 95 kann in direktem Kontakt mit der zweiten Hauptelektrode 922 stehen. Die Basisschicht 95 weist den gleichen Leitfähigkeitstyp auf wie die Säulen 930, so dass der gesamte Halbleiterschichtstapel 93 entweder n-dotiert oder p-dotiert ist.
  • Zum Beispiel umfasst die Basisschicht 95 ein SiC-Substrat aus 4H-SiC, und kann ein epitaktisch aufgewachsenes Driftgebiet und/oder mindestens eine Pufferschicht umfassen, nicht dargestellt. Eine Dicke der Basisschicht 95 beträgt zum Beispiel mindestens 0,01 µm und/oder höchstes 10 µm im Fall einer ausschließlich epitaktisch aufgewachsenen Schicht, oder mindestens 5 µm und/oder höchstens 0,5 mm im Fall eines Wachstumssusbstrats. Die gemeinsame Ebene P kann parallel zu einer der ersten Hauptelektrode 921 zugewandten Seite der Basisschicht 95 sein.
  • Ansonsten kann das Gleiche, wie für 9 und 10, auch für 11 gelten.
  • Gemäß 12 umfassen die Säulen 930 jeweils ein unteres Gebiet 933 auf einer dem oberen Gebiet 931 entfernten Seite des Kanalgebiets 932. Das untere Gebiet 933 ist zum Beispiel aus n-Typ-dotiertem 3C-SiC. Zum Beispiel ist eine dritte Dotierungskonzentration des unteren Gebiets 933 gleich wie die erste Dotierungskonzentration des oberen Gebiets 931. Das untere Gebiet 933 kann in direktem Kontakt mit der Basisschicht 95, oder, falls keine solche Basisschicht wie in 9 und 10 vorhanden ist, in direktem Kontakt mit der zweiten Hauptelektrode 922 stehen.
  • In der Richtung senkrecht zur gemeinsamen Ebene P kann das untere Gebiet 933 bündig mit der unteren Gateisolatorschicht 943 enden. Zum Beispiel beträgt eine Dicke des unteren Gebiets 933 mindestens 0,1 µm und/oder höchstens 1 µm, zum Beispiel 0,3 µm.Die Dicke des Kanalgebiets 932 überschreitet die Dicke des unteren Gebiets 931 in der Richtung senkrecht zur gemeinsamen Ebene P zum Beispiel um mindestens einen Faktor zwei und/oder um höchstens einen Faktor 920.
  • Ansonsten kann das Gleiche, wie für 9 bis 11, auch für 12 gelten.
  • Gemäß 13 werden die Säulen 930 entlang einer Richtung weg von der zweiten Hauptelektrode 922 und daher zur ersten Hauptelektrode 921 hin schmaler. Die Säulen 930 können die Form von Kegelstümpfen aufweisen. Ein Öffnungswinkel des Kegelstumpfs beträgt zum Beispiel 30°. Solche kegelförmigen Säulen 930 können auch in den Ausführungsbeispielen der 9 und 10 sowie der 12 verwendet werden.
  • Ansonsten kann das Gleiche, wie für 9 bis 12, auch für 13 gelten.
  • Auch im Ausführungsbeispiel von 14 laufen die Säulen 930 in Richtung der ersten Hauptelektrode 921 zusammen. Im Gegensatz zu 13 sind die Gateisolationswände 941 und die untere Gateisolatorschicht 943 aus einem Stück hergestellt. Des Weiteren können die kegelförmigen Säulen 930 einen Öffnungswinkel von zum Beispiel nur 15° oder weniger aufweisen.
  • Eine Breite w der Säulen 930, die auf der der zweiten Hauptelektrode 922 zugewandten Seite der Säulen 930 gemessen wird, beträgt zum Beispiel mindestens 0,3 µm und/oder höchstens 1 µm. Eine Höhe h der Säulen 930 in der Richtung senkrecht zur gemeinsamen Ebene P beträgt zum Beispiel mindestens 2 µm und/oder höchstens 10 µm. Ein Pitch der Säulen 930, das heißt ein Abstand zwischen benachbarten Mittellinien der Säulen 930, der parallel zur gemeinsamen Ebene P gemessen wird, beträgt zum Beispiel mindestens 2 µm und/oder höchstens 10 µm . Eine Dichte der Säulen 930 auf der zweiten Hauptelektrode 922 beträgt zum Beispiel mindestens 2 × 106 cm-2 und/oder höchstens 5 × 107 cm-2. Diese Werte können einzeln oder in ihrer Gesamtheit auch für alle anderen Ausführungsbeispiele gelten.
  • Ansonsten kann das Gleiche, wie für 9 bis 13, auch für 14 gelten.
  • In 15 bis 21 ist ein Verfahren zum Erzeugen der Leistungshalbleitervorrichtung dargestellt. Gemäß 15 wird die Basisschicht 95 bereitgestellt. Die Basisschicht 95 kann ein vergleichbar dickes Halbleitersubstrat 951 aus zum Beispiel 4H-SiC vom n+-Dotierungstyp umfassen.
  • Als eine Option befindet sich auf dem Halbleitersubstrat 951 ein Driftgebiet 952 zum Beispiel aus 4H-SiC vom n--Dotierungstyp. Das Driftgebiet 952 weist zum Beispiel eine Dotierungskonzentration von mindestens 1 × 1015 cm-3 und/oder von höchstens 3 × 1016 cm-3, zum Beispiel 4 × 1015 cm-3, auf.
  • Eine Dicke des Halbleitersubstrats 951 beträgt zum Beispiel mindestens 0,1 mm und/oder höchstens 1 mm. Eine Dicke des optionalen Driftgebiets 952 kann mindestens 0,1 µm und/oder höchstens 1 µm betragen. Das Gleiche kann für alle anderen Ausführungsbeispiele gelten.
  • Des Weiteren befindet sich auf der Basisschicht 95 eine Startschicht 962 für eine spätere Halbleitermaske 963. Zum Beispiel ist die Startschicht 962 aus amorphem Silizium.
  • Im Verfahrensschritt von 16 wird die Startschicht 962 mithilfe von Ätzen strukturiert, um zur Halbleitermaske 963 zu werden. Die Halbleitermaske 963 ist ein Positiv der späteren Säulen 930 und einzelne Säulen der Halbleitermaske 963 können eine Höhe h von 2 µm bis 5 µm und eine Breite w von 0,3 µm bis 1 µm aufweisen.
  • Gemäß 17 werden die Säulen der Halbleitermaske 963 oxidiert, um Röhren 964 für die späteren Gateisolationswände 941 zu erzeugen. Die Röhren 964 sind daher zum Beispiel aus thermischem SiO2. Des Weiteren werden Oberseiten dieser Säulen der Halbleitermaske 963 zum Beispiel unter Verwendung eines reaktiven Ionenätzens nach unten geätzt, um die Oberseiten der Säulen freizulegen. Eine Wanddicke der Röhren 964 beträgt zum Beispiel zwischen einschließlich 5 nm und 0,2 µm.
  • Als Nächstes werden, siehe 18, die amorphen Si-Säulen der Halbleitermaske 963 zum Beispiel unter Verwendung von Tetramethylammoniumhydroxid, kurz TMAH, vollständig weggeätzt, und die hohlen Röhren 964 aus SiO2 verbleiben auf einer Fläche der Basisschicht 95. Die Röhren 964 umgeben daher Hohlräume 66.
  • Im Schritt gemäß 19 werden die Säulen 930 in den Röhren 964, beginnend auf der Basisschicht 95, aufgewachsen. Da das Halbleitermaterial für die Säulen 930 nicht auf dem für die Röhren 964 verwendeten Material wächst, ist eine Form der Säulen 930 gut definiert und eine Grenzfläche zwischen den Röhren 964 und den Säulen 930 weist eine hohe Qualität auf. Das heißt, ein Wachstum auf allen Bereichen und Flächen auf der Basisschicht 95, die mit SiO2 abgedeckt sind, wird verhindert. Lediglich innerhalb der hohlen Röhren 964 werden die 3C-SiC-Säulen 930 aufgewachsen, die nach Bedarf in-situ dotiert werden können.
  • Dann wird, siehe 20, optional eine Planarisierung zum Beispiel unter Verwendung von Spin-on-Glass, kurz SOG, durchgeführt. Daher kann die untere Gateisolatorschicht 943 erzeugt werden.
  • Anschließend ermöglicht ein selbstjustierender Gateprozess ein Gate-All-Around-Vorrichtungsdesign, siehe 21, so dass die Gateelektrodenschicht 94 erzeugt wird. Wie auch in allen anderen Ausführungsbeispielen möglich, kann die Gateelektrodenschicht 94 im Gegensatz zur Darstellung in den 9 bis 13 zwischen benachbarten Säulen 930 in zwei Teile geteilt sein.
  • Die letzten Schritte zum Erzeugen der oberen Gateisolatorschicht und der ersten Hauptelektrode sind im Verfahren von 15 bis 21 nicht dargestellt.
  • Ansonsten kann das Gleiche, wie für 9 bis 14, auch für 15 bis 21 gelten.
  • In 22 bis 24 ist ein weiteres Verfahren zum Erzeugen der Leistungshalbleitervorrichtungen 1,1* dargestellt. Die erzeugten Leistungshalbleitervorrichtungen 1,1* können zum Beispiel AccuFETs, wie in 9 bis 14 dargestellt, sein, aber sie können auch IGBTs oder Dioden oder vertikale FETs sein. Zum Beispiel ist die mit dem Verfahren von 22 bis 24 erzeugte Struktur eine Superübergang-Struktur, die in der Basisschicht 95 der Leistungshalbleitervorrichtungen 1 von zum Beispiel 11 bis 14 aufgenommen ist.
  • Gemäß 23 wird das Halbleitersubstrat 951 bereitgestellt, das aus n+-dotiertem SiC sein kann. Des Weiteren wird eine Halbleitermaske 963 zum Beispiel aus Silizium auf das Halbleitersubstrat 951 aufgetragen.
  • In einer ersten Variante kann die Halbleitermaske 963 ein Positiv der später erzeugten Säulen sein und kann infolgedessen aus mehreren Säulen zusammengesetzt sein. Ansonsten kann in einer zweiten Variante die Halbleitermaske 963 ein Negativ der späteren Säulen sein und kann somit eine durchgehende Schicht sein, die Löcher für die späteren Säulen umfasst. In 22 bis 24 sowie in 25 bis 27 ist die erste Variante dargestellt, aber das Gleiche gilt selbstverständlich analog für die zweite Variante, obwohl nicht explizit vollständig beschrieben.
  • Daher werden nach der ersten Variante, siehe auch 22, die Säulen der Halbleitermaske 963 oxidiert, so dass die Röhren 964 entstehen. Wenn zum Beispiel ein Superübergang erzeugt wird, beträgt dann die Wanddicke der Röhren 964 zum Beispiel zwischen einschließlich 1 nm und 10 nm. Andernfalls kann, wenn eine Gateisolatorwand 941 erzeugt wird, die Wanddicke dann größer sein und kann zum Beispiel zwischen einschließlich 5 nm und 0,2 µm liegen.
  • Anschließend wird, siehe 23, ein Füllmaterial 965 zwischen den weiterhin vorhandenen Säulen der Halbleitermaske 963 aufgewachsen. Das Füllmaterial 965 ist zum Beispiel n+-dotiertes SiC oder n--dotiertes SiC. Somit ist das Füllmaterial 965 gemäß der ersten Variante eine kontinuierliche Schicht, die die Säulen der Halbleitermaske 963 umschließt. Andernfalls wäre bei der zweiten Variante das Füllmaterial 965 als mehrere Säulen geformt. Allerdings sind bei beiden Varianten Röhren 964 vorhanden, und der einzige Unterschied besteht darin, dass sich das Füllmaterial 965 entweder außerhalb oder innerhalb der Röhren 964 befindet.
  • Wenn keine Säulen sondern Finnen erzeugt werden, dann können die Röhren 964 selbstverständlich auch als Platten geformt werden, so dass statt der zylindrischen Wände der Röhren 964 planparallele Wände ausgebildet werden. Das Gleiche gilt für alle anderen Ausführungsbeispiele des Verfahrens und der Leistungshalbleitervorrichtung 1, 1*.
  • Als eine Option kann eine Abdeckschicht 967 auf dem Füllmaterial 865 aufgewachsen werden. Eine Dicke der Abdeckschicht 967 beträgt zum Beispiel höchstens 10 % einer Dicke des Füllmaterials 965. Die Abdeckschicht 967 ist zum Beispiel n--dotiertes SiC.
  • Dann werden, siehe auch 23, in der ersten Variante die Säulen der Halbleitermaske 963 entfernt, so dass die zylindrischen Hohlräume 966 entstehen. Jedoch verbleiben die Röhren 964 intakt. In der zweiten Variante, sind, nicht dargestellt, keine zylindrischen Hohlräume, sondern ein leerer Raum rund um das dann säulenförmige Füllmaterial 965 vorhanden.
  • Als eine Option kann die Abdeckschicht 967 auch mit einer Oxidschicht bereitgestellt werden, die wie die Röhren 964 sein kann.
  • Anschließend werden, siehe 24, gemäß der ersten Variante die Hohlräume 966 mit einem weiteren Halbleitermaterial 968 gefüllt, das zum Beispiel die Säulen 930 bilden kann, wie in 9 bis 14 erläutert. Zum Beispiel ist das weitere Halbleitermaterial 968 p+-dotiertes SiC im Fall einer Superübergang-Struktur 97. Ansonsten ist zum Beispiel für einen AccuFET das weitere Halbleitermaterial 968 n--dotiertes SiC für die Kanalgebiete und n+-dotiertes SiC für die oberen Gebiete. Gemäß der zweiten Variante wäre das weitere Halbleitermaterial 968 eine kontinuierliche Schicht, die um das säulenförmige Füllmaterial 965 ausgebildet ist, jedoch befindet sich jeweils das Isolatormaterial der Röhren 964 zwischen dem Füllmaterial 965 und dem weiteren Halbleitermaterial 968.
  • In nachfolgenden optionalen Schritten, nicht dargestellt, ist es möglich, bei Bedarf eine Planarisierungsschicht bereitzustellen und die Verfahrensschritte der 15 bis 21 auf der Planarisierungsschicht durchzuführen, um weiter eine AccuFET-Struktur auf der Superübergang-Struktur 97 zu erzeugen, die durch die Verfahrensschritte der 22 bis 24 ausgebildet werden könnte.
  • Das gleiche, in den 22 bis 24 dargestellte Konzept funktioniert unter Verwendung einer nicht dargestellten Oxid- oder Nitridmaske anstelle der Halbleitermaske 963. Anschließend wird bei dieser Variante das Füllmaterial 965 aufgetragen, gefolgt durch eine nicht dargestellte Oxidation bzw. Oxidabscheidung. Vor dem Wachstumsschritt des weiteren Halbleitermaterials, wie in 24 dargestellt, nicht gezeigt, wird in dieser Variante ein anisotropes Oxidentfernen an einer Unterseite der Hohlräume durchgeführt, damit das weitere Halbleitermaterial 968 dann auf das Substrat 951 aufgebracht werden kann.
  • Als eine Alternative zum Halbleiterfüllmaterial 965 ist es auch möglich, stattdessen die Gateelektrodenschicht sowie die obere und untere Gateisolatorschicht aufzubringen, wie in den 9 bis 14 dargestellt.
  • Das Verfahren von 25 bis 27 ist im Wesentlichen das gleiche wie in den 22 bis 24, jedoch wird anstelle des SiC-Halbleitersubstrats 951, das in der fertigen Leistungshalbleitervorrichtung 1,1* vorhanden sein kann, ein temporäres Si-Halbleitersubstrat 961 verwendet, siehe 25.
  • Daher kann in der Nähe des Si-Halbleitersubstrats 961 ein defektes Puffergebiet 969 entstehen, siehe 26.
  • Dieses defekte Puffergebiet 969 kann sich bis zu dem in den Hohlräumen 966 aufgewachsenen weiteren Halbleitermaterial 968 erstrecken. Als eine Option kann das defekte Puffergebiet 969 zusammen mit dem Halbleitersubstrat 961 entfernt werden, nicht dargestellt.
  • Ansonsten kann das Gleiche, wie für 22 bis 24, auch für 25 bis 27 gelten. Zum Beispiel können sowohl die erste Variante als auch die zweite Variante, wie in Verbindung mit 22 bis 24 erläutert, auch im Verfahren der 25 bis 27 angewendet werden.
  • In den 28 und 29 sind ein Ausführungsbeispiel der Leistungshalbleitervorrichtung 1, die ein AccuFET ist, sowie ein Ausführungsbeispiel der Leistungshalbleitervorrichtung 1*, die ein Superübergang-FET ist, dargestellt. Diese Leistungshalbleitervorrichtungen 1, 1* können zum Beispiel unter Verwendung des Verfahrens der 22 bis 24 oder der 25 bis 27 hergestellt werden.
  • Im Fall der Leistungshalbleitervorrichtung 1, bei der es sich um einen AccuFET handelt, umfasst die Basisschicht 95 die Superübergang-Struktur 97, die zum Beispiel mit dem Verfahren der 22 bis 24 hergestellt wird. Dementsprechend umfassen die Säulen 930 die n-dotierten oberen Gebiete 931, die n-dotierten Kanalgebiete 932 und als eine Option die n-dotierten unteren Gebiete 933. Zwischen der Gateelektrodenschicht 94 und der zweiten Hauptelektrodenschicht 922 ist das weitere Halbleitermaterial 968 vorhanden, das p-dotiert sein kann und das von den n-dotierten Gebieten mithilfe der Röhren 964 getrennt ist. Das Halbleitersubstrat 951 ist ebenfalls n-dotiert.
  • Im Fall der Leistungshalbleitervorrichtung 1*, die ein Superübergang-MOSFET oder ein Superübergang-MISFET ist, sind dann die n-dotierten oberen Gebiete 931, die p-dotierten Kanalgebiete 932* und die n-dotierten unteren Gebiete 933 in den Säulen 930 und als eine Option das n-dotierte Halbleitersubstrat 51 in der Basisschicht 95 vorhanden.
  • Wie in 29 zu sehen, können die Säulen 930 in einer hexagonalen Struktur angeordnet sein und können eine quadratische Grundfläche aufweisen. Ansonsten können auch quadratische oder rechteckige Strukturen verwendet werden. Des Weiteren sind auch kreisförmige oder elliptische oder polygonale Grundflächen für die Säulen 930 möglich. Das Gleiche gilt für alle anderen Ausführungsbeispiele.
  • Ansonsten kann das Gleiche, wie für 9 bis 27, auch für 28 und 29 gelten.
  • In 30 ist ein weiteres Ausführungsbeispiel der Leistungshalbleitervorrichtung 1* als eine Draufsicht dargestellt, wobei die Querschnittsansicht gleich wie in 28 ist. In dieser Ausführungsform werden die Gateelektrodenschicht 94 und daher das weitere p-dotierte Halbleitermaterial 968 als Streifen strukturiert, die zum Beispiel parallel zueinander verlaufen.
  • Das Füllmaterial 965 ist aus mehreren der Säulen 930 zusammengesetzt, die nebeneinander entlang der Streifen der Gateelektrodenschicht 94 angeordnet sind. Zwischen benachbarten Säulen 930 befinden sich jeweils Wände der Röhren 964 und daher Wände des Isolatormaterials, aus dem die Röhren 964 hergestellt sind. Zum Beispiel beträgt die Grundfläche der Säulen 930 1 µm × 1 µm und die Dicke der Wände der Säulen 930 beträgt 10 nm.
  • Ansonsten kann das Gleiche, wie für 28 und 29, auch für 30 gelten.
  • Ein weiteres Ausführungsbeispiel der Leistungshalbleitervorrichtung 1 * ist in 31 und 32 dargestellt. Die Leistungshalbleitervorrichtung 1* ist eine Superübergang-Schottky-Diode, die in der Superübergang-Struktur 97 die oberen Gebiete 931, die n-dotiert sein können, das Füllmaterial 965, das ebenfalls n-dotiert sein kann, und das weitere Halbleitermaterial 968, das p-dotiert sein kann, umfasst. Als eine Option kann das gemeinsame Halbleitersubstrat 951 vorhanden sein. Ein elektrisches Isolatormaterial 942 ist auf dem weiteren Halbleitermaterial 968 angeordnet und erstreckt sich näher zur zweiten Hauptelektrode 922 als die oberen Gebiete 931.
  • In der Draufsicht betrachtet, können das weitere Halbleitermaterial 968 sowie das Füllmaterial 965 in Streifen angeordnet sein. Die Streifen sind jeweils aus mehreren der jeweiligen Säulen 930 zusammengesetzt. Zwischen benachbarten Säulen sind die Wände der Röhren 964 vorhanden. Eine solche Anordnung bezüglich des weiteren Halbleitermaterials 968 kann auch in den 29 oder 30 vorhanden sein.
  • Ansonsten kann das Gleiche, wie für 9 bis 30, auch für 31 und 32 gelten.
  • Daher ist das Design von 28 bis 32 zum Beispiel für Dioden und MOSFETs möglich. Es kann auf Säulen- und Streifen-Layouts mit und ohne Oxidbrücken entlang der Streifen für eine weitere Defekterfassung angewendet werden. Die Abmessungen können relativ klein sein, so dass zusätzlich zu einem Superübergang-Effekt auch eine Volumeninversion auftreten kann, um eine Stromleitung weiter zu verbessern. Ein Vorteil dieses Konzepts besteht zum Beispiel darin, dass die Gate-Nachfüllung in den Säulen vollständig selbstjustierend sein kann und keine fortschrittlichen Lithografiewerkzeuge erforderlich sind, um einen niedrigen Pitch von zum Beispiel weniger als 1 µm zu erreichen.
  • Mit der Superübergang-Struktur 97 kann eine bessere Stromblockierung mit geringerem Leckstrom erreicht werden. Der Grund für einen kleineren Leckstrom stellt das kleinere elektrische Feld an der Metall-/Halbleitergrenzfläche dar. Für einen MOSFET impliziert dieser Effekt zum Beispiel, dass ein elektrisches Feld an einem Gateisolator während des Blockierens kleiner ist als im Vergleich mit herkömmlichen Grabendesigns, was zu einer besseren Zuverlässigkeit und möglicherweise dünneren Gateisolatoren führt, um die Leistungsfähigkeit der Leistungshalbleitervorrichtungen 1, 1* weiter zu verbessern.
  • Somit ermöglicht ein Vorhandensein von Superübergang-Strukturen die Verwendung alternativer Substratmaterialien außer SiC, wie z. B. Si, und von Niedertemperatur-Epitaxiereaktoren, da Standard-Si-CVD verwendet werden kann, weil fehlerhafte Wachstums-, Verspannungs- und Relaxationsdefekte in einem dünnen defekten Puffergebiet begrenzt werden und sich nicht in Richtung eines Bulk-Gebiets der Superübergang-Struktur selbst erstrecken. Daher können dann glatte und kristalline Schichten bei Wachstumstemperaturen von weniger als 1250 °C aufgewachsen werden, die für eine selektive Epitaxie geeignet sind. Daher können leistungsstarke Superübergang-Vorrichtungen mit großer Bandlücke und überlegener Leitungsleistungsfähigkeit zu relativ geringen Kosten erhalten werden.
  • Der Begriff ,und/oder` beschreibt lediglich eine Assoziationsbeziehung zur Beschreibung assoziierter Objekte und stellt dar, dass drei Beziehungen existieren können. Zum Beispiel können A und/oder B die folgenden drei Fälle repräsentieren: Lediglich A ist vorhanden, sowohl A als auch B sind vorhanden, und lediglich B ist vorhanden. Dementsprechend kann die Formulierung mindestens eines von A, B und C` die folgenden sieben Fälle repräsentieren: Lediglich A ist vorhanden, lediglich B ist vorhanden, lediglich C ist vorhanden, sowohl A als auch B sind vorhanden, sowohl A als auch C sind vorhanden, sowohl B als auch C sind vorhanden, sowie alle drei A und B und C sind vorhanden; das Gleiche gilt analog, wenn lediglich zwei oder mehr als drei Entitäten in der Liste, die auf mindestens eines von` folgt, vorhanden sind. Daher ist mindestens eines von A und B` äquivalent zu ,A und/oder B`.
  • Die in dieser Offenbarung beschriebenen Ausführungsbeispiele werden nicht durch die unter Bezugnahme auf die Ausführungsbeispiele gegebene Beschreibung eingeschränkt. Vielmehr wird davon ausgegangen, dass die Offenbarung jedes neuartige Merkmal und jede Kombination von Merkmalen umfasst, insbesondere auch jede Kombination von Merkmalen in den Ansprüchen, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den Ansprüchen oder Ausführungsbeispielen angegeben ist.
  • Diese Patentanmeldung beansprucht die Priorität der europäischen Patentanmeldungen 20216094.1 und 20216022.2, deren Offenbarungsinhalt hier durch Rückbezug aufgenommen ist.
  • Auflistung von Bezugszeichen
    • 1, 1*
    Halbleiterleistungsvorrichtung
    2, 93
    Halbleiterschichtstapel
    3, 921
    erste Hauptelektrode
    3A
    Sourcekontaktpad
    3B
    erster Abschnitt der ersten Hauptelektrode
    3C
    zweiter Abschnitt der ersten Hauptelektrode
    4, 922
    zweite Hauptelektrode
    5,94
    Gateelektrodenschicht
    5A
    Seite der Gateelektrodenschicht, die der ersten Hauptelektrode zugewandt ist
    5B
    Steuerkontaktpad
    6
    erste Isolationsschicht
    6A
    erster Isolationsschichtabschnitt
    6B
    zweiter Isolationsschichtabschnitt
    7
    Träger
    8
    Substrat
    8A
    erste Hauptseite des Substrats
    9
    erste Substratschicht
    10
    zweite Substratschicht
    11
    Opferschicht
    12
    Opferstruktur
    13, 14A, 14B, 15A, 15B
    Halbleiterschicht
    13A
    Erhöhungsgebiet
    16
    Hohlraum
    17
    Isolationsmaterialschicht
    17A
    erster Abschnitt der Isolationsmaterialschicht
    17B
    zweiter Abschnitt der Isolationsmaterialschicht
    18
    Überlappungsbereich
    19
    zweite Isolationsschicht
    20, 930
    säulenförmiges oder finnenförmiges Gebiet
    20A
    seitliche Fläche des säulenförmigen oder finnenförmigen Gebiets
    21
    Kontaktschicht
    21A
    erster Abschnitt der Kontaktschicht
    21B
    zweiter Abschnitt der Kontaktschicht
    21C
    Kontaktbereich
    22
    Kanalschicht
    23
    Drainschicht
    24
    Transistorzelle
    25
    zwischenliegende Isolationsschicht
    911
    erste Hauptseite
    912
    zweite Hauptseite
    930
    Säule
    931
    oberes Gebiet
    932
    Kanalgebiet, gleicher Leitfähigkeitstyp wie oberes Gebiet
    932*
    Kanalgebiet, anderer Leitfähigkeitstyp als oberes Gebiet
    933
    unteres Gebiet
    941
    Gateisolatorwand
    942
    obere Gateisolatorschicht
    943
    untere Gateisolatorschicht
    95
    Basisschicht des Halbleiterschichtstapels
    951
    Halbleitersubstrat, dauerhaft vorhanden
    952
    Driftgebiet
    961
    Halbleitersubstrat, temporär vorhanden
    962
    Startschicht für die Halbleitermaske
    963
    Halbleitermaske
    964
    Röhre des Isolatormaterials
    965
    Füllmaterial
    966
    Hohlraum
    967
    Abdeckschicht
    968
    weiteres Halbleitermaterial
    969
    defektes Puffergebiet
    97
    Superübergang-Struktur
    d
    Schichtdicke
    w
    erste seitliche Erstreckung, Breite der Säulen oder Finnen
    1
    zweite seitliche Erstreckung
    h
    vertikale Erstreckung, Höhe der Säulen oder Finnen
    D
    Vorrichtungsebene
    L1
    erste seitliche Erstreckungsrichtung
    L2
    zweite seitliche Erstreckungsrichtung
    P
    gemeinsame Ebene
    V
    vertikale Richtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 20180350977 A1 [0004]
    • US 20190371889 A1 [0009]
    • EP 3264470 A1 [0009]
    • DE 10227831 A1 [0009]
    • US 20170077304 A1 [0009]
    • US 20160351391 A1 [0019]
    • US 20110124169 A1 [0093]

Claims (20)

  1. Leistungshalbleitervorrichtung (1), umfassend: - eine erste Hauptelektrode (3, 921) - eine zweite Hauptelektrode (4, 922) - eine Gateelektrodenschicht (5, 94) zwischen der ersten Hauptelektrode (3, 921) und der zweiten Hauptelektrode (4, 922), - einen Halbleiterschichtstapel (2, 93) zwischen der ersten Hauptelektrode (3, 921) und der zweiten Hauptelektrode (4, 922) und in elektrischem Kontakt mit ihnen, wobei der Halbleiterschichtstapel (2, 93) umfasst: - unterschiedlich dotierte Halbleiterschichten (13, 14A, 14B, 15A, 15B, 95, 931, 932, 933), wobei sich mindestens zwei Halbleiterschichten (13, 14A, 14B, 15A, 15B, 95, 931, 932, 933) hinsichtlich mindestens eines von ihrem Leitfähigkeitstyp und ihrer Dotierungskonzentration unterscheiden, - mehrere säulenförmige oder finnenförmige Gebiete (20, 930), die durch die Gateelektrodenschicht (5, 94) verlaufen und die jeweils eine an der ersten Hauptelektrode (3, 921) angeordnete Kontaktschicht (21) mit einer ersten Dotierungskonzentration und mit einem ersten Leitfähigkeitstyp umfassen, wobei - jede Kontaktschicht (21) sich zu einer Seite (5A) der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, erstreckt, - die Kontaktschichten (21) benachbarter säulenförmiger oder finnenförmiger Gebiete (20, 930) sich auf der Seite der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, vereinigen, so dass die Kontaktschichten (21) benachbarter säulenförmiger oder finnenförmiger Gebiete (20, 930) kontinuierlich auf der Seite der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, angeordnet sind.
  2. Leistungshalbleitervorrichtung (1) nach dem vorhergehenden Anspruch, die ferner eine erste Isolationsschicht (6) umfasst, die mindestens einen von mehreren ersten Isolationsschichtabschnitten (6A), die durch die Gateelektrodenschicht (5) verlaufen, und von mindestens einem zweiten Isolationsschichtabschnitt (6B), der auf einer Seite der Gateelektrodenschicht (5), die der zweiten Hauptelektrode (4) zugewandt ist, angeordnet ist, umfasst, wobei der Halbleiterschichtstapel (2, 93) Siliziumkarbid SiC umfasst.
  3. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei mindestens eines der folgenden gilt: - der Halbleiterschichtstapel (2) umfasst mehrere Kanalschichten (22), die jeweils einem säulenförmigen oder finnenförmigen Gebiet (20) zugeordnet sind und an Seiten der Kontaktschichten (21), die von der ersten Hauptelektrode (3) abgewandt sind, angeordnet sind, und - die mehreren Gebiete (20, 930) sind säulenförmig, so dass mehrere Säulen (930) ausgebildet werden, wobei jede der Säulen (930) ein oberes Gebiet (931) an der ersten Hauptelektrode (921) mit einer ersten Dotierungskonzentration umfasst, und an Seiten der oberen Gebiete (931), die von der ersten Hauptelektrode (921) abgewandt sind, und in einer gemeinsamen Ebene (P) mit der Gateelektrodenschicht (94), jede der Säulen (930) ein Kanalgebiet (932) mit einer zweiten Dotierungskonzentration umfasst.
  4. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die Kanalschichten (22) eine zweite Dotierungskonzentration und einen zweiten Leitfähigkeitstyp aufweisen, wobei zumindest entweder - die zweite Dotierungskonzentration sich von der ersten Dotierungskonzentration unterscheidet, oder - der zweite Leitfähigkeitstyp sich vom ersten Leitfähigkeitstyp unterscheidet.
  5. Leistungshalbleitervorrichtung (1) nach Anspruch 2 und nach einem der zwei vorhergehenden Ansprüche, wobei die erste Isolationsschicht (6) zwischen der Gateelektrodenschicht (5) und den Kanalschichten (22) angeordnet ist, so dass die Gateelektrodenschicht (5) von jeder der Kanalschichten (22) elektrisch getrennt ist.
  6. Leistungshalbleitervorrichtung (1) nach dem vorhergehenden Anspruch, wobei die Kanalschichten (22) zumindest teilweise in einer gemeinsamen Ebene mit der Gateelektrodenschicht (5) angeordnet sind, und die erste Isolationsschicht (6) erste Isolationsschichtabschnitte (6A), die sich auf seitlichen Flächen der säulenförmigen oder finnenförmigen Gebiete (20) erstrecken, umfasst.
  7. Leistungshalbleitervorrichtung (1) nach dem vorhergehenden Anspruch, wobei der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp gleich sind und die erste Dotierungskonzentration die zweite Dotierungskonzentration um mindestens einen Faktor 10 überschreitet.
  8. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die mehreren Gebiete (20, 930) säulenförmig sind, so dass mehrere Säulen (930) ausgebildet werden, und mindestens eines der folgenden gilt: - die Säulen (930) erstrecken sich senkrecht zur gemeinsamen Ebene (P), - die erste Dotierungskonzentration beträgt zwischen einschließlich 1 × 1016 cm-3 und 2 × 1017 cm-3, und die zweite Dotierungskonzentration beträgt zwischen einschließlich 5 × 1018 cm-3 und 2 × 1020 cm-3, - im Querschnitt durch die gemeinsame Ebene (P) und parallel zur gemeinsamen Ebene (P) betrachtet, beträgt eine Breite (w) der Säulen (930) mindestens 0,05 µm und höchstens 1 µm, - im Querschnitt durch die gemeinsame Ebene (P) und senkrecht zur gemeinsamen Ebene (P) betrachtet, beträgt eine Höhe (h) der Säulen (930) mindestens das Doppelte der Breite (h) und höchstens das 20-fache der Breite (w), und - in der Draufsicht auf die gemeinsame Ebene (P) betrachtet, liegt eine Dichte der Säulen (930) zwischen einschließlich 1 × 106 cm-2 und 4 × 107 cm-2.
  9. Leistungshalbleitervorrichtung (1) nach Anspruch 6, wobei der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp verschieden sind, und jedes säulenförmige oder finnenförmige Gebiet (20) eine Drainschicht (23) des ersten Leitfähigkeitstyps umfasst, die auf einer von der Kontaktschicht (21) abgewandten Seite der Kanalschicht (22) angeordnet ist.
  10. Leistungshalbleitervorrichtung (1) nach Anspruch 5, wobei die Kanalschichten (22) in einer von einer Ebene der Gateelektrodenschicht (5) verschiedenen Ebene angeordnet sind, und die erste Isolationsschicht (6) zweite Isolationsschichtabschnitte (6B) umfasst, die auf einer der zweiten Hauptelektrode (4) zugewandten Seite der Gateelektrodenschicht (5) angeordnet sind.
  11. Leistungshalbleitervorrichtung (1) nach dem vorhergehenden Anspruch, wobei der erste Leitfähigkeitstyp und der zweite Leitfähigkeitstyp verschieden sind, und eine Drainschicht (23) des ersten Leitfähigkeitstyps auf Seiten der Kanalschichten (22), die von den Kontaktschichten (21) abgewandt sind, angeordnet ist.
  12. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei jedes säulenförmige oder finnenförmige Gebiet (20) eine erste seitliche Erstreckung (w) aufweist, die unter 2 µm oder unter 1 µm beträgt, wobei jedes säulenförmige oder finnenförmige Gebiet (20) ein unteres Gebiet (33) auf einer Seite des jeweiligen Kanalgebiets (32), die der zweiten Hauptelektrode (22) zugewandt ist, umfasst, und eine dritte Dotierungskonzentration der unteren Gebiete (23) die erste Dotierungskonzentration mit einer Toleranz von maximal einem Faktor zwei ist.
  13. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei die mehreren Gebiete (20, 930) säulenförmig sind, so dass mehrere Säulen (930) ausgebildet werden und die Säulen (930) jeweils die Form eines Kegelstumpfes aufweisen, wobei ein Öffnungswinkel der Kegelstümpfe zwischen einschließlich 10° und 35° beträgt.
  14. Leistungshalbleitervorrichtung (1) nach einem der vorhergehenden Ansprüche, wobei - die mehreren Gebiete (20, 930) säulenförmig sind, so dass mehrere Säulen (930) ausgebildet werden, - der Halbleiterschichtstapel (93) ferner eine Basisschicht (95) umfasst, die eine kontinuierliche Schicht ist und die auf einer von der ersten Hauptelektrode (921) abgewandten Seite der Säulen (930) parallel zur gemeinsamen Ebene (P) angeordnet ist, - alle Säulen (930) mit der Basisschicht (95) in Kontakt stehen, wobei die Säulen (930) und die Basisschicht (95) mindestens eines von unterschiedlichen Halbleitermaterialien und unterschiedlichen kristallographischen Strukturen umfassen.
  15. Verfahren zum Herstellen einer Leistungshalbleitervorrichtung (1), umfassend: - Bereitstellen eines Substrats (8), - Ausbilden einer Opferschicht (11) als der Halbleitermaske auf einer ersten Hauptseite (8A) des Substrats (8), - Strukturieren der Opferschicht (11) zum Ausbilden mehrerer Opferstrukturen (12), die von der ersten Hauptseite (8A) hervorstehen und die Form einer Säule oder einer Finne aufweisen, - Ausbilden einer Isolationsmaterialschicht (17) auf mindestens einer von den mehreren Opferstrukturen (12) und der ersten Hauptseite (8A), wobei mindestens ein Teil der Isolationsmaterialschicht (17) die erste Isolationsschicht (6) in der Leistungshalbleitervorrichtung (1) bildet, - Entfernen von mindestens einer Opferstruktur (12), um mindestens einen Hohlraum (16) in der Isolationsmaterialschicht (17) auszubilden, - Ausbilden einer Gateelektrodenschicht (5) auf einem zweiten Abschnitt (17B) oder zweiten Abschnitten (17B) der Isolationsmaterialschicht (17), der/die mindestens einen zweiten Isolationsschichtabschnitt (6B) in der Leistungshalbleitervorrichtung (1) bildet (bilden), - Ausbilden einer ersten Halbleiterschicht (15, 15A) eines ersten Leitfähigkeitstyps selektiv auf der ersten Hauptseite (8A), um eine Kontaktschicht (21) in dem mindestens einen Hohlraum (16) auszubilden, die sich zu einer von dem Substrat (8) abgewandten Seite (5A) der Gateelektrodenschicht (5) erstreckt, - Ausbilden einer ersten Hauptelektrode (3) auf einer von dem Substrat (8) abgewandten Seite des Halbleiterschichtstapels (2), - Ausbilden einer zweiten Hauptelektrode (4) auf einer von der ersten Hauptelektrode (3) abgewandten Seite des Halbleiterschichtstapels (2), wobei - die Gateelektrodenschicht (5, 94) zwischen der ersten Hauptelektrode (3, 921) und der zweiten Hauptelektrode (4, 922) angeordnet ist, - der Halbleiterschichtstapel (2, 93) zwischen der ersten Hauptelektrode (3, 921) und der zweiten Hauptelektrode (4, 922) angeordnet ist und in elektrischem Kontakt mit ihnen steht, wobei der Halbleiterschichtstapel (2, 93) umfasst: - die erste Halbleiterschicht (15, 15A) des ersten Leitfähigkeitstyps und eine zweite Halbleiterschicht (14) eines zweiten Leitfähigkeitstyps, wobei sich die erste und die zweite Halbleiterschicht (13, 14A, 14B, 15A, 15B, 95, 931, 932, 933) zumindest hinsichtlich eines von ihrem Leitfähigkeitstyp und ihrer Dotierungskonzentration unterscheiden, - die mehreren säulenförmigen oder finnenförmigen Gebiete (20, 930), die durch die Gateelektrodenschicht (5, 94) verlaufen und die jeweils die an der ersten Hauptelektrode (3, 921) angeordnete Kontaktschicht (21) mit einer ersten Dotierungskonzentration und mit dem ersten Leitfähigkeitstyp umfassen, wobei - jede Kontaktschicht (21) sich zu einer Seite (5A) der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, erstreckt, - die Kontaktschichten (21) benachbarter säulenförmiger oder finnenförmiger Gebiete (20, 930) sich auf der Seite der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, vereinigen, so dass die Kontaktschichten (21) benachbarter säulenförmiger oder finnenförmiger Gebiete (20, 930) auf der Seite der Gateelektrodenschicht (5, 94), die der ersten Hauptelektrode (3, 921) zugewandt ist, kontinuierlich angeordnet sind.
  16. Verfahren nach dem vorhergehenden Anspruch, wobei das Verfahren ein Ausbilden der Halbleiterschicht (15, 15A) des ersten Leitfähigkeitstyps, die zum Ausbilden der Kontaktschichten (21) bereitgestellt wird, nach dem Herstellen der Gateelektrodenschicht (5) umfasst.
  17. Verfahren nach den zwei vorhergehenden Ansprüchen, wobei das Verfahren umfasst: - selektives Ausbilden der zweiten Halbleiterschicht (14) des zweiten Leitfähigkeitstyps auf der ersten Hauptseite (8A) in jedem Hohlraum (16) zwischen den Kontaktschichten (21) und dem Substrat (8), um die Kanalschichten (22) auszubilden, und - selektives Ausbilden einer Halbleiterschicht (13) des ersten Leitfähigkeitstyps auf der ersten Hauptseite (8A) in jedem Hohlraum (16) zwischen den Kanalschichten (22) und dem Substrat (8), um die Drainschichten (23) auszubilden.
  18. Verfahren zum Herstellen einer Leistungshalbleitervorrichtung (1, 1*), umfassend: A) Bereitstellen eines Substrats (8, 951, 961), B) Bereitstellen einer Halbleitermaske (11, 963) auf dem Substrat (8, 951, 961) für Säulen oder Finnen (20, 930) eines Halbleiterschichtstapels (2, 93), C) Ausbilden von Röhren (964) oder Formplatten eines Isolatormaterials an Seitenwänden der Halbleitermaske (11, 963), und D) Aufwachsen des Halbleiterschichtstapels (2, 93), der SiC umfasst, in oder um die Röhren (964) oder Formplatten herum, wobei die Röhren (964) oder Formplatten in der fertigen Leistungshalbleitervorrichtung (1, 1*) beibehalten werden.
  19. Verfahren nach Anspruch 18, wobei die Leistungshalbleitervorrichtung (1) nach einem der Ansprüche 1 bis 14 hergestellt wird, wobei das Substrat (951, 961) ein Halbleitersubstrat ist, und wobei der Verfahrensschritt B) die folgenden Teilschritte umfasst: B1) Aufwachsen einer kontinuierlichen Startschicht (62), B2) Strukturieren der kontinuierlichen Startschicht (62), so dass die Halbleitermaske (63) bereitgestellt wird, wobei die Halbleitermaske (63) ein Positiv der Säulen ist, wobei die Halbleitermaske (63) nach Schritt C) und vor Schritt D) vollständig entfernt wird, wobei in Schritt D) die Säulen (30) selektiv in den Röhren (64) aufgewachsen werden und ein Raum zwischen benachbarten Röhren (64) von jeglichem Feststoffmaterial in Schritt D) frei ist, und wobei auf Schritt D) Schritt E) folgt: E) Herstellen der Gateelektrodenschicht (4) zwischen den Säulen (30), und das Halbleitersubstrat (51, 61) wird nach Schritt D) entfernt.
  20. Verfahren nach einem der Ansprüche 18 oder 19, wobei im Verfahrensschritt B) die Halbleitermaske (63) als ein Negativ der Säulen (30) bereitgestellt wird, wobei nach Schritt C) ein Raum zwischen benachbarten Röhren (64) mit mindestens einem Füllmaterial (65) oder mit mindestens einem weiteren Halbleitermaterial (68) in einem Schritt C1) gefüllt wird, wobei zwischen Schritten C1) und D) die Halbleitermaske (63) entfernt wird, und wobei die Halbleitermaske (63) nach Schritt C und vor Schritt D) vollständig entfernt wird.
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