KR20190128811A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20190128811A
KR20190128811A KR1020180052966A KR20180052966A KR20190128811A KR 20190128811 A KR20190128811 A KR 20190128811A KR 1020180052966 A KR1020180052966 A KR 1020180052966A KR 20180052966 A KR20180052966 A KR 20180052966A KR 20190128811 A KR20190128811 A KR 20190128811A
Authority
KR
South Korea
Prior art keywords
region
regions
gate electrodes
isolation
disposed
Prior art date
Application number
KR1020180052966A
Other languages
English (en)
Other versions
KR102617961B1 (ko
Inventor
백석천
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180052966A priority Critical patent/KR102617961B1/ko
Priority to US16/217,219 priority patent/US10833093B2/en
Priority to CN201910384252.1A priority patent/CN110473874B/zh
Publication of KR20190128811A publication Critical patent/KR20190128811A/ko
Application granted granted Critical
Publication of KR102617961B1 publication Critical patent/KR102617961B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11524—
    • H01L27/11529—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 제1 영역에서 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 제2 영역에서 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 제1 및 제2 영역에서 게이트 전극들을 관통하며 제2 방향으로 연장되고, 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들, 제1 분리 영역들의 사이에서 게이트 전극들을 관통하며 제2 방향으로 연장되고, 적어도 일부가 제2 영역에서 제2 방향을 따라 서로 이격되어 배치되는 제2 분리 영역들, 및 제3 방향을 따라 인접하는 제1 분리 영역과 제2 분리 영역의 사이에서, 적어도 하나의 게이트 전극을 분리하도록 수평으로 연장되는 절연 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들, 상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들, 상기 제1 분리 영역들의 사이에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고, 적어도 일부가 상기 제2 영역에서 상기 제2 방향을 따라 서로 이격되어 배치되는 제2 분리 영역들, 및 상기 제3 방향을 따라 인접하는 상기 제1 분리 영역과 상기 제2 분리 영역의 사이에서, 적어도 하나의 상기 게이트 전극을 분리하도록 수평으로 연장되는 절연 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 메모리 게이트 전극들, 상기 기판과 상기 메모리 게이트 전극들의 사이에 배치되는 적어도 하나의 하부 게이트 전극, 상기 메모리 게이트 전극들 및 상기 적어도 하나의 하부 게이트 전극을 관통하며 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들, 상기 제1 분리 영역들의 사이에서 상기 메모리 게이트 전극들 및 상기 적어도 하나의 하부 게이트 전극을 관통하여 상기 제1 분리 영역들과 평행하게 연장되며, 상기 제2 방향을 따라 게이트 연결 영역을 사이에 두고 서로 이격되어 배치되는 제2 분리 영역들, 및 상기 제3 방향을 따라 인접하는 상기 제1 분리 영역과 제2 분리 영역의 사이에서, 상기 제2 방향을 따라 상기 적어도 하나의 하부 게이트 전극을 분리하는 절연 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 이격되어 배치되는 한 쌍의 분리 영역들, 상기 한 쌍의 분리 영역들 사이에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 메모리 게이트 전극들, 및 상기 한 쌍의 분리 영역들 사이에서, 상기 기판과 상기 메모리 게이트 전극들의 사이에 배치되는 적어도 하나의 하부 게이트 전극을 포함하고, 상기 적어도 하나의 하부 게이트 전극은, 상기 제1 방향에 수직한 제2 및 제3 방향으로 분리된 복수의 서브 게이트 전극들을 포함할 수 있다.
최하단의 게이트 전극을 분리하는 절연 영역을 게이트 연결 영역과 이격시켜 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 게이트 전극들을 도시하는 분해 사시도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 7은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 8a 및 도 8b는 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 9는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 10a 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 입출력 버퍼(35), 제어 로직(36), 및 전압 발생기(37)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)와 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(34)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
로우 디코더(32)는 입력된 어드레스(ADDR)를 디코딩하여, 워드 라인(WL)의 구동 신호들을 발생하고 전달할 수 있다. 로우 디코더(32)는 제어 로직(36)의 제어에 응답하여 전압 발생기(37)로부터 발생된 워드 라인 전압을 선택된 워드 라인(WL) 및 비선택된 워드 라인들(WL)로 각각 제공할 수 있다.
페이지 버퍼(34)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)와 연결되어, 상기 메모리 셀들에 저장된 정보를 판독할 수 있다. 페이지 버퍼(34)는 동작 모드에 따라, 상기 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 상기 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(34)는 컬럼 디코터 및 감지 증폭기를 포함할 수 있다. 상기 컬럼 디코더는 메모리 셀 어레이(20)의 비트 라인들(BL)을 선택적으로 활성화할 수 있고, 상기 감지 증폭기는 읽기 동작 시에 상기 컬럼 디코더에 의해 선택된 비트 라인(BL)의 전압을 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어낼 수 있다.
입출력 버퍼(35)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(34)에 전달하고, 읽기 동작 시 페이지 버퍼(34)로부터 전달받은 데이터(DATA)를 외부로 출력할 수 있다. 입출력 버퍼(35)는 입력되는 어드레스 또는 명령어를 제어 로직(36)에 전달할 수 있다.
제어 로직(36)은 로우 디코더(32) 및 페이지 버퍼(34)의 동작을 제어할 수 있다. 제어 로직(36)은 외부로부터 전달되는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 제어 로직(36)은 상기 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
전압 발생기(37)는 외부 전압을 이용하여 내부 동작에 필요한 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등을 생성할 수 있다. 전압 발생기(37)에 의해서 생성되는 전압은 로우 디코더(32)를 통해서 메모리 셀 어레이(20)에 전달될 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 셀 어레이의 등가회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는, 서로 직렬로 연결되는 메모리 셀들(MC), 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST1, SST2)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 복수의 메모리 셀 스트링들(S)은 각각의 비트 라인들(BL0-BL2)에 병렬로 연결될 수 있다. 복수의 메모리 셀 스트링들(S)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(S)이 배치될 수 있다. 예시적인 실시예에서, 공통 소스 라인(CSL)은 복수 개가 2차원적으로 배열될 수도 있다.
서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL0-WLn)에 의해 제어될 수 있다. 각각의 메모리 셀들(MC)은 데이터 저장 요소를 포함할 수 있다. 공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는 메모리 셀들(MC)의 게이트 전극들은, 워드 라인들(WL0-WLn) 중 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 또는, 메모리 셀들(MC)의 게이트 전극들이 공통 소스 라인들(CSL)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어되고, 공통 소스 라인(CSL)에 접속될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)는 스트링 선택 라인(SSL1, SSL2)에 의해 제어되고, 비트 라인들(BL0-BL2)에 접속될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 각각 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터들(SST1, SST2)이 연결되는 구조를 도시하였으나, 각각 하나의 스트링 선택 트랜지스터(SST1, SST2)가 연결되거나, 복수의 접지 선택 트랜지스터(GST)가 연결될 수도 있다. 워드 라인들(WL0-WLn) 중 최상위 워드라인(WLn)과 스트링 선택 라인(SSL1, SSL2) 사이에 하나 이상의 더미 라인(DWL) 또는 버퍼 라인이 더 배치될 수 있다. 예시적인 실시예에서, 최하위 워드라인(WL0)과 접지 선택 라인(GSL) 사이에도 하나 이상의 더미 라인(DWL)이 배치될 수 있다.
스트링 선택 트랜지스터(SST1, SST2)에 스트링 선택 라인(SSL1, SSL2)을 통해 신호가 인가되면, 비트 라인(BL0-BL2)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기 및 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다. 예시적인 실시예에서, 메모리 셀 어레이(20)는 비트 라인(BL0-BL2)과 전기적으로 분리되는 적어도 하나의 더미 메모리 셀 스트링을 포함할 수도 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다. 도 3에서는, 이해를 돕기 위하여, 반도체 장치(100)의 주요 구성만을 도시하였다. 도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 4a 내지 도 4c에서는 각각 도 3의 절단선 A-A', B-B', 및 C-C'를 따른 단면을 도시한다.
도 3 내지 도 4c를 참조하면, 반도체 장치(100)는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 갖는 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH), 게이트 전극들(130)을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(SS), 및 게이트 전극들(130) 중 적어도 하나를 관통하는 절연 영역들(GS)을 포함한다. 반도체 장치(100)는 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 게이트 유전층(145), 채널들(CH) 내의 채널 영역(140), 채널 패드(155), 채널 절연층(150), 및 주변 영역 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(Ⅰ)은 게이트 전극들(130)이 수직하게 적층되며 채널들(CH)이 배치되는 영역으로 도 1의 메모리 셀 어레이(20)에 해당하는 영역일 수 있으며, 제2 영역(Ⅱ)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로 도 1의 메모리 셀 어레이(20)와 주변 회로(30)를 전기적으로 연결하는 영역에 해당할 수 있다. 제2 영역(Ⅱ)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(Ⅰ)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
게이트 전극들(130)은 제1 영역(Ⅰ) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(Ⅰ)으로부터 제2 영역(Ⅱ)으로 서로 다른 길이로 연장될 수 있다. 게이트 전극들(130)은 도 2의 접지 선택 트랜지스터(GST)의 게이트를 이루는 하부 게이트 전극(130G), 복수의 메모리 셀(MC)을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트를 이루는 상부 게이트 전극들(130S)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC)을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST)의 상부 및 하부 게이트 전극들(130S, 130G)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC)의 게이트 전극들(130)과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극(130S, 130G)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
도 3에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 제1 분리 영역(MS1)에 의하여 y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다. 구체적으로, 메모리 게이트 전극들(130M)은 x 방향으로 이격되어 배치되는 제2 분리 영역들(MS2a, MS2b)의 사이에서 게이트 연결 영역(GC)에 의해 연결될 수 있다. 게이트 연결 영역(GC)은 동일한 레벨에서 게이트 전극들(130)이 수평하게 연결된 영역을 지칭한다. 상부 및 하부 게이트 전극들(130S, 130G)도 일부의 제2 분리 영역들(MS2a, MS2b)의 사이에서는 게이트 연결 영역(GC)에 의해 연결될 수 있으나, 하나의 층으로 이루어지지 않으며 복수의 서브 게이트 전극들을 포함할 수 있다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다.
도 4b에 도시된 것과 같이, 기판(101)의 제2 영역(Ⅱ)에서 게이트 전극들(130)은 x 방향에서 서로 다른 길이로 연장되어 계단 형상의 단차들을 이루는 콘택 영역들(CP)을 제공할 수 있다. 콘택 영역들(CP)에서 게이트 전극들(130)은 도시되지 않은 콘택 플러그들과 연결될 수 있으며, 이에 의해 게이트 전극들(130)이 상부의 배선 구조물과 연결될 수 있다. 콘택 영역들(CP)에서 게이트 전극들(130)은 상기 콘택 플러그들과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 형태를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 분리 영역들(MS1)과 제2 분리 영역(MS2a, MS2b)은 y 방향에서 일정한 패턴으로 배치될 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 x 방향에서 일직선 상에 서로 이격되어 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다.
제2 분리 영역들(MS2a, MS2b)은 한 쌍의 제1 분리 영역들(MS1)의 가운데에 배치되는 제2 중앙 분리 영역들(MS2a) 및 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에 배치되는 제2 보조 분리 영역들(MS2b)을 포함할 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 전체에 걸쳐 배치되고, 제2 보조 분리 영역들(MS2b)은 제2 영역(Ⅱ)에만 배치될 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(Ⅰ)에서 하나로 연장되고, 제2 영역(Ⅱ)에서는 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 제2 보조 분리 영역들(MS2b)은 일직선 상에서 소정 간격으로 분리되어 복수개로 배치될 수 있다. 다만, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 3에 도시된 것에 한정되지는 않는다. 예를 들어, 예시적인 실시예들에서, 제2 분리 영역들(MS2a, MS2b)은 y 방향을 따라, 제1 분리 영역들(MS1)의 사이에 네 열 이상 배치될 수도 있다.
제1 분리 영역들(MS1)은 도 2를 참조하여 설명한 공통 소스 라인(CSL)을 포함할 수 있으며, 제2 분리 영역들(MS2a, MS2b)은 더미(dummy) 공통 소스 라인을 포함할 수 있다. 도 4a 및 도 4c에 도시된 것과 같이, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 소스 절연층(107) 및 소스 절연층(107)에 의해 게이트 전극들(130)과 절연되는 소스 도전층(110)을 포함할 수 있다. 제1 분리 영역들(MS1)의 소스 도전층(110)은 공통 소스 라인(CSL)에 해당할 수 있으며, 제2 분리 영역들(MS2a, MS2b)의 소스 도전층(110)은 더미 공통 소스 라인에 해당할 수 있다. 따라서, 제2 분리 영역들(MS2a, MS2b)을 이루는 소스 도전층(110)은 공통 소스 라인(CSL)에 해당하는 제1 분리 영역들(MS1) 내의 소스 도전층(110)과 달리, 반도체 장치(100)를 구동하는 소자들에 연결되지 않거나 전기적 신호가 인가되지 않는 플로팅(floating)된 상태일 수 있다.
상부 분리 영역들(SS)은 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 제2 보조 분리 영역(MS2b)과 나란하게 배치될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 상부 게이트 전극들(130S)을 포함한 게이트 전극들(130)의 일부를 관통하도록, 제2 영역(Ⅱ)의 일부와 제1 영역(Ⅰ)에 배치될 수 있다. 상부 분리 영역들(SS)에 의해 분리된 상부 게이트 전극들(130S)은 서로 다른 스트링 선택 라인(SSL)(도 2 참조)을 이룰 수 있다.
상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다. 도 4c에 도시된 것과 같이, 상부 절연층(103)은 상부 게이트 전극들(130S)을 포함하여 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 절연층(103)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다.
절연 영역들(GS)은 접지 선택 트랜지스터(GST)의 게이트를 이루는 최하부의 하부 게이트 전극(130G)과 동일한 레벨에서 수평으로 연장되도록 배치될 수 있다. 절연 영역들(GS)에 의해 하부 게이트 전극(130G)은 인접하는 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에서 x 방향을 따라 두 개의 층으로 분리 또는 분할될 수 있다. 특히, 절연 영역들(GS)은 제1 영역(Ⅰ)으로부터 연장된 제2 중앙 분리 영역(MS2a)의 일부 영역과 제1 분리 영역(MS1)의 사이에 배치될 수 있다. 따라서, 절연 영역들(GS)의 y 방향을 따른 양측면은 제1 분리 영역(MS1) 및 제2 중앙 분리 영역(MS2a)과 각각 접할 수 있다. 도 3에 도시된 것과 같이, 절연 영역들(GS)은 제1 및 제2 분리 영역(MS1, MS2a)의 사이에서 y 방향으로 연장되는 라인 형태를 가질 수 있다. 절연 영역들(GS)은 평면 상에서 상부 분리 영역(SS)과 중첩되어 배치될 수 있다. 실시예들에 따라, 절연 영역들(GS)은 하나가 아닌 두 개 이상의 하부 게이트 전극들(130G)을 분리하도록 배치될 수도 있다. 또한, 절연 영역들(GS)에 의해 분리되는 하부 게이트 전극(130G)은 반드시 게이트 전극들(130) 중 최하부에 배치되어야 하는 것은 아니며, 실시예들에서 접지 선택 트랜지스터(GST)의 배치 위치에 따라 다양하게 변경될 수 있다.
절연 영역들(GS)은 제1 영역(Ⅰ)과 인접한 제2 영역(Ⅱ)에 배치될 수 있으며, 제1 영역(Ⅰ)에 가장 인접하게 배치된 게이트 연결 영역(GC)보다 제1 영역(Ⅰ)에 가깝게 배치될 수 있다. 절연 영역들(GS)은 제1 영역(Ⅰ)과 최좌측의 게이트 연결 영역(GC)의 사이에 배치될 수 있다. 즉, 도면 상에서 좌측부터, 제1 영역(Ⅰ), 절연 영역들(GS), 및 게이트 연결 영역들(GC)이 순서대로 배치될 수 있다. 따라서, 절연 영역들(GS)은 평면 상에서 게이트 연결 영역(GC)과 중첩되지 않도록 배치될 수 있다. 실시예들에 따라, 더미 채널들이 제1 영역(Ⅰ)의 단부에 배치되는 경우, 상기 더미 채널들은 절연 영역들(GS)을 관통하도록 배치될 수 있다.
이러한 배치에 의해, 하부 게이트 전극(130G)은, 제1 영역(Ⅰ)의 한 쌍의 제1 분리 영역들(MS1) 사이에서, 제2 중앙 분리 영역(MS2a)에 의해 y 방향에서 두 개의 층으로 분리되고, x 방향에서 절연 영역들(GS)에 의해 다시 분리된 상태를 유지할 수 있다. 즉, 하부 게이트 전극(130G)이 제2 영역(Ⅱ)의 단부에 가까운 영역에서는 게이트 연결 영역들(GC)에 의해 서로 연결되더라도, 제1 영역(Ⅰ)으로부터 연장된 하부 게이트 전극(130G)은 절연 영역들(GS)에 의해 이로부터 분리될 수 있다. 이에 대해서는 하기에 도 5를 참조하여 더욱 상세히 설명한다.
도 4b에 도시된 것과 같이, 절연 영역들(GS)은 하부 절연층(170)을 포함할 수 있다. 하부 절연층(170)은 예를 들어, 실리콘 산화물로 이루어질 수 있으며, 층간 절연층(120)과 동일한 물질일 수 있다. 절연 영역(GS)의 상부에서, 적어도 일부의 층간 절연층들(120) 및 게이트 전극들(130)은 절연 영역(GS)의 중심을 향하는 함몰부(DP)를 가질 수 있다. 절연 영역(GS)으로부터 멀어지면서, 층간 절연층들(120) 및 게이트 전극들(130)은 굴곡이 완화된 함몰부(DP)를 갖거나 함몰부(DP)를 갖지 않을 수 있다. 예시적인 실시예들에서, 절연 영역(GS)의 형성 공정에 따라, 함몰부(DP)가 형성되지 않고, 절연 영역(GS) 상의 층간 절연층(120)이 평탄한 상면을 가질 수도 있다.
본 실시예의 경우, 절연 영역들(GS)은 게이트 연결 영역들(GC)과 이격되어 배치되므로, 제2 중앙 분리 영역들(MS2a)과 일직선 상에 배치되는 게이트 연결 영역들(GC)과 중첩하여 배치하는 경우에 비하여, 개수를 최소화할 수 있으며, 구조를 단순화할 수 있다. 또한, 게이트 연결 영역들(GC) 중 일부와 중첩하여 배치하는 경우에 비하여, 함몰부(DP)의 폭이 감소될 수 있으며 제2 중앙 분리 영역들(MS2a)의 단부와 중첩되지 않으므로, 함몰부(DP)로 인해 발생할 수 있는 게이트 전극들(130)의 쇼트 불량, 누설 전류 불량 등과 같은 불량의 발생을 방지할 수 있다.
채널들(CH)은 제1 영역(Ⅰ) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(Ⅱ)과 인접한 제1 영역(Ⅰ)의 단부 및 제2 영역(Ⅱ)에 더미 채널들이 더 배치될 수 있다. 상기 더미 채널들은 채널들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다. 예시적인 실시예들에서, 상기 더미 채널들은 게이트 연결 영역(GC) 상에도 배치될 수도 있다.
도 4b의 확대도를 참조하면, 채널들(CH) 내에는 채널 영역(140)이 배치될 수 있다. 채널들(CH) 내에서 채널 영역(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140)은 하부에서 에피택셜층(105)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다. 제1 또는 제2 분리 영역들(MS1, MS2a, MS2b)과 상부 분리 영역(SS)의 사이에서 y 방향에서 일직선 상에 배치되는 채널들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인(BL0-BL2)(도 2 참조)에 각각 연결될 수 있다.
채널들(CH)에서 채널 영역(140)의 상부에는 채널 패드들(155)이 배치될 수 있다. 채널 패드들(155)은 채널 절연층(150)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
에피택셜층(105)은 채널들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널 영역(140)은 기판(101)과 직접 연결될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 게이트 전극들을 도시하는 분해 사시도이다.
도 5를 참조하면, 도 3의 한 쌍의 제1 분리 영역들(MS1)의 사이에 배치되는 게이트 전극들(130) 중 일부를 도시한다.
게이트 전극들(130) 중 최상부에 배치되는 상부 게이트 전극(130S)은 스트링 선택 라인(SSL)으로 사용될 수 있다. 상부 게이트 전극(130S)은 상부 분리 영역들(SS) 및 제2 중앙 분리 영역(MS2a)에 의해 y 방향에서 각각 네 개의 서브 상부 게이트 전극들(130Sa, 130Sb, 130Sc, 130Sd)로 분리될 수 있다. 서브 상부 게이트 전극들(130Sa, 130Sb, 130Sc, 130Sd) 각각은 서로 다른 콘택 플러그와 연결되어 독립적으로 전기적 신호를 받을 수 있다. 예를 들어, 게이트 전극들(130) 중 최상부의 두 개의 게이트 전극들(130)이 상부 게이트 전극(130S)에 해당할 수 있으나, 상부 게이트 전극(130S)의 개수는 실시예들에서 다양하게 변경될 수 있다.
상부 게이트 전극(130S)의 하부에 배치되는 메모리 게이트 전극(130Mn)은 제2 분리 영역들(MS2a, MS2b)을 경계로 일부가 분리된 형태를 가질 수 있다. 다만, 메모리 게이트 전극(130Mn)은 제2 중앙 분리 영역들(MS2a) 사이의 게이트 연결 영역(GC)에 의해 하나로 연결된 형태를 가질 수 있다. 최하부의 메모리 게이트 전극(130M0)도 제2 분리 영역들(MS2a, MS2b)이 관통하는 영역들을 가지지만, 게이트 연결 영역(GC)에 의해 하나로 연결된 형태를 가질 수 있다. 특히, 메모리 게이트 전극(130M0)은 제2 중앙 분리 영역들(MS2a) 사이의 게이트 연결 영역(GC)에 의해 하나로 연결된 형태를 가질 수 있다. 도 5에서는, 메모리 게이트 전극들(130M) 중 최상부의 메모리 게이트 전극(130Mn)과 최하부의 메모리 게이트 전극(130M0)만을 도시하였으나, 다른 메모리 게이트 전극들(130M)도 유사하게 하나의 층을 이루며 배치될 수 있다.
게이트 전극들(130) 중 메모리 게이트 전극들(130M)의 하부에 배치되는 하부 게이트 전극(130G)은 접지 선택 라인(GSL)으로 사용될 수 있으며, 절연 영역들(GS) 및 제2 중앙 분리 영역들(MS2a)에 의해 세 개의 서브 하부 게이트 전극들(130Ga, 130Gb, 130Gc)로 분할될 수 있다. 절연 영역들(GS)은 게이트 연결 영역들(GC)과 이격되어 배치될 수 있다. 절연 영역들(GS)은 채널들(CH) 사이를 지나 연장되는 제2 중앙 분리 영역들(MS2a)의 단부보다 채널들(CH)을 향한 내측에 배치될 수 있다. 절연 영역들(GS)은 게이트 연결 영역들(GC)보다 채널들(CH)에 인접하게 배치될 수 있다. 서브 하부 게이트 전극들(130Ga, 130Gb, 130Gc) 중 절연 영역(GS) 일측에 배치되는 두 개의 서브 하부 게이트 전극들(130Ga, 130Gb) 각각은 서로 다른 콘택 플러그와 연결되어 독립적으로 전기적 신호를 받을 수 있다. 서브 하부 게이트 전극들(130Ga, 130Gb, 130Gc) 중 절연 영역(GS) 타측의 서브 하부 게이트 전극(130Gc)은 별도의 전기적 신호를 받지 않는 더미 서브 하부 게이트 전극일 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6a를 참조하면, 반도체 장치(100a)에서는, 도 3의 실시예에서와 달리, 절연 영역들(GSa)이 y 방향을 따라 지그재그 형태로 배열될 수 있다. 구체적으로, 절연 영역들(GSa)은 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이에서 x 방향에서 두 개 이상의 서로 다른 위치에 교대로 위치할 수 있다. 이 경우에도, 절연 영역들(GSa)은 제1 영역(Ⅰ)과 인접한 제2 영역(Ⅱ)에 배치될 수 있으며, 제1 영역(Ⅰ)에 가장 인접하게 배치된 게이트 연결 영역(GC)보다도 제1 영역(Ⅰ)에 가깝게 배치될 수 있다.
도 6b를 참조하면, 반도체 장치(100b)에서는, 도 3의 실시예에서와 달리, 절연 영역들(GSb)은 상부 게이트 전극들(130S)이 서로 다른 길이로 연장되어 형성되는 콘택 영역(CP)(도 4b 참조)의 하부에 배치될 수 있다. 이와 같이, 절연 영역들(GSb)은 제1 영역(Ⅰ)과 인접한 제2 영역(Ⅱ)에서도 게이트 전극들(130)이 계단 형상의 단차들을 형성하는 영역 상에 배치될 수 있다. 이 경우에도, 절연 영역들(GSb)은 제1 영역(Ⅰ)에 가장 인접하게 배치된 게이트 연결 영역(GC)보다 제1 영역(Ⅰ)에 가깝게 배치될 수 있다. 즉, 절연 영역들(GSb)의 배치는 평면도 상에서 게이트 연결 영역(GC)의 좌측에 배치되는 범위 내에서 다양하게 변경될 수 있다.
도 7은 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 7을 참조하면, 반도체 장치(100c)에서는, 도 3의 실시예에서와 달리, 제2 보조 분리 영역들(MS2b)이 제2 영역(Ⅱ)에서 하나의 라인 형태로 연장될 수 있다. 제2 중앙 분리 영역들(MS2a)은 제1 영역(Ⅰ)에서 제2 영역(Ⅱ)의 일부까지 하나로 연장되고, 제2 영역(Ⅱ)에서는 제1 영역(Ⅰ)으로부터 연장된 제2 중앙 분리 영역들(MS2a)과 소정 간격으로 분리되어 하나로 연장될 수 있다. 이에 따라, 게이트 연결 영역들(GC)은 일직선 상에 배치되며 서로 인접하는 제2 중앙 분리 영역들(MS2a) 사이에만 배치될 수 있다.
이와 같이, 실시예들에서, 제2 분리 영역들(MS2a, MS2b)의 배치 형태 및 이에 따른 게이트 연결 영역들(GC)의 배치 형태는 다양하게 변경될 수 있으며, 제2 영역(Ⅱ)의 크기, 게이트 전극들(130)의 개수, 게이트 전극들(130)의 적층 높이 등을 고려하여 결정될 수 있다.
도 8a 및 도 8b는 예시적인 실시예에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 반도체 장치(100d)에서는, 게이트 전극들(130) 중 일부가 x 방향에서뿐 아니라 y 방향에서도 단차를 가지도록 배치되어 각각의 콘택 영역들(CP)을 형성할 수 있다. 또한, 반도체 장치(100d)는 게이트 전극들(130)의 단차 영역, 즉, 콘택 영역들(CP)에 배치되는 콘택 플러그들(MCP) 및 콘택 플러그들(MCP)과 연결되는 배선층들(ML)을 더 포함할 수 있다.
먼저, 게이트 전극들(130)은 도 3의 실시예에서와 달리, 메모리 게이트 전극들(130M) 중 적어도 일부 및 하부 게이트 전극(130G)이 x 방향뿐 아니라 y 방향으로도 단차를 갖도록 형성되어 각각의 콘택 영역들(CP)을 형성할 수 있다. 이러한 구조를 구현하기 위하여, 상부 및 하부의 게이트 전극들(130S, 130G)을 제외하고, 메모리 게이트 전극들(130M) 중 적어도 일부는 일정 개수, 예를 들어 네 개가 하나의 적층체를 이루어 단차를 이룰 수 있다. 하나의 상기 적층체를 이루는 네 개의 메모리 게이트 전극들(130M)은 y 방향에서 서로 단차를 가지도록 배치될 수 있다. 또한, 최상부의 상기 적층체 상에는 콘택 플러그들(MCP)이 연결되지 않는 더미 적층체가 배치될 수 있다.
이와 같은 콘택 영역들(CP)의 배치에 따라, 하나로 연결된 게이트 전극(130)에 형성된 콘택 플러그들(MCP) 중 적어도 하나가 상부의 배선층(ML)과 연결될 수 있다. 도시하지는 않았으나, 상부 게이트 전극들(130S) 및 하부 게이트 전극(130G)은 제1 영역(Ⅰ)의 타측에 배치된 또다른 제2 영역(Ⅱ)에서 콘택 플러그들(MCP) 및 상부의 배선층(ML)과 연결될 수 있다. 특히, 하부 게이트 전극(130G)의 경우, 절연 영역(GS)의 우측, 즉 절연 영역(GS)에 의해 분리된 영역의 우측에서 콘택 플러그(MCP)와 연결되지 않고, 타측에서 콘택 플러그(MCP)와 연결될 수 있다. 실시예들에 따라, 메모리 게이트 전극들(130M) 중 일부도 타측의 제2 영역(Ⅱ)에서 배선되거나, 양측 모두에서 배선될 수 있다.
메모리 게이트 전극들(130M)은 게이트 연결부(GC)에 의해 메모리 게이트 전극들(130M)이 하나로 연결된 상태이므로, 본 실시예에서와 같이 y 방향으로 단차를 갖는 콘택 영역들(CP)이 형성되더라도 하나의 메모리 게이트 전극(130M) 전체가 적어도 하나의 콘택 플러그(MCP)에 의해 상부의 배선층(ML)과 전기적으로 연결될 수 있다. 따라서, 메모리 게이트 전극들(130M)과 연결되는 배선 구조가 보다 단순화될 수 있다.
콘택 플러그들(MCP) 및 배선층들(ML)은 도전성 물질로 이루어질 수 있다. 채널들(CH)과 연결되는 채널 콘택 플러그들(CCP)도 도전성 물질로 이루어질 수 있다.
도 9는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 9를 참조하면, 반도체 장치(200)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 3 내지 도 4c를 참조하여 상술한 것과 같이, 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)을 관통하도록 배치되는 채널들(CH), 및 하부 게이트 전극(130G)을 관통하는 절연 영역들(GS)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 6a 내지 도 8b를 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다. 특히, 메모리 셀 영역(CELL)은 기판(101)을 관통하여 주변 회로 영역(PERI)과 연결되는 관통 배선 영역(160)을 더 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 배선 라인들(280)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기저 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 기저 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다.
도 9에 도시된 것과 같이, 메모리 셀 영역(CELL)의 게이트 전극들(130)은 배선층(ML) 및 콘택 플러그(MCP)를 통해 주변 회로 영역(PERI)의 회로 소자들(220)과 전기적으로 연결될 수 있다. 관통 배선 영역(160)을 통해, 관통 비아(TV)가 메모리 셀 영역(CELL)의 배선층(ML)과 주변 회로 영역(PERI)의 배선 라인들(280)을 연결할 수 있다. 예를 들어, 채널들(CH) 일측의 콘택 영역들(CP)에서 메모리 게이트 전극들(130M)과 연결되는 배선 라인들(280)이 관통 비아(TV)를 통해 주변 회로 영역(PERI)과 전기적으로 연결될 수 있다. 또한, 타측의 콘택 영역들(CP)에서는, 상부 및 하부 게이트 전극들(130S, 130G)과 연결되는 배선 라인들(280)이 관통 비아(TV)를 통해 주변 회로 영역(PERI)과 전기적으로 연결될 수 있다. 이 경우, 하부 게이트 전극(130G)은 도시된 것과 같이, 절연 영역(GS)이 배치되지 않은 방향의 콘택 영역(CP)에서 콘택 플러그(MCP)와 연결될 수 있다. 다만, 실시예들에서, 메모리 셀 영역(CELL)의 양 단의 콘택 영역들(CP)에서의 배선 구조는 다양하게 변경될 수 있다.
도 10a 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도 및 단면도들이다. 도 10a 내지 도 15b 중 단면도들은, 도 4b 또는 도 4c에 대응되는 영역을 도시한다.
도 10a 내지 도 10c를 참조하면, 기판(101) 상에 절연 영역(GS), 희생층들(180) 및 층간 절연층들(120)을 교대로 적층하고, 희생층들(180)이 x 방향에서 서로 다른 길이로 연장되도록 희생층들(180) 및 층간 절연층들(120)의 일부를 제거할 수 있다.
최하단의 희생층(180)을 형성한 후 패터닝 공정 및 절연 물질의 증착 공정을 수행하여, 도 10c에 도시된 것과 같이, 하부 절연층(170)을 포함하는 절연 영역(GS)을 형성할 수 있다. 절연 영역(GS)은 도 10a와 같이 y 방향으로 연장되는 라인 형태로 패터닝되거나, 도 10b와 같이, y 방향에서 서로 이격된 직사각형들의 형태로 패터닝될 수 있다. 이 경우, 상기 직사각형들은, 도 3의 제1 분리 영역(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 영역을 포함하는 사각형일 수 있다.
하부 절연층(170)은 희생층들(180)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 예시적인 실시예들에서, 절연 영역(GS)은 해당 영역에서 희생층(180)을 제거한 후 상부에 층간 절연층(120)을 형성함으로써, 층간 절연층(120) 물질의 일부로 형성될 수 있다. 이 경우, 상부의 층간 절연층(120)에 대하여 별도로 평탄화 공정을 하지 않으면, 도 10c에 도시된 것과 같이 상부의 층간 절연층(120)은 함몰부(DP)를 가질 수 있다. 상부의 층간 절연층(120)에 대하여 별도로 평탄화 공정을 수행하는 경우, 함몰부(DP)는 형성되지 않을 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층들(180)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제2 영역(II)에서 상부의 희생층들(180)이 하부의 희생층들(180)보다 짧게 연장되도록, 희생층들(180)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생층들(180)은 계단 형상을 이룰 수 있다. 다음으로, 희생층들(180)이 상부의 희생층들(180)보다 길게 연장되어 노출되는 영역들에 희생층들(180)을 이루는 물질을 추가로 증착하여, 희생층들(180)이 단부에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다. 다음으로, 희생층들(180)과 층간 절연층들(120)의 적층 구조물 상부를 덮는 주변 영역 절연층(190)을 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 희생층들(180) 및 층간 절연층들(120)의 일부를 제거하여 스트링 분리 영역(SS)을 형성하고, 희생층들(180) 및 층간 절연층들(120)의 적층 구조물을 관통하는 채널들(CH)을 형성할 수 있다.
스트링 분리 영역(SS)은 x 방향으로 연장되며, 제1 영역(Ⅰ)으로부터 제2 영역(II)의 일부까지 연장될 수 있다. 별도의 마스크층을 이용하여 스트링 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 희생층들(180) 및 층간 절연층들(120)을 제거할 수 있다. 스트링 분리 영역(SS)은 도 3의 상부 게이트 전극들(130S)이 형성되는 영역보다 아래로 연장될 수 있다. 희생층들(180) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 절연층(103)을 형성할 수 있다. 상부 절연층(103)은 희생층들(180)에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
채널들(CH)은 희생층들(180) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 채널들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예시적인 실시예들에서, 채널들(CH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 다음으로, 채널들(CH) 내에, 에피택셜층(105), 게이트 유전층(145)의 적어도 일부, 채널 영역(140), 채널 절연층(150) 및 채널 패드들(155)을 형성할 수 있다. 채널들(CH) 외에 추가로 배치되는 더미 채널들도, 본 단계에서 채널들(CH)과 함께 형성될 수 있다.
에피택셜층(105)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널들(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널 영역(140)은 채널들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 12a 및 도 12b를 참조하면, 희생층들(180)과 층간 절연층들(120)의 적층 구조물을 관통하는 제1 및 제2 개구부들(OP1, OP2)을 형성할 수 있다.
제1 및 제2 개구부들(OP1, OP2)은 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 상기 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 제1 및 제2 개구부들(OP1, OP2)은 x 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 제1 개구부들(OP1)은 x 방향으로 하나로 연장될 수 있다. 제2 개구부들(OP2)은 제1 개구부들(OP1)의 사이에 배치되며, x 방향을 따라 일직선 상에서 서로 이격되어 배치될 수 있다. 본 단계에서, 제1 및 제2 개구부들(OP1, OP2)의 하부에서 기판(101)이 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 및 제2 개구부들(OP1, OP2)을 통해 희생층들(180)을 제거할 수 있다.
희생층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널들(CH)의 게이트 유전층(145)의 일부 측벽들 및 절연 영역(GS)의 측면들이 노출될 수 있다. 본 단계에서, 희생층들(180)이 제거된 후, 층간 절연층(120)의 적층 구조물은 안정성이 떨어질 수 있으나, 제2 개구부들(OP2) 사이의 영역들에 의해 상기 적층 구조물이 보다 안정적으로 지지될 수 있다.
도 14a 및 도 14b를 참조하면, 희생층들(180)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 제2 개구부들(OP2)은 제1 개구부들(OP1)과 함께 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. 제1 개구부들(OP1)의 y 방향에서의 이격 거리가 상대적으로 큰 경우에도, 제2 개구부들(OP2)에 의해 게이트 전극들(130)의 충전이 효과적으로 수행될 수 있다. x 방향에서 일직선 상에 배치되는 제2 개구부들(OP2)의 사이에는 게이트 연결 영역들(GS)이 형성될 수 있다. 게이트 전극들(130)을 형성한 후 제1 및 제2 개구부들(OP1, OP2) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
본 실시예의 경우, 절연 영역(GS)이 게이트 연결 영역들(GS)과 이격되어 형성된 상태이므로, 본 단계에서 게이트 연결 영역들(GS)이 형성되더라도 절연 영역(GS) 상부의 함몰부(DP)와의 관계에서 불량이 발생하는 것을 방지할 수 있다.
도 15a 및 도 15b를 참조하면, 하고, 제1 및 제2 개구부들(OP1, OP2) 내에 소스 절연층(107)을 형성할 수 있다.
제1 및 제2 개구부들(OP1, OP2)에서 소스 절연층(107)은 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 제1 및 제2 개구부들(OP1, OP2)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 소스 절연층(107)을 형성할 수 있다.
다음으로, 도 4b 및 도 4c에 도시된 것과 같이, 소스 절연층(107) 상에 도전 물질을 증착하여 소스 도전층(110)을 형성할 수 있으며, 이에 의해 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)이 형성될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 동일한 공정 단계에서 형성되어 동일한 구조를 가질 수 있다. 다만, 상술한 것과 같이, 예를 들어, 제1 및 분리 영역들(MS1)은 공통 소스 라인(CSL)으로 기능하고, 제2 분리 영역들(MS2a, MS2b)은 더미 공통 소스 라인으로 기능할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 CP: 콘택 영역
GC: 게이트 연결 영역 GS: 하부 분리 영역
DP: 함몰부 MCP: 콘택 플러그
MS1: 제1 분리 영역 MS2a, MS2b: 제2 분리 영역
ML: 배선층 SS: 상부 분리 영역
TV: 관통 비아
101: 기판 103: 상부 절연층
105: 에피택셜층 107: 소스 절연층
110: 소스 도전층 120: 층간 절연층
130: 게이트 전극 140: 채널 영역
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 160: 관통 배선 영역
170: 하부 절연층 180: 희생층
190: 주변 영역 절연층

Claims (10)

  1. 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고, 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 게이트 전극들;
    상기 제1 및 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들;
    상기 제1 분리 영역들의 사이에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되고, 적어도 일부가 상기 제2 영역에서 상기 제2 방향을 따라 서로 이격되어 배치되는 제2 분리 영역들; 및
    상기 제3 방향을 따라 인접하는 상기 제1 분리 영역과 상기 제2 분리 영역의 사이에서, 적어도 하나의 상기 게이트 전극을 분리하도록 수평으로 연장되는 절연 영역을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 분리 영역들은 상기 제2 방향을 따라 게이트 연결 영역들을 사이에 두고 서로 이격되어 배치되며,
    상기 절연 영역은 상기 게이트 연결 영역들로부터 이격되어 배치되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 절연 영역은 상기 제2 영역에서, 상기 제1 영역에 가장 가깝게 배치되는 상기 게이트 연결 영역과 상기 제1 영역의 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    최하부의 상기 게이트 전극은 상기 절연 영역에 의해 상기 제2 방향을 따라 분리되고, 상기 제2 분리 영역에 의해 상기 제3 방향을 따라 분리되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 분리 영역들은, 상기 제1 영역에서 하나로 배치되고 상기 제2 영역에서 일직선 상으로 서로 이격되어 배치되는 제2 중앙 분리 영역들 및 상기 제2 영역에만 배치되는 제2 보조 분리 영역들을 포함하고,
    상기 절연 영역은 상기 제1 분리 영역과 상기 제1 영역으로부터 연장된 상기 제2 중앙 분리 영역의 사이에 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 기판은 상기 제1 영역 및 상기 제1 영역의 양측에 위치하는 두 개의 상기 제2 영역을 갖고,
    상기 절연 영역은 일측의 상기 제2 영역에 위치하며,
    상기 절연 영역에 의해 분리되는 적어도 하나의 상기 게이트 전극은 상기 절연 영역으로부터 이격되어 위치하는 타측의 상기 제2 영역에서 상부 배선 구조물과 연결되는 반도체 장치.
  7. 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되는 메모리 게이트 전극들;
    상기 기판과 상기 메모리 게이트 전극들의 사이에 배치되는 적어도 하나의 하부 게이트 전극;
    상기 메모리 게이트 전극들 및 상기 적어도 하나의 하부 게이트 전극을 관통하며 상기 제2 방향으로 연장되고, 상기 제1 및 제2 방향에 수직한 제3 방향을 따라 서로 이격되어 배치되는 제1 분리 영역들;
    상기 제1 분리 영역들의 사이에서 상기 메모리 게이트 전극들 및 상기 적어도 하나의 하부 게이트 전극을 관통하여 상기 제1 분리 영역들과 평행하게 연장되며, 상기 제2 방향을 따라 게이트 연결 영역을 사이에 두고 서로 이격되어 배치되는 제2 분리 영역들; 및
    상기 제3 방향을 따라 인접하는 상기 제1 분리 영역과 제2 분리 영역의 사이에서, 상기 제2 방향을 따라 상기 적어도 하나의 하부 게이트 전극을 분리하는 절연 영역을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 적어도 하나의 하부 게이트 전극은 상기 게이트 연결 영역을 갖지 않는 두 개 이상의 서브 게이트 전극들을 포함하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 적어도 하나의 하부 게이트 전극은 서브 게이트 전극들을 포함하며,
    상기 서브 게이트 전극들 중 적어도 하나는 전기적 신호가 인가되지 않는 더미 서브 게이트 전극인 반도체 장치.
  10. 기판 상에 이격되어 배치되는 한 쌍의 분리 영역들;
    상기 한 쌍의 분리 영역들 사이에서, 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 메모리 게이트 전극들; 및
    상기 한 쌍의 분리 영역들 사이에서, 상기 기판과 상기 메모리 게이트 전극들의 사이에 배치되는 적어도 하나의 하부 게이트 전극을 포함하고,
    상기 적어도 하나의 하부 게이트 전극은, 상기 제1 방향에 수직한 제2 및 제3 방향으로 분리된 복수의 서브 게이트 전극들을 포함하는 반도체 장치.
KR1020180052966A 2018-05-09 2018-05-09 반도체 장치 KR102617961B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180052966A KR102617961B1 (ko) 2018-05-09 2018-05-09 반도체 장치
US16/217,219 US10833093B2 (en) 2018-05-09 2018-12-12 Semiconductor devices
CN201910384252.1A CN110473874B (zh) 2018-05-09 2019-05-09 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180052966A KR102617961B1 (ko) 2018-05-09 2018-05-09 반도체 장치

Publications (2)

Publication Number Publication Date
KR20190128811A true KR20190128811A (ko) 2019-11-19
KR102617961B1 KR102617961B1 (ko) 2023-12-26

Family

ID=68464170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180052966A KR102617961B1 (ko) 2018-05-09 2018-05-09 반도체 장치

Country Status (3)

Country Link
US (1) US10833093B2 (ko)
KR (1) KR102617961B1 (ko)
CN (1) CN110473874B (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160056210A1 (en) * 2014-08-19 2016-02-25 Sandisk 3D Llc Word line connection for memory device and method of making thereof
KR20170076868A (ko) * 2015-12-24 2017-07-05 삼성전자주식회사 메모리 장치
US20170207232A1 (en) * 2016-01-18 2017-07-20 Jang Hyun YOU Memory device
KR20170119158A (ko) * 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9755085B2 (en) 2011-07-08 2017-09-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR20140137632A (ko) 2013-05-23 2014-12-03 에스케이하이닉스 주식회사 반도체 장치
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102591057B1 (ko) 2016-04-08 2023-10-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR20180010368A (ko) 2016-07-20 2018-01-31 삼성전자주식회사 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20160056210A1 (en) * 2014-08-19 2016-02-25 Sandisk 3D Llc Word line connection for memory device and method of making thereof
KR20170076868A (ko) * 2015-12-24 2017-07-05 삼성전자주식회사 메모리 장치
US20170207232A1 (en) * 2016-01-18 2017-07-20 Jang Hyun YOU Memory device
KR20170086746A (ko) * 2016-01-18 2017-07-27 삼성전자주식회사 메모리 장치
KR20170119158A (ko) * 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치

Also Published As

Publication number Publication date
US10833093B2 (en) 2020-11-10
KR102617961B1 (ko) 2023-12-26
CN110473874A (zh) 2019-11-19
US20190348425A1 (en) 2019-11-14
CN110473874B (zh) 2024-05-31

Similar Documents

Publication Publication Date Title
KR102612195B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102369654B1 (ko) 반도체 장치
US11114463B2 (en) Semiconductor device
US20190319038A1 (en) Semiconductor devices
US12021022B2 (en) Semiconductor device having a stacked structure
US20220328522A1 (en) Semiconductor devices
US11637110B2 (en) Semiconductor device
US20230422497A1 (en) Semiconductor devices
KR102450571B1 (ko) 반도체 장치
CN215220721U (zh) 半导体器件
KR102617961B1 (ko) 반도체 장치
US12035528B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant