CN101442054A - 非易失性存储器件及其形成方法 - Google Patents

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CN101442054A CNA2008101782547A CN200810178254A CN101442054A CN 101442054 A CN101442054 A CN 101442054A CN A2008101782547 A CNA2008101782547 A CN A2008101782547A CN 200810178254 A CN200810178254 A CN 200810178254A CN 101442054 A CN101442054 A CN 101442054A
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Abstract

本发明提供非易失性存储器件及其形成方法。在一个实施例中，半导体存储器件包括具有第一有源区和第二有源区的衬底。第一有源区包括第一源区和第一漏区，第二有源区包括第二源区和第二漏区。第一层间电介质位于衬底的上方。第一导电结构延伸穿过第一层间电介质。第一位线位于第一层间电介质上。第二层间电介质位于第一层间电介质上。接触孔延伸穿过第二层间电介质和第一层间电介质。该器件包括在接触孔内的第二导电结构，该第二导电结构延伸穿过第一层间电介质和第二层间电介质。第二位线位于第二层间电介质上。在第二层间电介质的底部处的接触孔的宽度小于或基本上等于在第二层间电介质的顶部处的宽度。

Description

非易失性存储器件及其形成方法
相关专利申请的交叉引用
该申请要求于2007年11月16日在韩国知识产权局提交的第2007-0117390号韩国专利申请在35USC§119下的优先权，该公开的全部内容通过引用合并于此。
背景技术
本发明的示例性实施例一般涉及一种半导体器件及其构造方法。更具体地讲，本发明的示例性实施例涉及一种在位线之间具有降低的耦合电容的半导体存储器件及其制造方法。
发明内容
在此示例性描述的一个实施例可以表现为一种半导体存储器件，该半导体存储器件包括在衬底上限定了第一有源区和第二有源区的器件隔离图案。第一有源区可包括第一源区、多个第一源/漏区和第一漏区。第二有源区可包括第二源区、多个第二源/漏区和第二漏区。半导体存储器件还可包括：绝缘层，其位于第一有源区和第二有源区上方；公共源线，其延伸穿过绝缘层并电连接到第一源区和第二源区；第一搭接塞，其延伸穿过绝缘层并电连接到第一漏区；第二搭接塞，其延伸穿过绝缘层并电连接到第二漏区；第一位线，其位于绝缘层上方并电连接到第一搭接塞；以及第二位线，其位于绝缘层上方，并电连接到第二搭接塞。第一搭接塞和第二搭接塞中的至少一个的顶表面可以与公共源线的顶表面基本上共面。第一位线和第二位线可以位于衬底上方的不同高度。
在此描述的另一实施例示例可以表现为一种半导体存储器件，该半导体存储器件包括在衬底上限定第一有源区和第二有源区的器件隔离图案。第一有源区可包括第一源区和第一漏区，第二有源区可包括第二源区和第二漏区。该半导体存储器件还可包括：第一层间电介质，其位于第一有源区和第二有源区的上方；第一导电结构，其延伸穿过第一层间电介质并电连接到第一漏区；第一位线，其位于第一层间电介质上并电连接到第一导电结构；以及第二层间电介质，其位于第一层间电介质上。第二层间电介质可包括延伸穿过第二层间电介质和第一层间电介质的接触孔。半导体存储器件还可包括第二导电结构，该第二导电结构位于接触孔内，并延伸穿过第一层间电介质和第二层间电介质。第二导电结构可以电连接到第二漏区。该半导体存储器件还可包括第二位线，该第二位线位于第二层间电介质上并电连接到第二导电结构。第二层间电介质的底表面的接触孔的宽度可以小于或者基本上等于第二层间电介质的顶表面处的接触孔的宽度。
在此示例性描述的又一实施例可以表现一种形成半导体存储器件的方法。该方法可包括：在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，第一有源区包括第一源区和第一漏区，并且其中，第二有源区包括第二源区和第二漏区；在第一有源区和第二有源区上形成第一层间电介质；形成第一导电结构，该第一导电结构延伸穿过第一层间电介质并电连接到第一漏区；在第一层间电介质上形成第一位线，其中，第一位线电连接到第一导电结构；在第一层间电介质上形成第二层间电介质；去除第二层间电介质的一部分，以形成延伸穿过第二层间电介质的接触孔；形成延伸穿过接触孔和第一层间电介质的第二导电结构，其中，第二导电结构电连接到第二漏区；以及形成位于第二层间电介质上的第二位线，其中，第二位线电连接到第二导电结构。
在此示例性描述的又一实施例可以表现为一种形成半导体存储器件的方法。该方法可包括：在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，第一有源区包括第一源区和第一漏区，并且其中，第二有源区包括第二源区和第二漏区；形成绝缘层，所述绝缘层位于第一有源区和第二有源区上方；形成公共源线，所述公共源线延伸穿过绝缘层并电连接到第一源区和第二源区；形成第一搭接塞，所述第一搭接塞延伸穿过绝缘层，其中，第一搭接塞电连接到第一漏区；形成第二搭接塞，所述第二搭接塞延伸穿过绝缘层，其中，第二搭接塞电连接到第二漏区；在绝缘层上方形成第一位线，其中，第一位线电连接到第一搭接塞；在绝缘层上方形成第二位线，其中，第二位线电连接到第二搭接塞，其中，第一搭接塞和第二搭接塞中的至少一个的顶表面与公共源线的顶表面和绝缘层的顶表面基本上共面，其中，第二位线和第一位线位于衬底上方的不同高度。
在此示例性描述的另一实施例可以表现为一种形成半导体存储器件的方法。该方法可包括：在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，第一有源区包括第一源区和第一漏区，并且其中，第二有源区包括第二源区和第二漏区；形成绝缘层，所述绝缘层位于第一有源区和第二有源区的上方；在绝缘层内同时形成源凹槽、第一搭接孔和第二搭接孔，其中，源凹槽暴露了第一源区和第二源区，第一搭接孔暴露了第一漏区，第二搭接孔暴露了第二漏区；用导电材料填充源凹槽、第一搭接孔和第二搭接孔，以在源凹槽中形成公共源线、在第一搭接孔中形成第一搭接塞并在第二搭接孔中形成第二搭接塞；在绝缘层的上方形成第一位线，其中，第一位线电连接到第一搭接塞；在绝缘层的上方形成第二位线，其中，第二位线电连接到第二搭接塞，其中，第二位线和第一位线位于衬底上方的不同高度。
附图说明
下文中，将参照附图来描述本发明的示例性实施例，在附图中：
图1是根据一个实施例的半导体存储器件的平面图；
图2A、图2B和图2C是分别示出了根据一些实施例的沿着图1的I-I′线、II-II′线和III-III′线截取的图1所示的半导体存储器件的剖视图；
图3是示出了根据另一实施例的沿着图1的II-II′线截取的图1所示的半导体存储器件的剖视图；
图4是示出了根据又一实施例的沿着图1的II-II′线截取的图1所示的半导体存储器件的剖视图；
图5是根据另一实施例的半导体存储器件的平面图；
图6A、图6B和图6C是示出了根据一个实施例的沿着图1的I-I′线截取的图1所示的半导体存储器件的形成方法的剖视图；
图7A、图7B和图7C是示出了根据一个实施例的沿着图1的II-II′线截取的图1所示的半导体存储器件的形成方法的剖视图；
图8A、图8B和图8C是示出了根据一个实施例的沿着图1的III-III′线截取的图1所示的半导体存储器件的形成方法的剖视图；
图9是根据又一实施例的半导体存储器件的平面图；
图10A、图10B、图10C和图10D是分别示出了根据一些实施例的沿着图9的IV-IV′线、V-V′线、VI-VI′线和VII-VII′线截取的图9所示的半导体存储器件的剖视图；
图11A和图11B是示出了根据一个实施例的沿着图9的IV-IV′线截取的图9所示的半导体存储器件的形成方法的剖视图；
图12A和图12B是示出了根据一个实施例的沿着图9的V-V′线截取的图9所示的半导体存储器件的形成方法的剖视图；
图13A和图13B是示出了根据一个实施例的沿着图9的VI-VI′线截取的图9所示的半导体存储器件的形成方法的剖视图；
图14A和图14B是示出了根据一个实施例的沿着图9的VII-VII′线截取的图9所示的半导体存储器件的形成方法的剖视图；
图15是根据又一实施例的半导体存储器件的平面图；
图16A、图16B和图16C是分别示出了根据一些实施例的沿着图15的I-I′线、II-II′线和III-III′线截取的图15所示的半导体存储器件的剖视图；
图17是根据一个实施例的合并了半导体存储器件的存储***的示意图；以及
图18是根据一个实施例的合并了半导体存储器件的存储卡的示意图。
具体实施方式
现在，在下文中，将参照附图来更充分地描述本发明的示例性实施例。然而，这些实施例可以以许多不同的形式来实现，并且不应该被理解为限于这里阐述的实施例。相反，提供这些实施例，使得该公开是将是彻底和完全的，并将本发明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，夸大了层和区域的厚度。在整个说明书中，相同的标号表示相同的元件。
另外，为了不用不必要的详细来模糊本发明的描述，没有示出公知的结构和器件。
图1是根据一个实施例的半导体存储器件的平面图。具体来说，图1示出了半导体存储器件的单元阵列区。单元阵列区包括多个存储单元(例如，电荷捕获型存储单元、导电型存储单元等或其组合)。虽然没有示出，但是半导体存储器件还包括***电路区，该***电路区包含诸如输入/输出电路和驱动器电路的器件。
参照图1，根据一个实施例的半导体存储器件可以被提供为诸如NAND型闪存器件的闪存器件。如示例性所示出的，半导体存储器件可包括利用诸如浅沟槽隔离(STI)技术的传统技术形成在半导体衬底100(图2A)上的器件隔离图案102。器件隔离图案102可限定在半导体衬底100内的多个第一有源区104a和多个第二有源区104b。换言之，多个第一有源区104a和多个第二有源区104b可以是由隔离图案102所环绕的半导体衬底100的部分。
多个第一有源区104a和多个第二有源区104b可以沿着“x”方向基本相互平行地延伸，并沿着“y”方向通过器件隔离图案102而相互分隔。换言之，多个第一有源区104a和多个第二有源区104b可以沿着“y”方向交替地布置。多个第一有源区104a和多个第二有源区104b可以以基本上相等的距离彼此分隔开。在一个实施例中，“x”方向和“y”方向可以基本上彼此垂直。然而，“x”方向和“y”方向可以形成钝角或锐角。
半导体存储器件还可包括公共源线116s、地选择线GSL、多条字线WL、串选择线SSL、在半导体衬底上方延伸的多条第一单元位线124(在此也被称作“第一位线”)和多条第二单元位线132(在此也被称作“第二位线”)。
公共源线116s、地选择线GSL、多条字线WL和串选择线SSL可以沿着“y”方向基本上相互平行地延伸，并可以沿着“x”方向彼此分隔开。因此，公共源线116s、地选择线GSL、多条字线WL和串选择线SSL可以跨过多个第一有源区104a中的每个和多个第二有源区104b中的每个。
另外，多条第一单元位线124和多条第二单元位线132可以沿着“x”方向基本上相互平行地延伸，并可以沿着“y”方向相互分隔开。因此，多个第一单元位线124和多个第二单元位线132可以与多个第一有源区104a中的每个和多个第二有源区104b中的每个平行地延伸。在一个实施例中，多条第一单元位线124和多条第二单元位线132可包含诸如Ti、TiN、Ta、TaN、W、WN、Cu、Al等的材料，或其化合物或者其任意其它的组合。
另外，图1所示的是多个第一单元搭接塞(landing plug)116a(在此也被称作“第一搭接塞”)、多个第二单元搭接塞116b(在此也被称作“第二搭接塞”)、多个第一单元接触塞122(在此也被称作“第一接触塞”)和多个第二单元接触塞130(在此也被称作“第二接触塞”)。
如将要关于图2A、图2B和图2C更详细地描述的，多个第一单元搭接塞116a中的每个可接触多个第一有源区104a中的对应一个的第一漏区，并且多个第一单元接触塞122中的每个可接触第一单元搭接塞116a和多个第一单元位线124中的对应的一个。因此，多个第一有源区104a中的每个的第一漏区可以经由“第一导电结构”电连接到多个第一单元位线124中的对应的一个，其中，第一导电结构包括第一单元搭接塞116a和与其电连接的第一单元接触塞122。
类似地，多个第二单元搭接塞116b中的每个可接触多个第二有源区104b中的对应的一个的第二漏区，且多个第二单元接触塞130中的每个可接触第二单元搭接塞116b和多个第二单元位线132中的对应的一个。因此，多个第二有源区104b中的每个的第二漏区可以经由“第二导电结构”电连接到多个第二单元位线132中的对应的一个，其中，第二导电结构包括第二单元搭接塞116b和与其电连接的第二单元接触塞130，如将进一步描述的。
在一个实施例中，多个第一导电结构中的每个可以沿着“y”方向基本上与多个第二导电结构中的每个对齐。因此，沿着“y”方向的虚线可以从概念上将第一导电结构和第二导电结构在基本其中部处分为两半。
多个第一单元搭接塞116a和多个第二单元搭接塞116b可包含诸如掺杂的多晶硅、Ti、TiN、Ta、TaN、W、WN、Cu、Al等的材料或其化合物或其任意其它的组合。在一个实施例中，多个第一单元接触塞122和多个第二单元接触塞130可包含诸如Ti、TiN、Ta、TaN、W、WN、Cu、Al等的材料或其化合物或其任意其它的组合。
图2A、图2B和图2C是分别示出了根据一些实施例的沿着图1的I-I′线、II-II′线和III-III′线截取的图1所示的半导体存储器件的剖视图。
整体地参照图2A、图2B和图2C，半导体存储器件还可包括：绝缘层112，其形成在半导体衬底100上方并形成在多个第一有源区104a中的每个和多个第二有源区104b中的每个上；第一层间电介质118，其位于绝缘层112上并位于多个第一有源区104a中的每个和多个第二有源区104b中的每个的上方；第二层间电介质126，其位于第一层间电介质118上也位于第一单元位线124上。第一层间电介质118也位于公共源线116s的上方。
在一个实施例中，绝缘层112可在半导体衬底100上方具有基本为平面的上表面，第一层间电介质118可在绝缘层112上方具有基本为平面的上表面，并且第二层间电介质126可在第一层间电介质118上方具有基本为平面的上表面。
如图2A所示，多个第一有源区104a中的每个可包括第一公共源区108a、第一漏区110a和多个第一单元源/漏区106a(在此也被称作“多个第一源/漏区”)。第一公共源区108a和第一漏区110a彼此分隔开。在多个第一有源区104a中，多个第一单元源/漏区106a可形成在多条字线WL的两侧。
类似地，如图2B所示，多个第二有源区104b中的每个可包括第二公共源区108b、第二漏区110b和多个第二单元源/漏区106b(在此也被称作“多个第二源/漏区”)。第二公共源区108b和第二漏区110b彼此分隔开。在多个第二有源区104b中，多个第二单元源/漏区106b可以形成在多条字线WL的两侧。
在一个实施例中，第一和第二单元源/漏区106a和106b、第一和第二公共源区108a和108b以及第一和第二漏区110a和110b包括相同导电类型的掺杂剂。
第一公共源区108a和第二公共源区108b沿着“y”方向交替地布置。第一公共源区108a和第二公共源区108b可以沿着“y”方向布置在单一行中。另外，第一漏区110a和第二漏区110b沿着“y”方向交替地布置。第一漏区110a和第二漏区110b可以沿着“y”方向布置在单一行中。
在一个实施例中，地选择线GSL、字线WL和串选择线SSL沿着“y”方向延伸跨过多个第一有源区104a和多个第二有源区104b。地选择线GSL、字线WL和串选择线SSL位于第一公共源区108a和第一漏区110a之间并也位于第二公共源区108b和第二漏区110b之间。地选择线GSL与第一公共源区108a和第二公共源区108b相邻。另外，串选择线SSL与第一漏区110a和第二漏区110b相邻。
地选择线GSL和串选择线SSL均包括栅电极和栅电介质，其中，栅电介质位于栅电极与第一和第二有源区104a和104b之间。字线WL可包括隧穿栅电介质、例如导电型电荷存储元件或电荷捕获型存储元件的电荷存储元件、栅间电介质(intergate dielectric)和控制栅极。字线WL可包括在其侧壁上的侧壁分隔件。
在一个实施例中，绝缘层112可覆盖在其上形成有地选择线GSL、字线WL和串选择线SSL的半导体衬底100的表面。绝缘层112可由公知的用来形成层间电介质的诸如氧化物层、氮化物层或氮氧化物层等的电介质材料形成。绝缘层112可以是单层或多层的结构。
在一个实施例中，第一层间电介质118可以由传统的诸如氧化物、氮化物或氮氧化物的层间电介质材料形成。第一层间电介质118可以是单层或多层的结构。在另一实施例中，第二层间电介质126可以由传统的诸如氧化物、氮化物或氮氧化物的层间电介质材料形成。第二层间电介质126可以是单层或多层的结构。
如关于图1所提到的，公共源线116s可以沿着“y”方向跨过多个第一有源区104a中的每个和多个第二有源区104b中的每个。因此，如图2A和图2B所示，公共源线116s可以分别接触多个第一有源区104a和第二有源区104b中的每个的第一公共源区108a和第二公共源区108b。因此，多个第一有源区104a和第二有源区104b中的每个的第一公共源区108a和第二公共源区108b可以通过公共源线116s彼此电连接。
在另一实施例中，公共源线116s可以延伸穿过绝缘层112。例如，公共源线116s可位于绝缘层112中限定的源凹槽114s内，从而延伸穿过绝缘层112。源凹槽114s可沿着“y”方向延伸。
在一个实施例中，公共源线116s可包含诸如如掺杂多晶硅的掺杂半导体、Ti、TiN、Ta、TaN、W、WN、Cu、Al等的材料或其化合物、诸如硅化钴或硅化钛的金属硅化物或它们的任何其它的组合。在另一实施例中，公共源线116s可包括与多个第一单元搭接塞116a和多个第二单元搭接塞116b基本上相同的材料。
如以上关于图1所提到的，地选择线GSL可以跨过多个第一有源区104a中的每个和多个第二有源区104b中的每个。因此，如图2A和图2B所示，跨过第一有源区104a的地选择线GSL的一部分可以位于第一公共源区108a和相邻的第一单元源/漏区106a之间，跨过第二有源区104b地选择线GSL的一部分可以位于第二源区108b和相邻的第二单元源/漏区106b之间。
如以上关于图1所提到的，每条字线WL可以跨过多个第一有源区104a中的每个和多个第二有源区104b中的每个。因此，如图2A和图2B所示，每条字线WL的跨过第一有源区104a的部分可以位于一对相邻的第一单元源/漏区106a之间，每条字线WL的跨过第二有源区104b的部分可以位于一对相邻的第二单元源/漏区106b之间。在一个实施例中，每条字线WL可以被包括作为位于一对相邻的源/漏区之间的有源区的上方的存储单元的部分。因此，多个存储单元可以沿着“x”方向布置在有源区上方。每条字线WL因此可以沿着“y”方向电连接存储单元。虽然没有示出，但是侧壁分隔件可以沿着存储单元的侧壁、字线WL、地选择线GSL和串选择线SSL出现。
如以上关于图1所提到的，串选择线SSL可以跨过多个第一有源区104a中的每个和多个第二有源区104b中的每个。因此，如图2A和图2B所示，串选择线SSL的跨过第一有源区104a的部分可以位于第一漏区110a和相邻的第一单元源/漏区106a之间，串选择线SSL的跨过第二有源区104b的部分可以位于第二漏区110b和相邻的第二单元源/漏区106b之间。
如图2A和图2C示例性示出的，多个第一单元搭接塞116a中的每个可经由绝缘层112接触第一漏区110a，多个第一单元接触塞122中的每个可穿过第一层间电介质118接触多个第一单元搭接塞116a中的一个和多条第一单元位线124中的对应的一个。结果，第一漏区110a可以经由第一单元搭接塞116a和第一单元接触塞122电耦合到多条第一位线124中的对应的一个。
多个第一单元搭接塞116a可以位于绝缘层112内限定的对应的第一搭接孔114a内，从而延伸穿过绝缘层112。
在一些实施例中，第一单元搭接塞116a和第二单元搭接塞116b沿着“y”方向交替地布置。第一单元搭接塞116a和第二单元搭接塞116b可以沿着“y”方向，即与例如124的位线垂直的方向，布置在单一行中。
在一些实施例中，虽然第一单元搭接塞116a的上表面或第二单元搭接塞116b的上表面被示出为在平面上基本是矩形，但是基本上还可以是任意形状，例如具有长轴与“x”方向平行的椭圆形。
在另一实施例中，多个单元接触塞122中的每个可以延伸穿过第一层间电介质118。例如，多个第一单元接触塞122中的每个可以位于第一层间电介质118内限定的对应的第一接触孔120内，从而延伸穿过第一层间电介质118。
在一些实施例中，包含绝缘材料的侧壁分隔件可以形成在第一接触孔120内，以位于第一单元接触塞122和第一接触孔120的侧壁之间。结果，可以改进第二位线132和第一单元接触塞122之间的电隔离。
由上可见，第一漏区110a可以经由“第一导电结构”电连接到多个第一单元位线124中的对应的一个，该第一导电结构包括第一单元搭接塞116a和与其电连接的第一单元接触塞122，其中，第一导电结构延伸穿过绝缘层112和第一层间电介质118。
如图1和图2A所示，第一搭接孔114a的上部的宽度(即，沿着“x”方向测量的第一搭接孔114a的相对侧壁之间的距离)小于第一接触孔120的下部的宽度(即，沿着“x”方向测量的第一接触孔120的下部的相对侧壁之间的距离)。因此，第一搭接塞116a的上部的宽度W11可以小于第一单元接触塞122的下部的宽度W12。
根据本发明的一方面，第一单元接触塞122的上表面在平面图上基本上是矩形，并且其长轴平行于“x”方向。换言之，第一单元接触塞122的沿着“x”方向的宽度大于第一单元接触塞122的沿着“y”方向的宽度。结果，即使当第一单元接触塞122和第一单元搭接塞116a没有对准时，第一单元接触塞122和第一搭接塞116之间的接触面积可以是与第一单元搭接塞116a的上部的宽度是一致的。结果，可获得再现性。第一单元接触塞122的沿着“y”方向的宽度可以与第一单元搭接塞116a的宽度相同或近似。在另一实施例中，第一单元接触塞122的上表面基本上可以是任意形状，比如具有长轴与“x”方向平行的椭圆形。
如图2B和图2C示例性示出的，多个第二单元搭接塞116b中的每个可以接触多个第二有源区104b中的对应的一个的第二漏区110b，多个第二单元接触塞130中的每个可接触第二单元搭接塞116b和多个第二单元位线132中的对应的一个。结果，第二漏区110b可以经由第二单元搭接塞116b和第二单元接触塞130电耦合到多个第二单元位线132中的对应的一个。
在一个实施例中，多个第二单元搭接塞116b的上表面可以与绝缘层112的上表面基本共面。在另一实施例中，多个第二单元搭接塞116b中的每个可以位于绝缘层112内限定的对应的第二搭接孔114b内，以延伸穿过绝缘层112。
在一个实施例中，多个第二单元接触塞130中的每个可以延伸穿过第一层间电介质118和第二层间电介质126，从而耦合到第二单元搭接塞116b。例如，多个第二单元接触塞130中的每个可以位于第一层间电介质118和第二层间电介质126内限定的对应的第二接触孔128内，从而延伸穿过第一层间电介质118和第二层间电介质126。第二接触孔128因此暴露第二单元搭接塞116b中的至少一部分。
在一个实施例中，侧壁分隔件可在第二单元接触塞130和第一位线124中对应一个之间形成在第二接触孔128内，从而改进其间的电隔离。
由上可见，多个第二有源区104b中的每个的第二漏区110b可以经由“第二导电结构”电连接到多个第二单元位线132中对应的一个，该第二导电结构包括第二单元搭接塞116b和与其连接的第二单元接触塞130，其中，第二导电结构延伸穿过绝缘层112、第一层间电介质118和第二层间电介质126。
在一个实施例中，第一单元搭接塞116a和第二单元搭接塞116b中的至少一个的上表面基本上与公共源线116s的上表面共面。在一个实施例中，第一单元搭接塞116a和第二单元搭接塞116b可以与公共源线116s具有基本相同的高度。
在一个实施例中，多个第一单元搭接塞116a的上表面、多个第二单元搭接塞116b的上表面和/或公共源线116s的上表面可以与绝缘层112的上表面基本上共面。例如，绝缘层112的顶表面与第一搭接塞116a和第二搭接塞116b中的至少一个的顶表面基本共面。
结果，用于耦合第一单元位线124和第一漏110a的第一单元接触塞122的高度(或第一接触孔120的深度)可以由于第一单元搭接塞116a的存在而减小。另外，用于耦合第二位线130和第二漏110b的第二单元接触塞130的高度(即，第二接触孔128的深度)可以由于第二单元搭接塞116b的存在而减小。结果，第一接触孔120和第二接触孔128的高宽比(aspect ratio)基本上减小，从而基本上减少了其中的“不打开(not open)”现象和空隙(voids)的产生。换言之，由公共源线116s导致的第一接触孔120和第二接触孔128的高宽比的增加可以利用第一搭接塞116a和第二搭接塞116b而减小。另外，基本上可以减小比第一接触孔120延伸得更深的第二接触孔128的高宽比。
另外，第二单元接触塞130顺序得穿透第二层间电介质126和第一层间电介质118，而没有被导电焊盘阻止，其中，该导电焊盘由与形成第一单元位线124的材料相同的材料形成。结果，由于在例如130的接触塞和例如116b的搭接塞之间没有设置导电焊盘，因此与现有技术的工艺相比，采用本发明的实施例，第一单元位线124的图案化可以更加简单和有效。
因此，可以得到增大的工艺裕量(process margin)。如果如在现有技术中一样在例如124的第一单元位线之间以及在接触塞(例如130)和搭接塞(116b)之间形成导电焊盘，则因为图案之间的距离比本发明的一些实施例的更窄，所以更难以执行图案化工艺。
如图1和图2B所示，第二搭接孔114b的上部的宽度(即，沿着“x”方向测量的第二搭接孔114b的上部的相对侧壁之间的距离)小于第二接触孔128的下部的宽度(即，沿着“x”方向测量的第二接触孔128的下部的相对侧壁之间的距离)。因此，第二单元接触塞130的下部的宽度W22大于第二搭接塞116b的上部的宽度W21。第二单元接触塞130可具有与第一单元接触塞122近似的结构。例如，第二单元接触塞130的上表面可以在平面图上基本上是矩形。
结果，即使当第二单元接触塞130和第二单元搭接塞116b没有对准时，第二单元接触塞130和第二单元搭接塞116b之间的接触面积可以对应于第二单元搭接塞116b的上部的宽度是一致的。结果，可获得再现性。第二单元接触塞130的沿着“y”方向的宽度可以与第二单元搭接塞116b的宽度相同或近似。在另一实施例中，第二单元接触塞130的上表面基本上可以是任意形状，例如具有长轴与“x”方向平行的椭圆形。
在一个实施例中，在第二层间电介质126的底表面的第二接触孔128的下部的宽度基本上等于在第二层间电介质126的顶表面的第二接触孔128的宽度。在一个实施例中，在第一层间电介质118的底表面的第二接触孔128的下部的宽度基本上等于在第二层间电介质126的顶表面的第二接触孔128的宽度。因此，第二单元接触塞130的上部的宽度可以基本上等于第二单元接触塞130的下部的宽度W22。
如图2A、图2B和图2C所示，多个第一单元位线124形成在第一层间电介质118上，第二层间电介质126形成在第一层间电介质118和多个第一单元位线124上方，多个第二单元位线132形成在第二层间电介质126上。因此，多个第一单元位线124与多个第二单元位线132位于半导体衬底100上方的不同高度。多个第一单元位线124和多个第二单元位线132在“y”方向交替地设置。
虽然没有明确地示出，但是在一个实施例中，侧壁分隔件可以沿着多个第一单元位线124和多个第二单元位线132的侧壁形成。在这样的实施例中，侧壁分隔件用作扩散屏障层，基本上阻止了劣化位线的电特性和机械特性的污染物。另外，采用侧壁分隔件，可以改进第二单元接触塞130和第一单元位线124之间的电隔离。
参照图1和图2C，在一个实施例中，沿着“y”方向测量的第一单元接触塞122的上部的相对侧壁之间的距离可以小于或基本上等于沿着“y”方向测量的多个第一单元位线124的对应一个的下部的相对侧壁之间的距离。近似地，沿着“y”方向测量的第二单元接触塞130的上部的相对侧壁之间的距离可以小于或基本上等于沿着“y”方向测量的多个第二单元位线132的对应一个的下部的相对侧壁之间的距离。
如以上关于图1、图2A、图2B和图2C示例性构造的，即使当半导体存储器件的器件几何图形减少时，多个第一单元位线124和多个第二单元接触塞130中相邻的几个之间的横向距离也会增加。另外，相邻的两个第一单元位线124之间或相邻的两个第二单元位线132之间的横向距离可增加。结果，可以基本上减少在半导体存储器件中包括的存储单元的编程过程中，传统上观察到的位线之间的耦合电容的所不期望的效果。另外，可以增大用于形成第一位线124和第二位线132的工艺裕量。
图3是示出了根据另一实施例的沿着图1的II-II′线截取的图1所示的半导体存储器件的剖视图。为了简短起见，将只讨论关于图1和图2B的上述实施例和图3所示的实施例之间的差别。
与图1和图2B对比，如上所讨论的，根据图3中示例性示出的实施例，第二搭接孔114b的上部的宽度大于第二接触孔128a的下部的宽度。即，第二搭接塞114b的上部的宽度W21可以大于第二单元接触孔130a的下部的宽度W22a。结果，即使当第二单元搭接塞116b和第二单元接触塞130a之间存在未对准时，第二单元搭接塞116b和第二单元接触塞130a之间的接触面积与第二单元接触塞130a的下部的宽度可以是一致的，从而提高器件的可靠性。
图4是示出了根据又一实施例的沿着图1中的II-II′线截取的图1所示的半导体存储器件的剖视图。为了简短起见，将只讨论关于图2B的以上描述的实施例和图4所示的实施例之间的差别。
根据图4示例性所示的实施例，在第一层间电介质118的底表面的第二接触孔128b的下部的宽度可以小于第二层间电介质126的顶表面的第二接触孔128b的宽度。结果，第二单元接触塞130b的下部的宽度W22c可以小于第二单元接触塞130b的上部的宽度W22b。结果，第二单元接触塞130可以从其顶部到底部逐渐变细。换言之，第二单元接触塞130的侧壁可以是倾斜的。
在一些实施例中，第二单元接触塞130b的上部的宽度W22b可以近似地与第二单元搭接塞116b的宽度W21大致相同。
另外，可以与图4的第二单元接触塞130b近似地来形成图2A的第一单元接触塞122。例如，第一单元接触塞122的上部的宽度可以大于第一单元接触塞122的下部的宽度。此外，第一单元接触塞122的下部的宽度可以小于第一单元搭接塞116a的上部的宽度，例如从其顶部到底部逐渐变细。
图5是根据另一实施例的半导体存储器件的平面图。参照图5，可以近似地与关于图1的以上描述来提供根据另一实施例的半导体存储器件。为了简短起见，将只讨论关于图1的上述实施例和图5所示的实施例之间的差别。
如关于图1所描述的，多个第一导电结构可以沿着“y”方向与多个第二导电结构基本上对准。然而，根据图5示例性示出的实施例，多个第一导电结构可以沿着“y”方向从多个第二导电结构偏移，其中，“y”方向即位线124延伸的方向。因此，沿着“y”方向延伸的第一虚线150可以从概念上将第一导电结构(包括第一单元搭接塞116a和第一单元接触塞122)中的每个近似从其中部分为两半，并且沿着“y”方向延伸的第二虚线155可以从概念上将第二导电结构(包括第二单元搭接塞116b′和第二单元接触塞130′)中的每个基本上从其中部分为两半。在一个实施例中，多个第一导电结构中的每个可以从多个第二导电结构中的每个偏移，从而第一虚线150可以不与多个第二导电结构中的任一个相交并且从而第二虚线155不与多个第一导电结构中的任一个相交。第一虚线150和第二虚线155可以彼此分隔开。第一导电结构和第二导电结构可以被描述为以z字形方式来布置。结果，相邻的第一导电结构和第二导电结构之间的距离可以充分地被保持，从而增大了用于形成第一导电结构和第二导电结构的光刻工艺裕量。
图6A、图6B和图6C是示出了根据一个实施例的沿着图1中的I-I′线截取的图1所示的半导体存储器件的形成方法的剖视图。图7A、图7B和图7C是示出了根据一个实施例的沿着图1中的II-II′线截取的图1所示的半导体存储器件的形成方法的剖视图。图8A、图8B和图8C是示出了根据一个实施例的沿着图1中的III-III′线截取的图1所示的半导体存储器件的形成方法的剖视图。
初始地，形成器件隔离图案102来限定多个第一有源区104a和多个第二有源区104b。然后，地选择线GSL、多条字线WL、串选择线SSL、多个第一公共源区108a、多个第二公共源区108b、多个第一漏区110a和多个第二漏区110b可以以任何适当的工艺形成在半导体衬底100上。详细地，利用地选择线GSL、字线WL、串选择线SSL作为掩模，将杂质掺杂到多个第一有源区104a和多个第二有源区104b。结果，第一公共源区108a和第二公共源区108b被形成为分别与第一有源区104a和第二有源区内的地选择线GSL的一侧相邻。另外，第一漏区110a和第二漏区110b形成为分别与第一有源区104a和第二有源区104b内的串选择线SSL的一侧相邻。此外，第一单元源/漏区106a和第二单元源/漏区分别形成在第一有源区104a和第二有源区104b内的字线WL的两侧。
随后，参照图6A、图7A和图8A，绝缘层112可以形成在半导体衬底100上方。在一个实施例中，绝缘层112可以形成在多个第一有源区104a中的每个和多个第二有源区104b中的每个的上方。因此，绝缘层112可以覆盖地选择线GSL、串选择线SSL和多条字线WL。如图6A和图8A所示，绝缘层112可覆盖第一公共源区108a、第一漏区110a和多个第一单元源/漏区106a。如图7A和图8A所示，绝缘层112可覆盖第二公共源区108b、第二漏区110b和多个第二单元源/漏区106b。
在一个实施例中，可通过任何适当的工艺来沉积诸如氧化物的绝缘材料之后，将所沉积的绝缘材料平面化(例如，通过回蚀工艺、化学-机械抛光工艺等或其组合)来形成绝缘层112。作为将所沉积的绝缘材料平面化的结果，绝缘层112可在半导体衬底100上方具有基本上平面的上表面。然而，也可以在随后的工艺步骤中将绝缘层112平面化。
源凹槽114s、多个第一搭接孔114a和多个第二搭接孔114b可以限定在绝缘层112内。例如，源凹槽114s可以沿着”y”方向在绝缘层112内延伸，用以分别暴露多个第一有源区104a和第二有源区104b中的每个的第一公共源区108a和第二公共源区108b。
如图6A和图8A所示，多个第一搭接孔114a中的每个可以限定在绝缘层112内，以暴露多个第一有源区104a中对应一个的第一漏区110a。如图7A和图8A所示，多个第二搭接孔114b中的每个可以限定在绝缘层112内，以暴露多个第二有源区104b中对应一个的第二漏区110b。
在一个实施例中，可以同时形成源凹槽114s、多个第一搭接孔114a和多个第二搭接孔114b。然而，在另一实施例中，可以在形成多个第一搭接孔114a和多个第二搭接孔114b之前或之后形成源凹槽114s。
在一些实施例中，第一搭接孔114a和多个第二搭接孔114b沿着“y”方向形成在单一行中。然而，第一搭接孔114a和第二搭接孔114b可以如上所述以偏移方式或z字形方式形成。
参照图6B、图7B和图8B，公共源线116s、多个第一单元搭接塞116a和多个第二单元搭接塞116b随后可以分别形成在源凹槽114s、多个第一搭接孔114a和多个第二搭接孔114b内，从而延伸穿过绝缘层112。例如，公共源线116s可以沿着“y”方向在绝缘层112内延伸，从而分别电连接到多个第一有源区104a和第二有源区104b中的每个的第一公共源区108a和第二公共源区108b。如图6B和图8B所示，多个第一单元搭接塞116a中的每个可电连接到多个第一有源区104a中的对应一个的第一漏区110a。如图7B和图8B所示，多个第二单元搭接塞116b中的每个可以限定在绝缘层112内，从而电连接到多个第二有源区104b中的对应一个的第二漏区110b。
在一个实施例中，通过在绝缘层112上方和在源凹槽114s、多个第一搭接孔114a和多个第二搭接孔114b内形成导电材料(未示出)，可形成公共源线116s、多个第一单元搭接塞116a和多个第二单元搭接塞116b。然后，(例如，通过回蚀工艺、化学-机械抛光工艺等或其组合)可去除导电材料的上部直到绝缘层112的上表面暴露为止。
在一个实施例中，公共源线116s、多个第一单元搭接塞116a和多个第二单元搭接塞116b的上表面可以与绝缘层112的上表面基本上共面。在暴露了绝缘层112的上表面时，形成了公共源线116s、多个第一单元搭接塞116a和多个第二单元搭接塞116b。
因此，可以同时形成公共源线116s、多个第一单元搭接塞116a和多个第二单元搭接塞116b。然而，在另一实施例中，可以在形成了多个第一单元搭接塞116a和多个第二单元搭接塞116b之前或之后形成公共源线116s。
随后，在绝缘层112、公共源线116s、多个第一单元搭接塞116a和多个第二单元搭接塞116b的上方形成第一层间电介质118。在一个实施例中，可通过任何适当的工艺沉积诸如氧化物的绝缘材料之后，(例如通过回蚀工艺、化学-机械抛光工艺等或其组合)将所沉积的绝缘材料平面化来形成第一层间电介质118。作为将所沉积的绝缘材料平面化的结果，第一层间电介质118可在绝缘层112上方具有基本为平面的上表面。
如图6B和图8B所示，可在第一层间电介质118内限定多个第一接触孔120。例如，第一接触孔120可在第一层间电介质118内延伸，以暴露多个第一单元搭接塞116a中的对应的一个。
在一个实施例中，根据光刻图案化工艺可在第一层间电介质118内限定多个第一接触孔120。例如，光致抗蚀剂图案(未示出)可形成在第一层间电介质118的上表面上，并利用光致抗蚀剂图案作为掩模，可以选择性地去除(例如蚀刻)第一层间电介质118。
随后，多个第一单元接触塞122可以形成在多个第一接触孔120内，以延伸穿过第一层间电介质118。如图6B和图8B所示，多个第一单元接触塞122中的每个可电连接到第一单元搭接塞116a中的对应的一个。
在一个实施例中，通过在第一层间电介质118上方和多个第一接触孔120内形成导电材料(未示出)，可形成多个第一单元接触塞122。随后(例如，通过回蚀工艺、化学-机械抛光工艺等或其组合)可去除导电材料的上部，直到暴露了第一层间电介质118的上表面为止。在暴露了第一层间电介质118的上表面时，形成了多个第一单元接触塞122。
如以上所讨论的，沿着“x”方向，第一接触孔120的下部的宽度可以大于第一单元搭接塞116a的上部的宽度。相反，沿着图3所示的“x”方向，第一接触孔120的下部的宽度可以小于第一单元搭接塞116a的上部的宽度。此外，第一单元接触塞122可以形成为如图4所示。例如，第一单元接触塞122可以从其顶部到底部逐渐变细。
参照图6C和图8C，然后，可在第一层间电介质118和多个第一单元接触塞122上方形成多个第一单元位线124。例如，多个第一单元位线124可以沿着“x”方向相互基本上平行地延伸，并沿着“y”方向相互隔离开。因此，多个第一单元位线124可以与多个第一有源区104a中的每个平行地延伸。如图6C和图8C所示，多个第一单元位线124中的每个可以电连接到多个第一单元接触塞122中的对应的一个。
在一个实施例中，通过在第一层间电介质118上方和多个第一单元接触塞122上形成导电材料(未示出)，可形成多个第一单元位线124。然后，利用，例如光刻图案化工艺将导电材料图案化，在该光刻图案化工艺中，光致抗蚀剂图案(未示出)形成在导电材料的上表面上并利用光致抗蚀剂图案作为掩模选择性地去除(例如，蚀刻)导电材料。在蚀刻了导电材料时，形成了多条第一单元位线124。
随后，利用传统的方法，在第一层间电介质118和多条第一单元位线124的上方，可形成第二层间电介质126。如图8C所示，多个第二接触孔128可限定在第一层间电介质118和第二层间电介质126内，在多个第一单元位线124之间。例如，第二接触孔128可以在第二层间电介质126和第一层间电介质118内延伸，以暴露多个第二单元搭接塞116b中对应的一个，而没有被导电焊盘阻止。
随后，利用传统的技术，多个第二单元接触塞130可以形成在多个第二接触孔128内，以在它们接触第二单元搭接塞116b之前延伸贯穿过第二层间电介质126和第一层间电介质118。换言之，第二单元接触塞130可以直接接触第二单元搭接塞116b。
在一个实施例中，通过在第二层间电介质126上方和多个第二接触孔128内形成导电材料(未示出)，可形成多个第二单元接触塞130。然后，(例如通过蚀刻工艺、化学-机械抛光工艺等或其组合)可以去除导电材料的上部，直到暴露第二层间电介质126的上表面为止。在暴露了第二层间电介质126的上表面时，形成了多个第二单元接触塞130。在一个实施例中，多个第二单元接触塞130的上表面可以与第二层间电介质126的上表面基本上共面。
随后，参照图2B和图2C，在第二层间电介质126和多个第二单元接触塞130的上方可随后形成多个第二单元位线132。例如，多个第二单元位线132可沿着“x”方向相互基本上平行地延伸，并沿着“y”方向相互分割开。因此，多个第二单元位线132可以与多个第二有源区104b中的每个平行地延伸。如图2B和图2C所示，多条第二单元位线132中的每个可电连接到多个第二单元接触塞130中对应的一个，然后经由第二单元搭接塞116b耦合到第二漏110，如上所讨论的。
在一个实施例中，通过在第二层间电介质118上方和多个第二单元接触塞130上形成导电材料(未示出)，可形成多条第二单元位线132。然后，可利用，例如光刻图案化工艺将导电材料图案化，在光刻图案化工艺中，光致抗蚀剂图案(未示出)形成在导电材料的上表面上并利用光致抗蚀剂图案作为掩模来选择性地去除(例如，蚀刻)导电材料。在蚀刻了导电材料时，形成了多个第二单元位线132。
图9是根据又一实施例的半导体存储器件的平面图。
参照图9，可以与关于图1以上所描述近似地来提供根据另一实施例的半导体存储器件。为了简短起见，将只讨论关于图1的上述实施例和图9所示的实施例之间的差别。
与图2对比，根据图9示例性示出的实施例，半导体存储器件可包括不用接触塞来接触多条第一位线224中对应的一个和第一漏区210a的多个第一单元搭接塞222a。因此，第一位线224直接接触第一单元搭接塞222a。将关于图10A和图10C来更详细地描述第一单元搭接塞222a的示例性结构。因此，多个第一有源区104a中的每个的第一漏区210a可以经由“第一导电结构”电连接到多条第一位线224中的对应的一个，其中，第一导电结构只包括第一单元搭接塞222a。
另外，图9所示的是多个第二单元搭接塞222b和多个第二单元接触塞230。与关于图1的上述实施例类似地，多个第二单元搭接塞222b中的每个可接触多个第二有源区104b中的对应一个的第二漏区210b，多个第二单元接触塞230中的每个可接触第二单元搭接塞222b和多个第二单元位线132中的对应一个。参照图10B和图10D，多个第二单元搭接塞222b和多个第二单元搭接塞116b之间(以及多个第二单元接触塞230和多个第二单元接触塞130之间)的差别将更清楚。详细地，第二单元搭接塞222b延伸既穿过第一层间电介质218又穿过绝缘层212，并且第二单元接触塞230延伸穿过第二层间电介质226。
因此，多个第二有源区104b中的每个的第二漏区210b可以经由“第二导电结构”电连接到多条第二单元位线132中的对应的一个，其中，第二导电结构包括第二单元搭接塞222b和与其电连接的第二单元接触塞230。
另外，如关于图1以上所描述的，多个第一导电结构中的每个可以沿着“y”方向与多个第二导电结构中的每个基本上对准。因此，沿着“y”方向延伸的虚线可以从概念上将第一导电结构和第二导电结构基本从其中部分为两半。然而，根据图9示例性示出的实施例，多个第一导电结构可以沿着“y”方向从多个第二导电结构偏移，其中，“y”方向即位线224延伸的方向。因此，沿着“y”方向延伸的第一虚线150可以从概念上将第一导电结构中的每个基本从其中部分为两半，并且沿着“y”方向延伸的第二虚线155可以从概念上将第二导电结构中的每个基本从其中部分为两半。
在一个实施例中，多个第一导电结构可以沿着“y”方向从多个第二导电结构偏移，从而第一虚线150不与多个第二导电结构中的任一个相交，并且从而第二虚线155不与多个第一导电结构中的任一个相交。
然而，将理解的是，多个第一导电结构中的每个可以沿着“y”方向与多个第二导电结构中的每个基本上对准。
图10A、图10B、图10C和图10D是分别示出了根据一些实施例的沿着图9的IV-IV′线、V-V′线、VI-VI′线和VII-VII′线截取的图9所示的半导体存储器件的剖视图。
整体地参照图10A、图10B、图10C和图10D，可以与关于图2A、图2B和图2C以上描述的近似地来提供半导体存储器件。为了简短起见，将只讨论关于图2A、图2B和图2C的上述实施例和图10A、图10B、图10C和图10D所示的实施例之间的差别。
如图10A和图10C示例性示出的，多个第一单元搭接塞222a中的每个可接触多个第一有源区204a中对应的一个的第一漏区210a和多个第一单元位线224中对应的一个。
在一个实施例中，多个第一单元搭接塞222a中的每个可连续地延伸穿过绝缘层212和第一层间电介质218。例如，多个第一单元搭接塞222a中的每个可位于第一层间电介质218和绝缘层212内限定的对应的第一搭接孔220a内，从而延伸穿过绝缘层212和第一层间电介质218，直到其到达第一漏区210a为止，而没有被导电焊盘阻止。因此，多个第一有源区204a中的每个的第一漏区210a可以经由“第一导电结构”电连接到多个第一单元位线224中对应的一个，其中，第一导电结构包括第一单元搭接塞222a。
另外，在图10C中，与图8C所示的实施例相比，由于所讨论的第一导电结构和第二导电结构以z字形的方式形成，因此第一导电结构和第二导电结构没有形成在第二漏区210b上，其中，图10C是沿着VI-VI′线截取的图9所示的存储器件的剖视图。
如图10B和图10D示例性示出的，多个第二单元搭接塞222b中的每个可接触多个第二有源区204b中对应一个的的第二漏区210b，多个第二单元接触塞230中的每个可接触第二单元搭接塞222b和多条第二单元位线232中对应的一个。
在一个实施例中，多个第二单元搭接塞222b的上表面可以与第一层间电介质218的上表面基本上共面。在另一实施例中，多个第二单元搭接塞222b中的每个可延伸穿过绝缘层212和第一层间电介质218。例如，多个第二单元搭接塞222b中的每个可以位于第一层间电介质218和绝缘层212中限定的对应的第二搭接孔220b内，从而延伸穿过绝缘层212和第一层间电介质218。
在另一实施例中，多个第二单元接触塞230中的每个可延伸穿过第二层间电介质226。例如，多个第二单元接触塞230中的每个可以位于第二层间电介质226内限定的对应的第二接触孔228内。
因此，多个第二有源区204b中的每个的第二漏区210b可以经由“第二导电结构”电连接到多条第二单元位线232中对应的一个，其中，第二导电结构包括第二单元搭接塞222b和与其电连接的第二单元接触塞230，其中，第二导电结构延伸穿过第二层间电介质226和第一层间电介质218。
如关于图9、图10A、图10B、图10C和图10D的以上示例性描述所构建的，即使当半导体存储器件的器件几何图形减小时，多条第一单元位线124和多个第二单元接触塞230中相邻的几个之间的横向距离也可以显著地增大。结果，基本上可以减少在半导体存储器件中包括的存储单元的编程过程中传统地观察到的位线之间的耦合电容的所不期望的效果。
图11A和图11B是示出了根据一个实施例的沿着图9的IV-IV′线截取的图9所示的半导体存储器件的形成方法的剖视图。图12A和图12B是示出了根据一个实施例的沿着图9的V-V′线截取的图9所示的半导体存储器件的形成方法的剖视图。图13A和图13B是示出了根据一个实施例的沿着图9的VI-VI′线截取的图9所示的半导体存储器件的形成方法的剖视图。图14A和图14B是示出了根据一个实施例的沿着图9的VII-VII′线截取的图9所示的半导体存储器件的形成方法的剖视图。
为了简短起见，将只讨论关于图6A至图8C的以上示例性描述的方法和关于图11A至图14B示例性描述的方法之间的差别。
参照图11A、图12A、图13A和图14A，可以在半导体衬底200上方形成绝缘层212，其中，在该半导体衬底200上，形成了限定多个第一有源区204a和多个第二有源区204b的器件隔离图案202、地选择线GSL、多条字线WL、串选择线SSL、多个第一公共源区208a、多个第二公共源区208b、多个第一漏区210a和多个第二漏区210b。在一个实施例中，绝缘层212可在半导体衬底200上方具有基本为平面的上表面。
源凹槽214s可限定在绝缘层212内。例如，源凹槽214s可以在绝缘层212内沿着“y”方向延伸，用以分别暴露多个第一有源区204a和第二有源区204b中的每个的第一公共源区208a和第二公共源区208b。
在一个实施例中，根据光刻图案化工艺，源凹槽214s可以限定在绝缘层212内。例如，光致抗蚀剂图案(未示出)可形成在绝缘层212的上表面上，并利用光致抗蚀剂图案作为掩模，可选择性地去除(例如，蚀刻)绝缘层212。在蚀刻了绝缘层212时，形成了源凹槽214s。
随后，公共源线216可以形成在源凹槽214内，用以延伸穿过绝缘层212。例如，公共源线216可以在绝缘层212内沿着“y”方向延伸，以分别电连接到多个第一有源区204a和第二有源区204b中的每个的第一公共源区208a和第二公共源区208b。在一个实施例中，公共源线216的上表面可以与绝缘层212的上表面基本上共面。
然后，在绝缘层212和公共源线216上方可形成第一层间电介质218。在一个实施例中，第一层间电介质218可在绝缘层212和公共源线216上方具有基本为平面的上表面。
随后，多个第一搭接孔220a和多个第二搭接孔220b可以被限定在绝缘层212和第一层间电介质218内。如图11A和图13A所示，多个第一搭接孔220a中的每个可以被限定在绝缘层212和第一层间电介质218内，以暴露多个第一有源区204a中对应一个的第一漏区210a。
如图12A和图14A所示，多个第二搭接孔220b中的每个可以被限定在绝缘层212和第一层间电介质218内，以暴露多个第二有源区204b中对应一个的第二漏区210b。
在一个实施例中，根据光刻工艺，多个第一搭接孔220a和多个第二搭接孔220b可以被限定在绝缘层212和第一层间电介质218内。在蚀刻了第一层间电介质218和绝缘层212时，形成了多个第一搭接孔220a和多个第二搭接孔220b。
参照图11B、图12B、图13B和图14B，随后，多个第一单元搭接塞222a和多个第二单元搭接塞222b可以分别形成在多个第一搭接孔220a和多个第二搭接孔220b内，以延伸穿过绝缘层212和第一层间电介质218。
在该实施例中，因此，多个第一单元搭接塞222a或多个第二搭接塞222b延伸穿过绝缘层212和第一层间电介质218，而公共源线216只延伸穿过绝缘层212，第一单元搭接塞222a的顶表面或第二单元搭接塞222b的顶表面位于公共源线216的顶表面上方。
如图11B和图13B所示，多个第一单元搭接塞222a中的每个可以电连接到第一漏区210a。如图12B和图14B所示，多个第二单元搭接塞222b中的每个可以电连接到第二漏区210b。在一个实施例中，多个第一单元搭接塞222a和多个第二单元搭接塞222b的上表面可以与第一层间电介质218的上表面基本上共面。
随后，多条第一单元位线224可以形成在第一层间电介质218和多个第一单元搭接塞222a的上方。如图11B和图13B所示，多条第一单元位线224中的每个可以电连接到多个第一单元接触塞222中的对应的一个。
随后，第二层间电介质226可形成在第一层间电介质218和多条第一单元位线224的上方。
如图12B和图14B所示，多个第二接触孔228可以被限定在第二层间电介质226内。例如，第二接触孔228可以在第二层间电介质226内延伸，以暴露多个第二单元搭接塞222b中的对应的一个。
随后，多个第二单元接触塞230可形成在多个第二接触孔228内，以延伸穿过第二层间电介质126。如图12B和图14B所示，多个第二单元接触塞230中的每个可以电连接到多个第二单元搭接塞222b中的对应的一个。在一个实例中，多个第二单元接触塞230的上表面可以与第二层间电介质126的上表面基本上共面。
参照图10B和图10D，随后，多条第二单元位线132可以形成在第二层间电介质126和多个第二单元接触塞230的上方。多条第二单元位线132中的每个可以电连接到多个第二单元接触塞230中的对应的一个。
图15是根据又一实施例的半导体存储器件的平面图。
参照图15，关于图1的上述半导体器件还可包括***电路区。该***电路区可包含适于控制单元阵列区内的存储单元的编程操作(例如数据的读、写和擦除)的器件。
在一个实施例中，以与关于图1的以上讨论的器件隔离图案102限定多个第一有源区104a和多个第二有源区104b类似的方式，器件隔离图案102可以在半导体衬底100内限定多个第三有源区104c。换言之，多个第三有源区104c可以是由器件隔离图案102环绕的半导体衬底100的一部分。
***电路区还可包括多条栅线GL，该多条栅线GL例如沿着“y”方向彼此基本平行地延伸并沿着“x”方向彼此分隔开。因此，多条栅线GL可以跨过多个第三有源区104c中预定的第三有源区104c。
另外，图15所示的是多个第一***搭接塞136a、多个第二***搭接塞136b、多个第一***接触塞140和多个第二***接触塞150。第一***搭接塞136a和第二***搭接塞136b在此可以一起被称作“第三搭接塞”。同样，第一***接触塞140和第二***接触塞150在此可以被一起称作“第三接触塞”。
如关于图16A、图16B和图16C更详细地讨论的，多个第三搭接塞中的每个可接触多个第三有源区104c中的对应一个的***源/漏区，多个第三接触塞中的每个可接触第三搭接塞和多个第一单元位线124中对应的一个或多条第二单元位线132中对应的一个。因此，多个第三有源区104c中的每个的***源/漏区可以经由“第三导电结构”电连接到多条第一单元位线124中对应的一个或多条第二单元位线132中对应的一个，其中，第三导电结构包括第三搭接塞和与其电连接的第三接触塞。
在一个实施例中，多个第一***搭接塞136a和第二***搭接塞136b中的每个可包含材料，诸如关于多个第一单元搭接塞116a和第二单元搭接塞116b以上描述的材料。在另一实施例中，多个第一***搭接塞136a和第二***搭接塞136b中的每个可由与形成第一单元搭接塞116a和第二单元搭接塞116b的材料相同的材料形成。
在一个实施例中，多个第一***接触塞140和第二***接触塞150中的每个可包含材料，诸如关于多个第一单元接触塞122和第二单元接触塞130以上描述的材料。在另一实施例中，多个第一***接触塞140和第二***接触塞150中的每个可由与形成多个第一单元接触塞122和第二单元接触塞130的材料相同的材料形成。
如图15示例性示出的，多条第一单元位线124和多条第二单元位线132沿着“x”方向从存储单元区延伸到***电路区。在一个实施例中，从单元阵列区延伸的多条第一单元位线124和多条第二单元位线132可以电连接到第三接触塞中对应的接触塞。
在另一实施例中，用于形成多条第一单元位线124和多条第二单元位线132的金属化层(metallization layer)可以被用作互连结构，其中，互连结构电连接到***电路区的第三源/漏区106c。例如，第一***位线124′可以经由第三导电结构电连接到第三源/漏区106c，其中，第三导电结构包括第一***搭接塞136a和第一***接触塞140。类似地，第二***位线132′可以经由第三导电结构电连接到第三源/漏区106c，其中，第三导电结构包括第二***搭接塞136b和第二***接触塞150。
在一个实施例中，第一***位线124′可以由与第一单元位线124的金属化层相同的金属化层形成。在另一实施例中，第二***位线132′可以由与第二单元位线132的金属化层相同的金属化层形成。第一***位线124′和第二***位线132′在此可以一起被称作“第三位线”。
图16A、图16B和图16C是分别示出了根据一些实施例的沿着图15的I-I′线、II-II′线和III-III′线截取的图15所示的半导体存储器件的剖视图。
整体地参照图16B和图16C，在半导体衬底100上方和多个第三有源区104c中的每个上可形成绝缘层112，第一层间电介质118可位于绝缘层112上并位于多个第三有源区104c的每个上方，并且第二层间电介质126可位于第一层间电介质118上并且也在第一单元位线124上。
如图16B和图16C还示出的，多个第三有源区104c中的每个可包括通过栅线(例如GL1或GL2)彼此分隔开的多个***源/漏区(在此也被称作“第三源/漏区”)106c。在一个实施例中，***源/漏区106c可包含与第一单元源/漏区106a和第二单元源/漏区106b、第一公共源区108a和第二公共源区108b以及第一漏区110a和第二漏区110b相同导电类型的掺杂剂。
在一个实施例中，栅线(例如GL1和GL2)沿着“y”方向延伸越过多个第三有源区104c。栅线位于***源/漏区106c之间。在一个实施例中，每条栅线可包括栅电极和栅电介质，其中，栅电介质位于栅电极和第三有源区104c之间。因此，沟道区可以在相邻的***源/漏区106c之间形成在栅电极下面。每条栅线可包括其侧壁上的侧壁分隔件。
在一个实施例中，以与位于半导体存储器件的单元阵列区内的图2A、图2B和图2C所示的对应结构类似的形成方式，可以形成位于半导体存储器件的***电路区内的图16B和图16C所示的结构。例如，绝缘层112可以同时形成在半导体衬底100的单元阵列区和***电路区中。同样，第一层间电介质118和第二层间电介质126中的每个可以同时形成在半导体衬底100的单元阵列区和***电路区中。
在一个实施例中，根据与关于图6A、图6B、图8A和图8B以上描述的相同的工艺，可以同时形成第一***搭接塞136a和第一单元搭接塞116a。同样，根据与关于图7A、图7B、图8A和图8B以上描述的相同的工艺，可以同时形成第二***搭接塞136b和第二单元搭接塞116b。
在一个实施例中，根据与关于图6B和图8B以上描述的相同的工艺，可以同时形成第一***接触塞140和第一单元接触塞122。同样，根据与关于图7B、图7C、图8B和图8C以上描述的相同的工艺，可以同时形成第二***接触塞150和第二接触塞130。
在一个实施例中，根据与关于图6C和图8C以上描述的相同的工艺，可以同时形成第一***位线124′和第一单元位线124。同样，根据与关于图2B和图2C以上描述的相同的工艺，可以同时形成第二***位线132′和第二单元位线132。
还将理解的是，在其它实施例中，可以以任何适当的方式，来形成位于半导体存储器件的***电路区内的图15、图16B和图16C所示的任意结构。例如，根据关于图3至图5和图9至图14B以上描述的用于形成第一或第二搭接塞的工艺，可以形成图15、图16B和图16C所示的任意的***搭接塞。因此，在一些实施例中，第一***搭接塞136a和第二***搭接塞136b的顶表面可以与如图16A所示的公共源线116s的顶表面基本上共面。在其它实施例中，第一***搭接塞136a和第二***搭接塞136b的顶表面可以位于公共源线116s的顶表面上方。另外，根据关于图3至图5和图9至图14B以上描述的用于形成第一接触塞或第二接触塞的工艺，可形成图15、图16B和图16C所示的任意***接触塞。
图17是根据一个实施例的合并了半导体存储器件的存储***的示意图。
参照图17，根据一个实施例的存储***300包括存储单元310、通信器件320(例如，调制解调器)、数据处理器330(例如，中央处理单元(CPU))、随机存取存储器(RAM)单元340和用户接口350。存储单元310、通信器件320、处理器330、随机存取存储器(RAM)单元340和用户接口350可以经由总线360彼此通信地耦合，从而数据可以通过总线360通信。存储单元310可包括诸如与存储控制器312通信耦合的闪存311的存储器件。存储控制器312可以通信地耦合到总线360。还可以结合图18来进一步说明存储控制器312。
在一个实施例中，闪存311可以被提供作为以上示例性描述的半导体存储器件。
在另一实施例中，存储***300的所有部分可以包括在存储卡、固态硬盘(SSD)、照相机图像处理器(CIS)和应用芯片组等中。另外，***300可以用在个人数字助理(PDA)、膝上型计算机、蜂窝电话、数字音乐***或包括接收和发送信息的器件的其它各种电子器件中。
在又一实施例中，闪存311或存储***300可以安装在诸如球栅阵列(BGA)、芯片尺寸封装(CSP)、带引线塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、多芯片封装(MCP)、晶片级构造封装(WFP)和晶片级工艺堆叠封装(WSP)等的封装中。
图18是根据一个实施例的合并了半导体存储器件的存储卡的示意图。
参照图18，根据一个实施例的存储卡400包括闪存410和存储控制器420。存储控制器420可以控制主机和闪存410之间的通信。
在一个实施例中，存储控制器420可包括处理器421(例如，CPU)、静态随机存取存储器(SRAM)单元422、主机接口(I/F)423、纠错代码(ECC)模块424和存储器接口(I/F)425。处理器421、静态随机存取存储器(SRAM)单元422、主机接口(I/F)423、ECC模块424和存储器接口(I/F)425可以经由总线彼此通信地耦合。
在一个实施例中，闪存410可以被设置为以上示例性描述的半导体存储器件。在另一实施例中，闪存410可以安装在诸如球栅阵列(BGA)、芯片尺寸封装(CSP)、带引线塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、多芯片封装(MCP)、晶片级构造封装(WFP)和晶片级工艺堆叠封装(WSP)等封装中。
关于特定附图或实施例所讨论的一些特征或全部特征也可以应用到其它实施例或附图中。
在整个说明书中，“一个实施例”或“实施例”意味着结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”或“在实施例中”不是必须都指相同的实施例。另外，可以在一个或多个实施例中以任何适当的方式来组合特定的特征、结构或特性。
各种操作将被描述为以最有助于理解本发明的方式来进行的多个分离的步骤。然而，描述的步骤的次序不是暗示着操作是由次序决定的或者执行步骤的次序必须是现有的步骤的次序。
虽然以上已经具体示出和描述了本发明的实施例，但是本领域的技术人员将理解，在不脱离由所附的权利要求限定的本发明的精神和范围的情况下，可以在此作出各种形式和细节上的变化。

Claims (36)

1.一种半导体存储器件，包括：
器件隔离图案，其在衬底上，限定了第一有源区和第二有源区，其中，所述第一有源区包括第一公共源区、多个第一源/漏区和第一漏区，并且其中，所述第二有源区包括第二源区、多个第二源/漏区和第二漏区；
绝缘层，其位于所述第一有源区和所述第二有源区上方；
公共源线，其延伸穿过所述绝缘层，并电连接到所述第一公共源区和第二公共源区；
第一搭接塞，其延伸穿过所述绝缘层，并电连接到所述第一漏区；
第二搭接塞，其延伸穿过所述绝缘层，并电连接到所述第二漏区；
第一位线，其位于所述绝缘层上方，并电连接到所述第一搭接塞；以及
第二位线，其位于所述绝缘层上方，并电连接到所述第二搭接塞，
其中，所述第一搭接塞和所述第二搭接塞中的至少一个的上表面与所述公共源线的上表面基本上共面，以及
其中，所述第一位线和所述第二位线位于所述衬底上方的不同高度。
2.如权利要求1所述的半导体器件，其中，所述第一搭接塞和所述第二搭接塞与所述公共源线具有基本上相同的高度。
3.如权利要求1所述的半导体器件，其中，所述绝缘层的顶表面与所述第一搭接塞和所述第二搭接塞中的至少一个的顶表面基本上共面。
4.如权利要求1所述的半导体器件，还包括：
第一层间电介质，其位于所述绝缘层上方；以及
第一接触塞，其延伸穿过所述第一层间电介质，并电连接到所述第一搭接塞，
其中，所述第一位线形成在所述第一层间电介质上，并电连接到所述第一接触塞。
5.如权利要求4所述的半导体器件，其中，所述第一层间电介质位于所述公共源线的上方。
6.如权利要求4所述的半导体器件，还包括：
第二层间电介质，其位于所述第一层间电介质上方；以及
第二接触塞，其延伸穿过所述第二层间电介质和所述第一层间电介质，并电连接到所述第二搭接塞，
其中，所述第二位线形成在所述第二层间电介质上，并电连接到所述第二接触塞。
7.如权利要求1所述的半导体器件，还包括电连接所述第一搭接塞和所述第一位线的第一接触塞，
其中，所述第一接触塞的下部的宽度大于所述第一搭接塞的上部的宽度。
8.如权利要求1所述的半导体器件，还包括电连接所述第二搭接塞和所述第二位线的第二接触塞，
其中，所述第二接触塞的下部的宽度大于所述第二搭接塞的上部的宽度。
9.如权利要求1所述的半导体器件，还包括电连接所述第二搭接塞和所述第二位线的第二接触塞，
其中，所述第二搭接塞的上部的宽度大于所述第二接触塞的下部的宽度。
10.如权利要求1所述的半导体器件，还包括电连接所述第一搭接塞和所述第一位线的第一接触塞，
其中，所述第一搭接塞的上部的宽度大于所述第一接触塞的下部的宽度。
11.如权利要求1所述的半导体器件，还包括：
第一接触塞，其电连接所述第一搭接塞和所述第一位线；以及
第二接触塞，其电连接所述第二搭接塞和所述第二位线，
其中，所述第一接触塞和所述第二接触塞中的至少一个从其上部至其下部逐渐变细。
12.如权利要求1所述的半导体器件，其中，所述第一搭接塞与所述第二搭接塞沿着与所述位线垂直的方向基本上对准在单一行中。
13.如权利要求1所述的半导体器件，其中，第一搭接塞沿着所述第一位线延伸的方向从所述第二搭接塞偏移。
14.一种半导体存储器件，包括：
器件隔离图案，其在衬底上，限定了第一有源区和第二有源区，其中，所述第一有源区包括第一公共源区和第一漏区，并且其中，所述第二有源区包括第二公共源区和第二漏区；
第一层间电介质，其位于所述第一有源区和所述第二有源区的上方；
第一导电结构，其延伸穿过所述第一层间电介质，并电连接到所述第一漏区；
第一位线，其位于所述第一层间电介质上，并电连接到所述第一导电结构；
第二层间电介质，其位于所述第一层间电介质上，所述第二层间电介质包括延伸穿过所述第二层间电介质的接触孔；
第二导电结构，其位于所述接触孔内并延伸穿过所述第二层间电介质，其中，所述第二导电结构电连接到所述第二漏区；以及
第二位线，其位于所述第二层间电介质上，并电连接到所述第二导电结构，
其中，在所述第二层间电介质的底表面处的所述接触孔的宽度小于或基本上等于在所述第二层间电介质的顶表面处的所述接触孔的宽度。
15.如权利要求14所述的半导体存储器件，其中，所述第一搭接塞沿着所述第一位线延伸的方向从所述第二搭接塞偏移。
16.如权利要求15所述的半导体存储器件，还包括：
绝缘层，其位于所述衬底上方，其中，所述第一层间电介质位于所述绝缘层上；以及
所述第一导电结构是延伸穿过所述绝缘层和所述第一层间电介质并接触所述衬底的搭接塞。
17.如权利要求15所述的半导体存储器件，还包括：
绝缘层，其位于所述衬底的上方；以及
公共源线，其延伸穿过所述绝缘层，并接触所述第一公共源区和所述第二公共源区，
其中，所述第一导电结构包括延伸穿过所述绝缘层和所述第一层间电介质并接触所述衬底的搭接塞，
其中，所述搭接塞的顶表面位于所述公共源线的顶表面的上方。
18.如权利要求14所述的半导体存储器件，还包括在所述接触孔内的侧壁分隔件，所述侧壁分隔件位于所述第二导电结构和所述接触孔的侧壁之间。
19.一种半导体存储器件，包括：
衬底，其包括单元阵列区和***电路区；
器件隔离图案，其在所述衬底上，所述器件隔离图案限定所述单元阵列区内的第一有源区和第二有源区以及所述***电路区中的第三有源区；
在所述第一有源区中的第一公共源区、多个第一源/漏区和第一漏区；
在所述第二有源区中的第二公共源区、多个第二源/漏区和第二漏区；
在所述第三有源区中的第三源/漏区；
公共源线，其接触所述第一公共源区和所述第二公共源区；
第一搭接塞，其连接到所述第一漏区；
第二搭接塞，其连接到所述第二漏区；
第三搭接塞，其连接到所述第三源/漏区；
耦合到所述第一搭接塞的第一单元位线和耦合到所述第二搭接塞的第二单元位线，
其中，所述第三搭接塞耦合到所述第一位线和所述第二位线中的一个，
其中，所述第一位线和所述第二位线位于所述衬底上方的不同高度，以及
其中，所述公共源线、所述第三搭接塞以及所述第一搭接塞和所述第二搭接塞中的至少一个的顶表面基本上共平面。
20.一种形成半导体存储器件的方法，所述方法包括：
在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，所述第一有源区包括第一源区和第一漏区，并且其中，所述第二有源区包括第二源区和第二漏区；
形成绝缘层，所述绝缘层位于所述第一有源区和所述第二有源区上方；
形成公共源线，所述公共源线延伸穿过所述绝缘层并电连接到所述第一源区和所述第二源区；
形成第一搭接塞，所述第一搭接塞延伸穿过所述绝缘层，其中，所述第一搭接塞电连接到所述第一漏区；
形成第二搭接塞，所述第二搭接塞延伸穿过所述绝缘层，其中，所述第二搭接塞电连接到所述第二漏区；
在所述绝缘层上方形成第一位线，其中，所述第一位线电连接到所述第一搭接塞；以及
在所述绝缘层上方形成第二位线，其中，所述第二位线电连接到所述第二搭接塞，
其中，所述第一搭接塞和所述第二搭接塞中的至少一个的顶表面与所述公共源线的顶表面和所述绝缘层的顶表面基本上共面，以及
其中，所述第二位线和所述第一位线位于所述衬底上方的不同高度。
21.如权利要求20所述的方法，其中，所述公共源线以及所述第一搭接塞和所述第二搭接塞中的至少一个同时形成。
22.一种形成半导体存储器件的方法，所述方法包括：
在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，所述第一有源区包括第一源区和第一漏区，并且其中，所述第二有源区包括第二源区和第二漏区；
形成绝缘层，所述绝缘层位于所述第一有源区和所述第二有源区的上方；
在所述绝缘层内同时形成源凹槽、第一搭接孔和第二搭接孔，其中，所述源凹槽暴露了所述第一源区和所述第二源区，所述第一搭接孔暴露了所述第一漏区，所述第二搭接孔暴露了所述第二漏区；
用导电材料填充所述源凹槽、所述第一搭接孔和所述第二搭接孔，以在所述源凹槽中形成公共源线、在所述第一搭接孔中形成第一搭接塞并在所述第二搭接孔中形成第二搭接塞；
在所述绝缘层的上方形成第一位线，其中，所述第一位线电连接到所述第一搭接塞；以及
在所述绝缘层的上方形成第二位线，其中，所述第二位线电连接到所述第二搭接塞，
其中，所述第二位线和所述第一位线位于所述衬底上方的不同高度。
23.如权利要求22所述的方法，还包括：
在所述绝缘层上形成第一层间电介质，其中，所述第一层间电介质包括在其中限定的开口；
在所述第一层间电介质上形成所述第一位线，从而所述第一位线经由在所述第一层间电介质中限定的所述开口电连接到所述第一搭接塞；
在所述第一层间电介质上形成第二层间电介质；
去除所述第二层间电介质和所述第一层间电介质的一部分，以形成延伸穿过所述第二层间电介质和所述第一层间电介质的接触孔，其中，所述接触孔暴露了所述第二搭接塞的至少一部分；
在所述接触孔内形成接触塞，其中，所述接触塞接触所述第二搭接塞；以及
在所述第二层间电介质上形成所述第二位线，从而所述第二位线电连接到所述接触塞。
24.一种形成半导体存储器件的方法，所述方法包括：
在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，所述第一有源区包括第一源区和第一漏区，并且其中，所述第二有源区包括第二源区和第二漏区；
形成绝缘层，所述绝缘层位于所述第一有源区和所述第二有源区的上方；
在所述绝缘层内形成源凹槽，其中，所述源凹槽暴露了所述第一源区和所述第二源区；
在所述绝缘层内形成第一搭接孔和第二搭接孔，其中，所述第一搭接孔暴露了所述第一漏区，所述第二搭接孔暴露了所述第二漏区；
在所述源凹槽中形成了公共源线；
用导电材料填充所述第一搭接孔和所述第二搭接孔，以在所述第一搭接孔中形成第一搭接塞且在所述第二搭接孔中形成第二搭接塞；
在所述绝缘层上方形成第一位线，其中，所述第一位线电连接到所述第一搭接塞；以及
在所述绝缘层上方形成第二位线，其中，所述第二位线电连接到所述第二搭接塞，
其中，所述第二位线和所述第一位线位于所述衬底上方的不同高度。
25.如权利要求24所述的方法，还包括同时形成所述源凹槽、所述第一搭接孔和所述第二搭接孔。
26.如权利要求24所述的方法，还包括用导电材料同时填充所述源凹槽、所述第一搭接孔和所述第二搭接孔，以在所述源凹槽中形成所述公共源线，在所述第一搭接孔中形成所述第一搭接塞且在所述第二搭接孔中形成所述第二搭接塞。
27.如权利要求24所述的方法，还包括：
在所述绝缘层上形成第一层间电介质；以及
在所述第一层间电介质和所述绝缘层内形成所述第一搭接孔和所述第二搭接孔。
28.如权利要求27所述的方法，还包括：
在所述第一层间电介质和所述第一位线上形成第二层间电介质；
在所述第二层间电介质内形成第二接触孔，所述第二接触孔暴露了所述第二搭接塞；以及
用导电材料填充所述第二接触孔，以形成第二接触塞，
其中，所述第二位线经由所述第二接触塞电连接到所述第二搭接塞。
29.如权利要求24所述的方法，还包括：
在所述绝缘层上形成第一层间电介质；
在所述第一层间电介质层内形成第一接触孔，所述第一接触孔暴露了所述第一搭接塞；以及
用导电材料填充所述第一接触孔，以形成第一接触塞，
其中，所述第一位线经由所述第一接触塞电连接到所述第一搭接塞。
30.如权利要求29所述的方法，还包括：
在所述第一层间电介质和所述第一位线上形成第二层间电介质；
在所述第二层间电介质和所述第一层间电介质层内形成第二接触孔，所述第二接触孔暴露了所述第二搭接塞；以及
在所述第二接触孔内形成第二接触塞，
其中，所述第二位线经由所述第二接触塞电连接到所述第二搭接塞。
31.一种形成半导体存储器件的方法，所述方法包括：
在衬底上形成器件隔离图案，以限定第一有源区和第二有源区，其中，所述第一有源区包括第一源区和第一漏区，并且其中，所述第二有源区包括第二源区和第二漏区；
形成绝缘层，所述绝缘层位于所述第一有源区和所述第二有源区的上方；
在所述绝缘层内形成源凹槽，其中，所述源凹槽暴露了所述第一源区和所述第二源区；
在所述源凹槽中形成了公共源线；
在导电源线的上方形成第一电介质层；
形成延伸穿过所述第一电介质层和所述绝缘层的第一搭接孔和第二搭接孔，其中，所述第一搭接孔暴露了所述第一漏区，所述第二搭接孔暴露了所述第二漏区；
在所述第一搭接孔中形成第一搭接塞，并在所述第二搭接孔中形成第二搭接塞；
在所述绝缘层上方形成第一位线，其中，所述第一位线电连接到所述第一搭接塞；以及
在所述绝缘层上方形成第二位线，其中，所述第二位线电连接到所述第二搭接塞，
其中，所述第二位线和所述第一位线位于所述衬底上方的不同高度，以及
其中，所述第一搭接塞和所述第二搭接塞沿着所述第一位线延伸的方向彼此偏移。
32.如权利要求31所述的方法，还包括：
在所述第一位线上方形成第二电介质层；
在所述第二电介质层内形成接触塞，使所述接触塞电连接到所述第二搭接塞，所述接触塞位于所述第二位线和所述第二搭接塞之间。
33.一种***，包括：
存储器件，包括：
器件隔离图案，其在衬底上，限定了第一有源区和第二有源区，其中，所述第一有源区包括第一公共源区、多个第一源/漏区和第一漏区，并且其中，所述第二有源区包括第二源区、多个第二源/漏区和第二漏区；
绝缘层，其位于所述第一有源区和所述第二有源区的上方；
公共源线，其延伸穿过所述绝缘层，并电连接到所述第一公共源区和所述第二公共源区；
第一搭接塞，其延伸穿过所述绝缘层，并电连接到所述第一漏区；
第二搭接塞，其延伸穿过所述绝缘层，并电连接到所述第二漏区；
第一位线，其位于所述绝缘层上方，并电连接到所述第一搭接塞；以及
第二位线，其位于所述绝缘层上方，并电连接到所述第二搭接塞，其中，所述第一搭接塞和所述第二搭接塞中的至少一个的上表面与所述公共源线的上表面基本上共面，并且其中，所述第一位线和所述第二位线位于所述衬底上方的不同高度；以及
存储控制器，其耦合到所述存储器件。
34.如权利要求33所述的***，还包括：
数据处理器；
随机存取存储器(RAM)单元；
用户接口；
通信器件；以及
耦合到所述存储控制器的总线；
其中，所述数据处理器、所述RAM单元、所述用户接口和所述通信器件经由所述总线彼此通信地耦合。
35.如权利要求33所述的***，其中，所述***被包括在存储卡、固态硬盘(SSD)、照相机图像处理器(CIS)或应用芯片组中。
36.如权利要求33所述的***，其中，所述存储控制器包括：
中央处理单元(CPU)；
静态随机存取存储器(SRAM)；
主机接口(I/F)；
纠错代码(ECC)模块；以及
存储器接口(I/F)，
其中，所述CPU、SRAM、所述主机接口(I/F)、所述ECC模块和所述存储器接口(I/F)经由总线彼此通信地耦合。
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