CN110494969A - 在形成三维存储器器件的阶梯结构中的标记图案 - Google Patents
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- 239000000463 material Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 68
- 238000000034 method Methods 0.000 claims description 39
- 239000012774 insulation material Substances 0.000 claims description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 14
- 238000003860 storage Methods 0.000 abstract description 20
- 238000005530 etching Methods 0.000 description 33
- 238000004519 manufacturing process Methods 0.000 description 16
- 230000008859 change Effects 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000009933 burial Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000001394 metastastic effect Effects 0.000 description 1
- 206010061289 metastatic neoplasm Diseases 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
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- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
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Abstract
提供了形成三维(3D)存储器器件的阶梯结构中的标记图案的实施例。在一个示例中,一种半导体器件,包括:堆叠结构,具有在衬底之上沿垂直方向交替布置的多个绝缘层和多个导体层。在一些实施例中,所述半导体器件还包括标记图案,所述标记图案具有在所述衬底之上的不同材料的多个交错层并与所述堆叠结构相邻。所述标记图案包括位于标记区域中的中心标记结构,所述中心标记结构将所述标记区域划分为较远离所述堆叠结构的第一标记子区域和较靠近所述堆叠结构的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。
Description
技术领域
本公开的实施例涉及在形成三维(3D)存储器器件的阶梯结构中的标记图案。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺,平面存储器单元被缩放到较小的尺寸。然而,随着存储器单元的特征尺寸接近下限,平面工艺和制造技术变得具有挑战性且成本高。结果,平面存储器单元的存储密度接近上限。
3D存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制信号来往于存储器阵列的***器件。
发明内容
公开了形成3D存储器器件的阶梯结构中的标记图案的实施例。
在一个示例中,一种半导体器件,包括:堆叠结构,具有在衬底之上沿垂直方向交替布置的多个绝缘层和多个导体层。在一些实施例中,所述半导体器件还包括标记图案,所述标记图案具有在所述衬底之上的不同材料的多个交错层并与所述堆叠结构相邻。所述标记图案包括位于标记区域中的中心标记结构,所述中心标记结构将所述标记区域划分为较远离所述堆叠结构的第一标记子区域和较靠近所述堆叠结构的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。
在另一示例中,一种用于控制光致抗蚀剂修整工艺的修整速率的标记图案,包括多个交错层,所述多个交错层包括在衬底之上沿垂直方向堆叠的不同材料的至少两层。在一些实施例中,所述标记图案还包括中心标记结构,所述中心标记结构将所述标记区域划分为较远离器件区域的第一标记子区域和较靠近所述器件区域的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。。
在不同的示例中,一种用于形成半导体器件的方法,包括以下操作。首先,确定电介质堆叠体之上的器件区域和与所述器件区域相邻的标记区域,所述电介质堆叠体包括在衬底之上交替布置的多个绝缘材料层和多个牺牲材料层。可以使用相同的蚀刻工艺图案化所述器件区域和所述标记区域,以形成标记图案,所述标记图案在所述标记区域中具有中心标记结构并且在所述器件区域中具有阶梯图案。所述标记图案和所述阶梯图案可以具有等于至少一个绝缘材料层和一个牺牲材料层的厚度的相同的厚度,并且所述中心标记结构将所述标记区域划分为较远离所述器件区域的第一标记子区域和较靠近所述器件区域的第二标记子区域。所述第一标记子区域的第一图案密度可以大于或等于所述第二标记子区域的第二图案密度。可以形成光致抗蚀剂层以覆盖所述阶梯图案并暴露所述标记图案,并且可以修整所述光致抗蚀剂层以沿水平方向暴露所述电介质堆叠体的部分。可以执行蚀刻工艺以保持所述标记图案并去除所述电介质堆叠体的所暴露的部分并形成阶梯。
附图说明
并入于此并形成说明书的部分的附图示出了本公开的实施例,并且与描述一起,进一步用于解释本公开的原理并使得本领域技术人员能够实现和使用本公开。
图1A示出了在时间t0处在形成3D存储器器件中用于光致抗蚀剂(PR)修整速率控制的标记图案的横截面视图,且图1B示出了在时间tn处的标记图案的横截面视图。
图2示出了根据本公开的一些实施例的3D存储器器件和标记图案。
图3A示出了根据本公开的一些实施例的示例性标记图案的顶视图。
图3B示出了根据本公开的一些实施例的图3A中所示的示例性标记图案的横截面视图。
图3C示出了根据本公开的一些实施例的图3A和3B中所示的示例性标记图案的横截面视图,以及3D存储器器件。
图4A示出了根据本公开的一些实施例的另一示例性标记图案的顶视图。
图4B示出了根据本公开的一些实施例的图4A中所示的其它示例性标记图案的横截面视图。
图4C示出了根据本公开的一些实施例的图4A和4B中所示的其它示例性标记图案的横截面视图,以及3D存储器器件。
图5A和5B示出了根据本公开的一些实施例的用于使用用于光致抗蚀剂层的修整速率控制的示例性标记图案来形成3D存储器器件的制造工艺,该标记图案。
图6示出了根据本公开的一些实施例的用于使用用于光致抗蚀剂层的修整速率控制的示例性标记图案来形成3D存储器器件的示例性制造工艺的流程图。
将参考附图描述本公开的实施例。
具体实施方式
虽然讨论了特定配置和布置,但是应当理解,这仅仅是为示例目的。本领域技术人员将认识到,能够使用其它配置和布置,而不脱离本公开的精神和范围。对本领域技术人员明显的是,也能够在各种其它应用中采用本公开。
应当注意,申请文件中对“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等的引用指示描述的实施例可以包括特定特征、结构、或特性,但是每一个实施例不必然包括该特定特征、结构、或特性。此外,该短语不必然指相同的实施例。此外,当联系实施例描述特定特征、结构或特性时,不管是否明确描述,与其它实施例相联系来实现该特征、结构或特性都在本领域技术人员的知识范围内。
通常,至少部分根据上下文中的使用来理解术语学。例如,于此使用的术语“一个或更多”,至少部分取决于上下文,可以用于在单数的意义上描述任何特征、结构、或特性,或可以用于在复数的意义上描述特征、结构或特性的组合。类似地,诸如“一”、“一个”、或“所述”的术语再次可以被理解为传达单数使用或传达复数使用,至少部分取决于上下文。另外,术语“基于”可以被理解为不一定旨在传达一组排他性因素,而是可以替代地,仍然至少部分地根据上下文,允许存在不一定明确描述的其他因素。
如于此使用的,术语“名义的/名义地”指在产品或工艺的设计阶段期间设定的用于部件或工艺操作的特性或参数的期望或目标值与期望值以上和/或以下的值的范围一起。值的范围能够归因于制造工艺或公差的稍微变化。如于此使用的,术语“大约”指示能够基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点,术语“大约”能够指示给定量的值在例如该值的10-30%(例如,该值的±10%、±20%、或±30%)之内变化。
如本文所使用的,阶梯结构是指一组表面,其包括至少两个水平表面(例如,沿着x-y平面)和至少两个(例如,第一和第二)垂直表面(例如,沿着z轴),使得每个水平表面邻接第一垂直表面并邻接第二垂直表面,该第一垂直表面从水平表面的第一边缘向上延伸,该第二垂直表面从水平表面的第二边缘向下延伸。“台阶”或“阶梯”是指一组邻接表面的高度的垂直偏移。在本公开中,术语“阶梯”和术语“台阶”是指阶梯结构的一个级并且可互换地使用。在本公开中,水平方向可以指与衬底(例如,提供用于其之上的结构的形成的制造平台的衬底)的顶表面平行的方向(例如,x轴或y轴),并且垂直方向可以指正交于结构的顶表面的方向(例如,z轴)。
在本公开中,通过使用例如电介质堆叠层之上的PR层的蚀刻掩模重复蚀刻电介质对,可以从包括多个交替布置的电介质对(例如,绝缘材料层/牺牲材料层对)的电介质堆叠体形成阶梯结构。一个电介质对中的绝缘材料层和下面的牺牲材料层可以具有相同或不同的厚度。在一些实施例中,一个或多个电介质对可以形成一个台阶。在形成阶梯结构期间,PR层被修整(例如,从电介质堆叠层的边界逐渐地且向内地蚀刻,通常从所有方向),并且用作蚀刻掩模,用于蚀刻电介质堆叠体的暴露部分。修整的PR的量可以与阶梯的尺寸直接相关(例如,决定因素)。可以使用合适的蚀刻(例如,各向同性干法蚀刻或湿法蚀刻)来获得对PR层的修整。可以形成一个或多个PR层并对其进行连续修整以形成阶梯结构。在修整PR层之后,可以使用合适的蚀刻剂蚀刻每个电介质对以去除绝缘材料层和下面的牺牲材料层的部分。蚀刻的绝缘材料层和牺牲材料层被称为绝缘层和牺牲层。在形成阶梯结构之后,可以去除PR层并且可以用金属/导体层(例如,钨)代替牺牲层。金属/导体层可以形成3D存储器器件的栅极电极(或字线)。
在3D存储器器件的制造中,经常采用蚀刻掩模,例如PR层,用于诸如阶梯的3D特征的蚀刻和形成。例如,PR层形成为覆盖器件区域并且被重复修整以暴露器件区域的部分。然后可以去除器件区域的暴露部分。可以在制造工艺中重复修整PR层以形成多个阶梯。为了满足更高存储容量的需求,期望在3D存储器器件中有更多的存储器单元。形成增加数量的存储器单元的一种途径是增大堆叠在3D存储器器件的衬底之上的阶梯的数量,以形成更多的导体层(即,栅极电极)并因此形成更多的存储器单元。然后需要更厚的蚀刻掩模来形成阶梯。为了确保以期望的速率修整蚀刻掩模(例如,使得阶梯可具有期望的尺寸),在修整工艺期间和/或之后,使用标记图案来监视/控制蚀刻掩模的修整速率。在示例中,实时测量(例如,重复地)标记图案和PR层之间的距离,以确定和/或监控PR层的修整速率。
然而,在3D存储器器件的现有制造工艺中,标记图案通常包括在与器件区域相邻的标记区域中的单个标记结构,器件区域中形成有多个阶梯的堆叠结构。器件区域的图案密度(例如,由特征占据的表面区域的百分比)可以与标记区域的图案密度不同,从而导致加载效应(例如,由图案密度的差异引起的蚀刻速率的差异)的发生。例如,器件区域的图案密度可以高于标记区域的图案密度,导致标记图案上的蚀刻速率比期望的快。而且,器件区域的较高图案密度可能导致在形成阶梯期间标记图案被不均匀地蚀刻。所得到的标记图案可以水平地“移位”(例如,沿x方向)。标记图案的水平位置的改变可以导致标记图案和阶梯之间的距离(例如,沿水平方向)的测量具有降低的精度。
图1A和1B说明了该问题。在制造工艺的开始(T(时间)=t0),在堆叠结构102的顶部部分处在与阶梯图案104相同处形成标记图案106。堆叠结构102是在衬底101之上。堆叠结构102包括在衬底101之上垂直(沿z轴)布置的交错的绝缘材料层112-1(例如,氧化硅)和牺牲材料层112-2(例如,氮化硅)的堆叠体。堆叠结构102被图案化以形成标记图案106,其包括与阶梯图案104相邻的单个标记结构。标记结构106的水平位置由从阶梯图案104的边缘到标记结构106的中心线(例如,沿水平方向或x方向)的距离D0反映。阶梯图案104的边缘的位置可以在随后的阶梯形成过程中被转移到底部阶梯的边缘的位置。标记结构106的中心线可以用作用于确定阶梯的蚀刻中PR层的修整速率的参考。
标记结构106的形成之后,PR层(例如,在图1中的“PR”)形成为覆盖阶梯图案104。PR层被反复修整以暴露堆叠结构102的部分。堆叠结构102的露出部分被重复地蚀刻掉,以形成沿垂直方向沿衬底101堆叠的多个阶梯。如图1B所示,在形成若干阶梯之后(例如,在T=tn处),加载效应已经导致标记图案106在远离阶梯的侧上的蚀刻轮廓与标记图案106在较靠近阶梯的侧上的蚀刻轮廓之间的显著差异。标记结构106从在T=T0的其原始的水平位置“移位”开,如由标记结构106的中心线和底部阶梯Sn的边缘之间的减小的距离所示,由标记结构106的中心线和底部阶梯Sn的边缘之间的距离Dn反映。标记结构106的尺寸也至少沿水平方向减小。因此,当用于测量PR的修整速率时,标记结构106可能导致错误。
在根据本公开的各种实施例提供在形成三维(3D)存储器器件中用于光致抗蚀剂修整速率控制的标记图案和方法。使用该结构和方法,标记结构(也是标记结构的中心线)在阶梯蚀刻期间不太可能水平移动,从而提高了PR层的修整速率控制的精度。提供标记图案以补偿/减少对标记结构的加载效应,标记结构是标记图案的一部分。具体地,标记图案可以减小远离阶梯的侧和较靠近阶梯的侧上的蚀刻速率之间的差异。标记结构的蚀刻可以具有增大的对称性,减少了在阶梯的形成中标记结构的水平“移位”。在一些实施例中,标记图案由堆叠结构的蚀刻形成,该堆叠结构包括绝缘材料和牺牲材料的多个交错层。在一些实施例中,标记图案的每个标记结构包括沿垂直方向(例如,z轴)交错的绝缘材料的至少一个层和牺牲材料的至少一个层。
图2示出了根据一些实施例的结构200,其具有堆叠结构202和在衬底201之上与堆叠结构202相邻的标记图案206。在完成所有阶梯的蚀刻之后,可以形成结构200。在一些实施例中,堆叠结构202形成在器件区域204中,并且标记图案206形成在与器件区域204相邻的标记区域208中。衬底201可包括用于形成3D存储器器件的任何合适的材料。例如,衬底201可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V化合物。
堆叠结构202可包括在衬底201之上竖直(沿z轴)布置的多个交错的绝缘层和牺牲层。在一些实施例中,各绝缘层和对应的牺牲层形成阶梯。对应的牺牲层可以直接位于绝缘层的顶部上或直接位于绝缘层之下。为了便于描述,在本公开中,阶梯包括绝缘层和下面的牺牲层。在一些实施例中,堆叠结构202包括堆叠在衬底201之上的多个阶梯(S1,......,Sn-1,Sn)。在一些实施例中,随后用导体层替代牺牲层,以形成3D存储器器件的多个字线。在一些实施例中,牺牲层包括与绝缘层不同的任何合适的材料。例如,牺牲层可包括多晶硅、氮化硅、多晶锗和/或多晶锗硅。在一些实施例中,牺牲层包括氮化硅。绝缘层可包括任何合适的绝缘材料,例如氧化硅。可以通过在衬底201之上交替地沉积牺牲材料层和绝缘材料层并随后蚀刻每个电介质对(例如,包括绝缘材料层和下面的牺牲材料层)以沿着z轴形成阶梯来形成堆叠结构202。牺牲材料层和绝缘材料层的沉积可包括任何合适的沉积方法,诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或原子层沉积(ALD)。在一些实施例中,牺牲材料层和绝缘材料层均通过CVD形成。
标记图案206可以包括在衬底201之上与堆叠结构202相邻设置的多个标记结构(例如,206-0、206-1、以及206-2)。标记图案206中的标记结构的布局可以减少对标记结构的加载效应,该标记结构用作用于确定PR层的修整速率的参考。标记结构的实际数量未反映在图2中所示的标记图案206中。图3A-3C示出了标记图案206的第一布局300。图4A-4C示出了标记图案206的第二布局400。
图3A示出了根据一些实施例的在阶梯的形成期间标记图案206的第一布局300的顶视图。图3B示出了根据一些实施例的在阶梯的形成期间第一布局300的横截面视图。图3C示出了根据一些实施例的在阶梯的形成之后第一布局300的横截面视图。如图3A和3B所示,在堆叠结构202中的阶梯的形成期间,PR层(例如,图3A和3B中的“PR”)被重复修整并用作蚀刻阶梯的蚀刻掩模。堆叠结构202可包括在衬底201之上交替布置的多个绝缘材料层312-1和牺牲材料层312-2。
标记图案206可以位于标记区域208中,并且可以包括中心标记结构206-0。中心标记结构206-0的中心线可以用作参考以确定PR层的修整速率。在一些实施例中,中心标记结构206-0(或中心标记结构206-0的中心线)将标记区域208划分为第一标记子区域208-1和第二标记子区域208-2。第一标记子区域208-1可以更远离堆叠结构202(或PR层)。第二标记子区域208-2可以更靠近堆叠结构202(或PR层)。在一些实施例中,第一标记子区域208-1的图案密度名义上与第二标记子区域208-2的图案密度相同。第一标记子区域208-1和第二标记子区域208-2的相同图案密度可以减小对中心标记结构206-0的蚀刻的加载效应,从而在中心标记结构206-0上产生更均匀的蚀刻轮廓。
在一些实施例中,标记区域208的大小/范围是基于可用于在衬底101和/或堆叠结构202上形成标记区域208的可用区域来确定的。第一标记子区域208-1和第二标记子区域208-2可以具有相同或不同的尺寸。在一些实施例中,第一标记子区域208-1包括一个或多个第一标记结构,且第二标记子区域208-2包括一个或多个第二标记结构。第一标记子区域208-1和第二标记子区域208-2中的各个标记结构的数量、分布、形状和/或尺寸布置成导致第一标记子区域208-1和第二标记子区域208-2的图案密度名义上相同。每个子区域中的标记结构的具体数量、分布、形状和/或尺寸应根据3D存储器器件的不同设计和/或制造来确定,并且不应受本公开的实施例的限制。在一些实施例中,中心标记结构206-0具有围绕中心线的对称尺寸和形状。在一些实施例中,中心标记结构206-0包括绝缘材料和牺牲材料的多个交错层。例如,如图3B所示,中心标记结构206-0包括绝缘材料和牺牲材料的四个交错层(例如,由标记区域208中的两个电介质对的图案化形成)。
在示例中,如图3A和3B所示,第一标记子区域208-1包括第一标记结构206-1,且第二标记子区域208-2包括第二标记结构206-2。第一标记结构206-1和第二标记结构206-2可以沿水平方向(例如,x轴)与中心标记结构206-0均匀地间隔开。在一些实施例中,沿水平方向,中心标记结构206-0的中心线与第一标记结构206-1的中心线之间的距离和中心标记结构206-0的中心线与第二标记结构206-2的中心线之间的距离相同。距离在图3A中均示为“d1”。在一些实施例中,第一标记结构206-1和第二标记结构206-2具有相同的形状和尺寸。也就是说,第一标记结构206-1和第二标记结构206-2沿水平方向对称地分布在中心标记结构206-0的相对侧上。在一些实施例中,第一标记子区域208-1和第二标记子区域208-2具有相同的尺寸和面积,并且标记区域208中的所有标记结构(例如,中心标记结构206-0、第一标记结构206-1和第二标记结构206-2)的形状和尺寸相同。标记结构关于标记图案206中的中心标记结构208-0的中心线对称分布。在一些实施例中,分别通过与d1相同或不同的距离,第一标记结构206-1均匀地分布在第一标记子区域208-1中,并且第二标记结构206-2均匀地分布在第二标记子区域208-2中。在阶梯的蚀刻期间,中心标记结构206-0的中心线和底部阶梯结构Sn的边缘之间的距离D3具有很小的变化或没有变化。也就是说,中心标记结构206-0(或中心标记结构206-0的中心线)与其原始水平位置具有很小的变化或没有变化。
图3C示出了根据一些实施例的在完成阶梯的蚀刻之后第一布局300的横截面视图。如图3C所示,中心标记结构206-0的水平尺寸(例如,宽度)具有很小的减小或没有减小,且距离D3具有很小的变化或没有变化。中心标记结构206-0的中心线可用于以更高的精度确定PR层的修整速率。
图4A示出了根据一些实施例的在阶梯的形成期间标记图案206的第二布局400的顶视图。图4B示出了根据一些实施例的在阶梯的形成期间第二布局400的横截面视图。图3C示出了根据一些实施例的在阶梯的形成之后第二布局400的横截面视图。标记图案206、标记子区域(208-1和208-2)和标记结构(例如,206-0,......,206-3)可以与图3A-3C中所示的对应结构相同或不同。
与图3A-3C中所示的标记图案206不同,在图4A-4C中所示的标记图案206中,第一标记子区域208-1的图案密度高于第二标记子区域208-2的图案密度。第一标记子区域208-1的较高图案密度可以减小/补偿对中心标记结构206-0的蚀刻的加载效应,从而在中心标记结构206-0上产生更均匀的蚀刻轮廓。第一标记子区域208-1和第二标记子区域208-2中的标记结构关于第一标记子区域208-1和第二标记子区域208-2中的中心标记结构206-0的中心线不对称地分布。第一标记子区域208-1和第二标记子区域208-2中的相应标记结构的数量、分布、形状和/或尺寸被布置成使得第一标记子区域208-1的图案密度为高于第二标记子区域208-2的图案密度。每个子区域中的标记结构的具体数量、分布、形状和/或尺寸应根据3D存储器器件的不同设计和/或制造来确定,并且不应受本公开的实施例的限制。在一些实施例中,中心标记结构206-0具有关于中心线的对称尺寸和形状。在一些实施例中,中心标记结构206-0包括绝缘材料和牺牲材料的多个交错层。例如,如图4B所示,中心标记结构206-0包括绝缘材料和牺牲材料的四个交错层(例如,由标记区域208中的两个电介质对的图案化形成)。
在示例中,如图4A和4B所示,第一标记子区域208-1包括两个第一标记结构206-1和206-3,且第二标记子区域208-2包括一个第二标记结构206-2。在一些实施例中,第一标记子区域208-1位于中心标记结构206-0和第一标记结构206-3之间。在一些实施例中,沿水平方向,中心标记结构206-0的中心线和第一标记结构206-1的中心线之间的距离d2小于中心标记结构206-0的中心线和第二标记结构206-2的中心线之间的距离d3。在一些实施例中,沿水平方向,第一标记结构206-1和206-3的中心线之间的距离d4小于距离d3。在一些实施例中,第一标记结构206-1分别以距离d4均匀地分布在第一标记子区域208-1中,并且第二标记结构206-2以距离d3均匀地分布在第二标记子区域208-2中。在一些实施例中,第一标记结构206-1和206-3具有与第二标记结构206-2相同的形状和尺寸。在一些实施例中,第一标记子区域208-1和第二标记子区域208-2具有相同的尺寸和面积,并且标记区域208中的所有标记结构(例如,中心标记结构206-0、第一标记结构206-1和206-3、以及第二标记结构206-2)在形状和尺寸上相同。
在阶梯的蚀刻期间,中心标记结构206-0的中心线和底部阶梯结构Sn的边缘之间的距离D4具有很小变化或没有变化。也就是说,中心标记结构206-0(或中心标记结构206-0的中心线)与其原始水平位置具有很小变化或没有变化。
图4C示出了根据一些实施例的在完成阶梯的蚀刻之后第二布局400的横截面视图。如图4C所示,中心标记结构206-0的水平尺寸(例如,宽度)具有很小的减小或没有减小,并且距离D4具有很小的变化或没有变化。中心标记结构206-0的中心线可用于以更高的精度确定PR层的修整速率。
图5A和5B示出了根据一些实施例的在堆叠结构502中形成多个阶梯的制造工艺。图5B是图5A的继续。图6示出了图5A和5B中描述的制造工艺的流程图600。为了说明的目的,与图3A-3C中所示的标记图案206类似或相同,标记图案506示于图5A和5B中。图4A-4C所示的标记图案206可以以类似的制造工艺形成,并且在此不重复。堆叠结构502可以与图2-4所示的堆叠结构202相同或类似。为了简化说明,在图5A和5B中省略了堆叠结构502之下的衬底。在一些实施例中,中心标记结构506-0(或中心标记结构506-0的中心线)可用作参考以确定在阶梯的形成期间PR层的修整速率。
如图6所示,在制造工艺的开始,确定器件区域和与器件区域相邻的标记区域(操作602),并且执行图案化工艺以在标记区域中形成标记图案并且在器件区域中形成阶梯图案(操作604)。图5A示出了对应的结构。
如图5A的工艺(I)中所示,在T=t0,确定堆叠结构502之上的器件区域504和标记区域508。标记区域508可以是堆叠结构502之上的相邻器件区域504,其包括在衬底(未示出)之上堆叠的多个交错的绝缘材料层512-1(与绝缘材料层312-1类似或相同)和牺牲材料层512-2(与牺牲材料层312-2类似于或相同)。
可以执行图案化工艺,以形成器件区域504中的阶梯图案514和标记区域508中的标记图案506在一些实施例中,对堆叠结构502的暴露部分执行光刻工艺,并且执行合适的蚀刻工艺以去除堆叠结构502的暴露部分,直到达到标记图案506或阶梯图案514的期望的厚度。例如,可以执行定时蚀刻工艺和/或选择性蚀刻工艺以去除绝缘材料层512-1和牺牲材料层512-2的部分。蚀刻工艺可包括湿法蚀刻和/或干法蚀刻。在一些实施例中,标记图案506和阶梯图案514沿垂直方向(例如,z轴)具有相同的厚度,其包括至少一个电介质对的厚度。在一些实施例中,标记图案506和阶梯图案514均具有等于两个电介质对的厚度的厚度,例如,具有沿垂直方向交错的两层绝缘材料和两层牺牲材料层。
在一些实施例中,标记图案506包括将标记区域508划分成较远离器件区域504的第一标记子区域508-1和较靠近器件区域504第二标记子区域508-2的中心标记结构506-0。第一标记子区域508-1的图案密度可以大于或等于第二标记子区域508-2的图案密度。在一些实施例中,第一标记子区域508-1的图案密度与第二标记子区域508-2的图案密度相同。在一些实施例中,第一标记子区域508-1包括第一标记结构506-1,并且第二标记子区域508-2包括第二标记结构506-2。标记图案506的具体图案可以参考图2-4中的标记图案206的描述,并且这里不再重复说明。
返回参考图6,在阶梯图案之上形成光致抗蚀剂层,暴露标记区域(操作606),并且光致抗蚀剂层被重复修整并用作蚀刻掩模,以在堆叠结构中形成多个阶梯(操作608)。图5A和5B示出了对应的结构。
如图5A的工艺(II)中所示,在T=t1,形成PR层以覆盖阶梯图案514。PR层暴露标记区域508。PR层被重复修整并用作蚀刻掩模,以在堆叠结构502中形成多个阶梯。可以执行合适的蚀刻工艺(例如,干法蚀刻)以去除堆叠结构502的暴露部分,在堆叠结构502中形成阶梯,并沿垂直方向转移标记图案506的图案。如图5A-5B中所示,工艺(II)-(V)示出了从T=t2到T=t5,阶梯的形成和标记图案506的图案转移。在堆叠结构的蚀刻期间(例如,标记图案506的图案转移),中心标记结构506-0(或中心标记结构506-0的中心线)与底部阶梯Sn的边缘之间的距离D5可以具有很小的变化或没有变化。
返回参考图6,可以测量中心标记结构与阶梯和PR层中的一个或多个之间的距离,以确定光致抗蚀剂层的修整速率(操作610)。图5B示出了对应的结构。
在一些实施例中,可以例如在修整和蚀刻期间或之后,使用合适的监测装置来测量中心标记结构506-0和阶梯之间的距离Ds和/或中心标记结构506-0和PR层之间的距离Dp,以确定PR层的修整速率。阶梯可以是已经形成的任何期望的阶梯。距离Ds可以反映阶梯的边缘的水平位置,其与正用以修整PR层的量和速率有关。在一些实施例中,可以将距离Ds与参考值进行比较,以确定是否以期望的修整速率修整PR和/或是否在期望的水平位置处形成阶梯。在一些实施例中,实时测量距离Dp以确定是否以期望的修整速率修整PR层。在一些实施例中,可以重复测量距离Dp以确定PR层的修整速率。例如,可以将从T=t3到T=T5,PR层的修整速率计算为ΔDp/(t5-t3),其中ΔDp表示在T=t3和T=t5的距离Dp的差。使用中心标记结构506-0来确定PR的修整速率的具体方法不应受本公开的实施例的限制。在一些实施例中,可以控制和/或调节PR修整参数,例如压力、气流和/或温度,使得实际PR修整速率可以接近期望的PR修整速率。
在一些实施例中,一种半导体器件,包括:堆叠结构,具有在衬底之上沿垂直方向交替布置的多个绝缘层和多个导体层。在一些实施例中,所述半导体器件还包括标记图案,所述标记图案具有在所述衬底之上的不同材料的多个交错层并与所述堆叠结构相邻。所述标记图案包括位于标记区域中的中心标记结构,所述中心标记结构将所述标记区域划分为较远离所述堆叠结构的第一标记子区域和较靠近所述堆叠结构的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。
在一些实施例中,所述第一标记子区域包括至少一个第一标记结构,并且所述第二标记子区域包括至少一个第二标记结构;并且所述至少一个第一标记结构的数量大于或等于所述至少一个第二标记结构的数量。在一些实施例中,所述中心标记结构、所述至少一个第一标记结构和所述至少一个第二标记结构中的每个包括第一材料和第二材料的所述多个交错层,所述第一材料不同于所述第二材料。
在一些实施例中,所述第一标记子区域的所述第一图案密度等于所述第二标记子区域的所述第二图案密度;并且所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向对称分布在所述中心标记结构的相对侧上。
在一些实施例中,所述至少一个第一标记结构的所述数量等于所述至少一个第二标记结构的所述数量。
在一些实施例中,所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸;所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以相同的距离沿水平方向均匀布置;并且所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以所述相同的距离沿水平方向均匀布置。
在一些实施例中,所述第一标记子区域的所述第一图案密度大于所述第二标记子区域的所述第二图案密度;并且所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向不对称地分布在所述中心标记结构的相对侧上。
在一些实施例中,所述至少一个第一标记结构的所述数量大于所述至少一个第二标记结构的所述数量。
在一些实施例中,所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸。在一些实施例中,沿水平方向,所述至少一个第一标记结构中的两个之间的距离小于所述至少一个第二标记结构中的两个之间的距离。
在一些实施例中,沿水平方向,所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以第一距离均匀分布,并且所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以第二距离均匀分布,所述第一距离小于所述第二距离。
在一些实施例中,所述堆叠结构包括阶梯结构,所述多个绝缘层中的每个和相应的导体层形成所述阶梯结构的阶梯。
在一些实施例中,所述中心标记结构的高度等于至少一个阶梯的沿所述垂直方向的厚度。
在一些实施例中,一种用于控制光致抗蚀剂修整工艺的修整速率的标记图案,包括多个交错层,所述多个交错层包括在衬底之上沿垂直方向堆叠的不同材料的至少两层。在一些实施例中,所述标记图案还包括中心标记结构,所述中心标记结构将所述标记区域划分为较远离器件区域的第一标记子区域和较靠近所述器件区域的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。。
在一些实施例中,所述第一标记子区域包括至少一个第一标记结构,并且所述第二标记子区域包括至少一个第二标记结构,所述至少一个第一标记结构的数量为大于或等于所述至少一个第二标记结构的数量。
在一些实施例中,所述第一标记子区域的所述第一图案密度等于所述第二标记子区域的所述第二图案密度;并且所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向对称分布在所述中心标记结构的相对侧上。
在一些实施例中,所述至少一个第一标记结构的所述数量等于所述至少一个第二标记结构的所述数量。
在一些实施例中,所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸;并且所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以相同的距离沿水平方向均匀布置。在一些实施例中,所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以所述相同的距离沿水平方向均匀布置。
在一些实施例中,所述第一标记子区域的所述第一图案密度大于所述第二标记子区域的所述第二图案密度;并且所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向不对称地分布在中心标记结构的相对侧上。
在一些实施例中,所述至少一个第一标记结构的所述数量大于所述至少一个第二标记结构的所述数量。
在一些实施例中,所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸。在一些实施例中,沿水平方向,所述至少一个第一标记结构中的两个之间的距离小于所述至少一个第二标记结构中的两个之间的距离。
在一些实施例中,沿水平方向,所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以第一距离均匀分布,并且所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以第二距离均匀分布,所述第一距离小于所述第二距离。
在一些实施例中,一种用于形成半导体器件的方法,包括以下操作。首先,确定电介质堆叠体之上的器件区域和与所述器件区域相邻的标记区域,所述电介质堆叠体包括在衬底之上交替布置的多个绝缘材料层和多个牺牲材料层。可以使用相同的蚀刻工艺图案化所述器件区域和所述标记区域,以形成标记图案,所述标记图案在所述标记区域中具有中心标记结构并且在所述器件区域中具有阶梯图案。所述标记图案和所述阶梯图案可以具有等于至少一个绝缘材料层和一个牺牲材料层的厚度的相同的厚度,并且所述中心标记结构将所述标记区域划分为较远离所述器件区域的第一标记子区域和较靠近所述器件区域的第二标记子区域。所述第一标记子区域的第一图案密度可以大于或等于所述第二标记子区域的第二图案密度。可以形成光致抗蚀剂层以覆盖所述阶梯图案并暴露所述标记图案,并且可以修整所述光致抗蚀剂层以沿水平方向暴露所述电介质堆叠体的部分。可以执行蚀刻工艺以保持所述标记图案并去除所述电介质堆叠体的所暴露的部分并形成阶梯。
在一些实施例中,形成所述标记图案包括在所述第一标记子区域中形成至少一个第一标记结构并在所述第二标记子区域中形成至少一个第二标记结构。所述至少一个第一标记结构的数量可以大于或等于所述至少一个第二标记结构的数量。
在一些实施例中,形成所述标记图案包括对称地形成沿水平方向在所述中心标记结构的相对侧上均匀分布的所述至少一个第一标记结构和所述至少一个第二标记结构。所述第一标记子区域的所述第一图案密度可以等于所述第二标记子区域的所述第二图案密度。
在一些实施例中,形成所述标记图案包括不对称地形成沿水平方向在所述中心标记结构的相对侧上的所述至少一个第一标记结构和所述至少一个第二标记结构,所述第一标记子区域的所述第一图案密度大于所述第二标记子区域的所述第二图案密度。
在一些实施例中,形成所述标记图案包括去除所述标记区域中的至少一个绝缘材料层和至少一个牺牲材料层的部分以形成所述中心标记结构、所述至少一个第一标记结构和所述至少一个第二标记结构。
在一些实施例中,形成阶梯包括去除所述多个绝缘材料层中的一个的部分和所述多个牺牲材料层中的一个的部分,以分别形成绝缘层和对应的牺牲层。
在一些实施例中,所述方法还包括测量所述中心标记结构和所述光致抗蚀剂层之间的距离。
在一些实施例中,所述的方法还包括:修整所述光致抗蚀剂层以沿水平方向暴露所述电介质堆叠体的另一部分;执行另一蚀刻工艺以转移所述标记图案的图案并去除所述电介质堆叠体的所暴露的另一部分以形成另一个阶梯;测量所述中心标记结构和所述光致抗蚀剂层之间的另一距离;以及基于所述距离、所述另一距离和用以修整所述光致抗蚀剂以形成所述第一距离和所述另一距离的时间之间的时间间隔,来确定所述光致抗蚀剂层的修整的蚀刻速率。
特定实施例的前述描述将充分揭露本公开的一般性质,通过应用本领域内的知识,在没有不适当的试验的情况下,而不脱离本公开的一般概念,其他人能够容易地修改和/或调整该特定实施例的各种应用。因此,基于于此呈现的教导和指导,意图该调整和修改在公开的实施例的等同的意思和范围内。应当理解,于此的措词或术语用于描述目的,而不是限制,使得本申请文件的术语或措词由本领域技术人员基于教导和指导解释。
以上借助于示例特定功能及其关系的实施的功能构建块描述了本公开的实施例。于此为描述方便任意限定了这些功能构建块的边界。能够定义替代的边界,只要其规定的功能及关系被合适地执行了就行。
发明内容和摘要部分可以阐述如发明人(单个或多个)设想的本公开的一个或更多示范性实施例,但不是本公开的所有示范性实施例,并且从而不意图以任何方式限制本公开和所附权利要求。
本公开的宽度和范围不应当受到任何上述示范性实施例的限制,而是仅应当根据以下权利要求及其等同来限定。
Claims (28)
1.一种半导体器件,包括:
堆叠结构,包括在衬底之上沿垂直方向交替布置的多个绝缘层和多个导体层;以及
标记图案,具有在所述衬底之上的不同材料的多个交错层并与所述堆叠结构相邻,其中,所述标记图案包括位于标记区域中的中心标记结构,所述中心标记结构将所述标记区域划分为较远离所述堆叠结构的第一标记子区域和较靠近所述堆叠结构的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。
2.如权利要求1所述的半导体器件,其中,
所述第一标记子区域包括至少一个第一标记结构,并且所述第二标记子区域包括至少一个第二标记结构;
所述至少一个第一标记结构的数量大于或等于所述至少一个第二标记结构的数量;并且
所述中心标记结构、所述至少一个第一标记结构和所述至少一个第二标记结构中的每个包括第一材料和第二材料的所述多个交错层,所述第一材料不同于所述第二材料。
3.如权利要求2所述的半导体器件,其中,
所述第一标记子区域的所述第一图案密度等于所述第二标记子区域的所述第二图案密度;并且
所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向对称分布在所述中心标记结构的相对侧上。
4.如权利要求2或3所述的半导体器件,其中,所述至少一个第一标记结构的所述数量等于所述至少一个第二标记结构的所述数量。
5.如权利要求4所述的半导体器件,其中,
所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸;
所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以相同的距离沿水平方向均匀布置;并且
所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以所述相同的距离沿水平方向均匀布置。
6.如权利要求2所述的半导体器件,其中,
所述第一标记子区域的所述第一图案密度大于所述第二标记子区域的所述第二图案密度;并且
所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向不对称地分布在所述中心标记结构的相对侧上。
7.如权利要求2或6所述的半导体器件,其中,所述至少一个第一标记结构的所述数量大于所述至少一个第二标记结构的所述数量。
8.如权利要求7所述的半导体器件,其中,
所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸;并且
沿水平方向,所述至少一个第一标记结构中的两个之间的距离小于所述至少一个第二标记结构中的两个之间的距离。
9.如权利要求8所述的半导体器件,其中,沿水平方向,所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以第一距离均匀分布,并且所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以第二距离均匀分布,所述第一距离小于所述第二距离。
10.如权利要求1-9中任一项所述的半导体器件,其中,所述堆叠结构包括阶梯结构,所述多个绝缘层中的每个和相应的导体层形成所述阶梯结构的阶梯。
11.如权利要求10所述的半导体器件,其中,所述中心标记结构的高度等于至少一个阶梯的沿所述垂直方向的厚度。
12.一种用于控制光致抗蚀剂修整工艺的修整速率的标记图案,包括多个交错层,所述多个交错层包括在衬底之上沿垂直方向堆叠的不同材料的至少两层;以及
中心标记结构,将所述标记区域划分为较远离器件区域的第一标记子区域和较靠近所述器件区域的第二标记子区域,所述第一标记子区域的第一图案密度高于或等于所述第二标记子区域的第二图案密度。
13.如权利要求12所述的标记图案,其中,所述第一标记子区域包括至少一个第一标记结构,并且所述第二标记子区域包括至少一个第二标记结构,所述至少一个第一标记结构的数量为大于或等于所述至少一个第二标记结构的数量。
14.如权利要求13所述的标记图案,其中,
所述第一标记子区域的所述第一图案密度等于所述第二标记子区域的所述第二图案密度;并且
所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向对称分布在所述中心标记结构的相对侧上。
15.如权利要求13或14所述的标记图案,其中,所述至少一个第一标记结构的所述数量等于所述至少一个第二标记结构的所述数量。
16.如权利要求15所述的标记图案,其中,
所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸;
所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以相同的距离沿水平方向均匀布置;并且
所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以所述相同的距离沿水平方向均匀布置。
17.如权利要求13所述的标记图案,其中,
所述第一标记子区域的所述第一图案密度大于所述第二标记子区域的所述第二图案密度;并且
所述至少一个第一标记结构和所述至少一个第二标记结构沿水平方向不对称地分布在中心标记结构的相对侧上。
18.如权利要求13或17所述的标记图案,其中,所述至少一个第一标记结构的所述数量大于所述至少一个第二标记结构的所述数量。
19.如权利要求18所述的标记图案,其中,
所述至少一个第一标记结构和所述至少一个第二标记结构具有相同的形状和相同的尺寸;并且
沿水平方向,所述至少一个第一标记结构中的两个之间的距离小于所述至少一个第二标记结构中的两个之间的距离。
20.如权利要求19所述的标记图案,其中,沿水平方向,所述中心标记结构和所述至少一个第一标记结构在所述第一标记子区域中以第一距离均匀分布,并且所述中心标记结构和所述至少一个第二标记结构在所述第二标记子区域中以第二距离均匀分布,所述第一距离小于所述第二距离。
21.一种用于形成半导体器件的方法,包括:
确定电介质堆叠体之上的器件区域和与所述器件区域相邻的0,所述电介质堆叠体包括在衬底之上交替布置的多个绝缘材料层和多个牺牲材料层;
使用相同的蚀刻工艺图案化所述器件区域和所述标记区域,以形成标记图案,所述标记图案在所述标记区域中具有中心标记结构并且在所述器件区域中具有阶梯图案,其中
所述标记图案和所述阶梯图案具有等于至少一个绝缘材料层和一个牺牲材料层的厚度的相同的厚度,并且
所述中心标记结构将所述标记区域划分为较远离所述器件区域的第一标记子区域和较靠近所述器件区域的第二标记子区域,所述第一标记子区域的第一图案密度大于或等于所述第二标记子区域的第二图案密度;
形成光致抗蚀剂层以覆盖所述阶梯图案并暴露所述标记图案;
修整所述光致抗蚀剂层以沿水平方向暴露所述电介质堆叠体的部分;以及
执行蚀刻工艺以保持所述标记图案并去除所述电介质堆叠体的所暴露的部分并形成阶梯。
22.如权利要求21所述的方法,其中,形成所述标记图案包括在所述第一标记子区域中形成至少一个第一标记结构并在所述第二标记子区域中形成至少一个第二标记结构,其中,所述至少一个第一标记结构的数量大于或等于所述至少一个第二标记结构的数量。
23.如权利要求22所述的方法,其中,形成所述标记图案包括对称地形成沿水平方向在所述中心标记结构的相对侧上均匀分布的所述至少一个第一标记结构和所述至少一个第二标记结构,所述第一标记子区域的所述第一图案密度等于所述第二标记子区域的所述第二图案密度。
24.如权利要求22所述的方法,其中,形成所述标记图案包括不对称地形成沿水平方向在所述中心标记结构的相对侧上的所述至少一个第一标记结构和所述至少一个第二标记结构,所述第一标记子区域的所述第一图案密度大于所述第二标记子区域的所述第二图案密度。
25.如权利要求23或24所述的方法,其中,形成所述标记图案包括去除所述标记区域中的至少一个绝缘材料层和至少一个牺牲材料层的部分以形成所述中心标记结构、所述至少一个第一标记结构和所述至少一个第二标记结构。
26.如权利要求21-25中任一项所述的方法,其中,形成阶梯包括去除所述多个绝缘材料层中的一个的部分和所述多个牺牲材料层中的一个的部分,以分别形成绝缘层和对应的牺牲层。
27.如权利要求26所述的方法,还包括测量所述中心标记结构和所述光致抗蚀剂层之间的距离。
28.如权利要求27所述的方法,还包括:
修整所述光致抗蚀剂层以沿水平方向暴露所述电介质堆叠体的另一部分;
执行另一蚀刻工艺以转移所述标记图案的图案并去除所述电介质堆叠体的所暴露的另一部分以形成另一个阶梯;
测量所述中心标记结构和所述光致抗蚀剂层之间的另一距离;以及
基于所述距离、所述另一距离和用以修整所述光致抗蚀剂以形成所述第一距离和所述另一距离的时间之间的时间间隔,来确定所述光致抗蚀剂层的修整的蚀刻速率。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/093153 WO2020258116A1 (en) | 2019-06-27 | 2019-06-27 | Marking pattern in forming staircase structure of three-dimensional memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110494969A true CN110494969A (zh) | 2019-11-22 |
CN110494969B CN110494969B (zh) | 2020-08-25 |
Family
ID=68544575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201980001344.5A Active CN110494969B (zh) | 2019-06-27 | 2019-06-27 | 在形成三维存储器器件的阶梯结构中的标记图案 |
Country Status (7)
Country | Link |
---|---|
US (4) | US11121092B2 (zh) |
EP (1) | EP3909078A4 (zh) |
JP (1) | JP7302007B2 (zh) |
KR (1) | KR102652099B1 (zh) |
CN (1) | CN110494969B (zh) |
TW (1) | TWI710063B (zh) |
WO (1) | WO2020258116A1 (zh) |
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- 2019-06-27 JP JP2021559124A patent/JP7302007B2/ja active Active
- 2019-06-27 KR KR1020217027241A patent/KR102652099B1/ko active IP Right Grant
- 2019-06-27 CN CN201980001344.5A patent/CN110494969B/zh active Active
- 2019-06-27 WO PCT/CN2019/093153 patent/WO2020258116A1/en unknown
- 2019-06-27 EP EP19934520.8A patent/EP3909078A4/en active Pending
- 2019-08-16 US US16/543,237 patent/US11121092B2/en active Active
-
2020
- 2020-01-31 TW TW109103024A patent/TWI710063B/zh active
- 2020-11-21 US US17/100,873 patent/US11545442B2/en active Active
-
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- 2021-08-17 US US17/404,387 patent/US11552025B2/en active Active
- 2021-11-23 US US17/534,080 patent/US11594496B2/en active Active
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Publication number | Publication date |
---|---|
US11545442B2 (en) | 2023-01-03 |
EP3909078A4 (en) | 2022-12-21 |
US11594496B2 (en) | 2023-02-28 |
US11121092B2 (en) | 2021-09-14 |
TW202101680A (zh) | 2021-01-01 |
EP3909078A1 (en) | 2021-11-17 |
JP2022528686A (ja) | 2022-06-15 |
JP7302007B2 (ja) | 2023-07-03 |
US20210384141A1 (en) | 2021-12-09 |
US20210104469A1 (en) | 2021-04-08 |
US20220084954A1 (en) | 2022-03-17 |
KR20210118456A (ko) | 2021-09-30 |
US20200411446A1 (en) | 2020-12-31 |
WO2020258116A1 (en) | 2020-12-30 |
CN110494969B (zh) | 2020-08-25 |
KR102652099B1 (ko) | 2024-03-27 |
TWI710063B (zh) | 2020-11-11 |
US11552025B2 (en) | 2023-01-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |