KR101662218B1 - 다중 깊이 ｓｔｉ 방법 - Google Patents
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Abstract
반도체 기판을 제공하는 단계; STI(shallow trench isolation)가 형성될 수 있는 지점까지 상기 기판을 처리하는 단계; 소정의 두께를 갖는 적어도 하나의 하층을 웨이퍼상에 침착시키는 단계; 마스킹 층을 상기 하층의 상부에 침착시키는 단계; 소정 깊이들의 영역들을 갖도록 상기 마스킹 층을 쉐이핑하는 단계; 트렌치들이 형성되어야 하는 모든 영역들을 노출시키기 위해 포토리소그래피 공정을 적용하는 단계; 및 실리콘 트렌치들을 형성하기 위해 상기 웨이퍼를 에칭하는 단계를 포함하고, 트렌치의 깊이는 상기 마스킹 층 영역에 대한 위치에 의존하는 것을 특징으로 하는 반도체 다이 제조방법이 제공된다.
Description
본 발명은 디바이스 분리를 위해 다이내에 다중 깊이 쉘로우 트렌치들(multi-depth shallow trenches)을 만드는 신규한 방법에 관한 것이다.
반도체 칩상의 서로 다른 섹션들은 반도체 다이의 다른 부분들과 전기적으로 절연될 필요가 있는 복수의 구조물들을 갖는 전자 회로들을 포함한다. 이를 위해, 각 구조물의 주변에 트렌치들이 만들어진다. 하지만, 일부 구조물들은 각 스펙에 따른 절연을 충분히 제공하기 위해 기판에까지 더 깊이 도달하는 트렌치들을 필요로 한다. 반도체 디바이스내에 그러한 절연 트렌치들을 만들 수 있는 다양한 방법들이 있다. 하지만, 동일한 다이에 서로 다른 깊이를 갖는 트렌치들이 필요하다면 이들 종래의 방법들은 더욱 정교한 방법을 필요로 한다.
따라서, 반도체 다이 전체에 걸쳐 다중 깊이 쉘로우 아이솔레이션 트렌치들을 형성하는 개선된 방법에 대한 요구가 있다.
일 실시예에 따르면, 반도체 다이 제조 방법은, 반도체 기판 웨이퍼를 제공하는 단계; 얕은 트렌치 분리(shallow trench isolation)가 형성될 수 있는 지점까지 기판을 처리하는 단계; 상기 기판상에 소정의 두께를 갖는 적어도 하나의 하층을 침착시키는 단계; 상기 하층의 상부에 제 1 두께를 갖는 마스킹 층을 침착시키는 단계; 상기 마스킹 층을 에칭하여 영(0)보다 크고 상기 제 1 두께보다 작은 제 2 두께를 갖는 적어도 하나의 영역을 갖게 하는 단계; 포토리소그래피 공정을 적용하여 트렌치들이 형성될 상부 포토레지스트 층에 개구들을 생성하는 단계, - 적어도 하나의 개구는 상기 제 1 두께를 갖는 영역 내에 있고, 적어도 제 2 개구는 제 2 두께를 갖는 상기 적어도 하나의 영역 내에 있음 -; 및 상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계를 포함하고, 트렌치의 깊이는 각각의 개구의 위치에서의 상기 마스킹 층의 두께에 의존한다.
추가 실시예에 따르면, 상기 마스킹층을 에칭하는 단계는: 제 1 리소그래피 공정을 적용하여 가장 깊은 트렌치들이 형성될 상기 마스킹 층 내의 영역들을 한정하는 단계; 및 에칭을 수행하여 상기 마스킹 층의 상기 제 1 두께를 상기 제 2 두께로까지 감소시키는 단계를 포함할 수 있다. 추가 실시예에 따르면, 제품에 의해 요구되는 서로 다른 트렌치 깊이를 갖는 트렌치들을 위한 적어도 또 하나의 영역에 대해 상기 마스킹 층을 에칭하기 위해 상기 리소그래피 및 에칭 공정들을 반복하는 단계들을 포함하고, 가장 얕은 트렌치들을 위한 영역은 한정될 마지막 영역이다. 추가 실시예에 따르면, 상기 마스킹 층은 가장 깊은 트렌치들이 형성될 영역에서 완전히 제거될 수 있다. 추가 실시예에 따르면, 상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계는 다수의 단계들로 이루어진 건식 에칭 공정이며, 각각의 에칭 단계는 그 자신의 에칭 특성들을 갖는다. 추가 실시예에 따르면, 제 1 에칭 단계는 상기 기판을 제외한 상기 웨이퍼 상에 침착된 모든 막(film)들을 에칭할 수 있다. 추가 실시예에 따르면, 개구 영역들에 있는 서로 다른 양들의 잔여 마스킹 층으로 인해, 그 결과 실리콘 트렌치 에칭들의 시작 시간들이 서로 다르게 될 수 있다. 추가 실시예에 따르면, 가장 얕은 트렌치 영역들의 상기 적어도 하나의 하층의 제거가 완료되면, 모든 트렌치들을 그 최종 깊이들까지 에칭하는데 제 2 단계가 사용될 수 있다. 추가 실시예에 따르면, 마스킹 막은 하부의 질화물층과 다른 조성을 가질 수 있다. 추가 실시예에 따르면, 서로 다른 깊이들을 갖는 분리 트렌치들의 생성을 제어하기 위해 마스킹 막의 두께 및 특성들이 선택될 수 있다. 추가 실시예에 따르면, 상기 에칭은 동일한 다이에서 사용될 다른 트렌치 깊이들에 대한 트렌치 깊이에 따라 상기 마스킹 층 내부터 상기 질화물층 내까지의 어딘가에서 중지될 수 있다.
또 하나의 실시예에 따르면, 반도체 다이 제조 방법은, 반도체 기판 웨이퍼를 제공하는 단계; 얕은 트렌치 분리가 형성될 수 있는 지점까지 상기 기판을 처리하는 단계; 상기 기판상에 소정의 두께를 갖는 하층들을 침착시키는 단계; 상기 하층들의 상부에 제 1 두께를 갖는 마스킹 층을 침착시키는 단계; 제 1 리소그래피 공정을 적용하여 가장 깊은 트렌치들이 형성되어야 하는 영역들을 한정하고, 에칭을 수행하여 상기 마스킹 층을 소정 두께까지 제거하고, 그리고 제품에 의해 요구되는 서로 다른 트렌치 깊이를 갖는 트렌치들을 위한 적어도 또 하나의 영역에 대해 상기 마스킹 층을 에칭하기 위해 상기 리소그래피 및 에칭 공정들을 반복(여기서 가장 얕은 트렌치들을 위한 영역은 한정될 마지막 영역임)함으로써, 상기 마스킹 층을 에칭하여 상기 제 1 두께보다 작은 제 2 두께를 갖는 적어도 하나의 영역을 갖게 하는 단계; 추가 포토리소그래피 공정을 적용하여 트렌치들이 형성되어야 하는 모든 영역들을 노출시키는 단계; 및 상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계를 포함하고, 트렌치의 깊이는 상기 마스킹 층 영역에 대한 위치에 의존한다.
추가 실시예에 따르면, 상기 마스킹 층은 상기 가장 깊은 트렌치들이 형성될 상기 영역에서 완전히 제거될 수 있다. 추가 실시예에 따르면, 상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계는 다수의 단계들로 이루어진 건식 에칭 공정이며, 각각의 에칭 단계는 그 자신의 에칭 특성들을 갖는다. 추가 실시예에 따르면, 제 1 에칭 단계는 상기 기판을 제외한 상기 웨이퍼 상에 침착된 모든 막들을 에칭할 수 있다. 추가 실시예에 따르면, 개구 영역들의 서로 다른 양들의 잔여 마스킹 층으로 인해, 그 결과 실리콘 트렌치 에칭들을 위한 시작 시간들이 서로 다르게 될 수 있다. 추가 실시예에 따르면, 상기 가장 얕은 트렌치 영역들의 상기 하층들의 제거가 완료되면, 제 2 단계가 모든 트렌치들을 그 최종 깊이들까지 에칭하는데 사용될 수 있다. 추가 실시예에 따르면, 마스킹 막은 하부의 질화물층과 다른 조성을 가질 수 있다. 추가 실시예에 따르면, 서로 다른 깊이들을 갖는 분리 트렌치들을 생성하는 제어를 제공하기 위해 마스킹 막의 두께 및 특성들이 선택될 수 있다. 추가 실시예에 따르면, 상기 에칭은 동일한 다이에서 사용될 다른 나머지 트렌치 깊이들에 대한 트렌치 깊이에 따라 상기 마스킹 층 내부터 상기 질화물층 내까지의 어딘가에서 중지될 수 있다.
본 발명의 상술한 목적들, 특징들, 및 장점들은 첨부한 도면들에 예시한 본 발명의 바람직한 실시예들의 다음의 보다 상세한 설명으로부터 명백할 것이다.
따라서, 본 발명은 상술한 목적들과 장점들 뿐만 아니라 여기에 속하는 다른것들도 달성할 수 있다. 본 발명이 특정 실시예를 참조하여 특별히 도시되고 설명되었지만, 이러한 참조는 본 발명의 한정을 내포하지 않고 이러한 한정을 의미하지도 않는다. 본 발명은 이 기술분야의 당업자에 의해 형태와 기능에 있어서 수정물, 대체물, 및 균등물이 고려될 수 있다. 본 발명의 도시되고 설명된 실시예들은 단지 예로서, 본 발명의 범위를 한정하지 않는다. 결론적으로, 본 발명은 모든 측면에 있어 균등물에 대한 완전한 인식범위를 제공하는 첨부한 청구항들의 정신과 범위에 의해서만 한정되어야 한다.
도 1 내지 9는 반도체 다이내에 다중 깊이 쉘로우 아이솔레이션 트렌치들을 만들기 위한 단계들을 나타낸 도면이다.
도 10 및 11은 본 발명의 일실시예에 따라 처리된 웨이퍼의 TEM(transmission electron microscope) 단면도이다.
도 10 및 11은 본 발명의 일실시예에 따라 처리된 웨이퍼의 TEM(transmission electron microscope) 단면도이다.
상술한 바와 같이, STI(Shallow Trench Isolation)는 서로 다른 디바이스들을 위해 서로 다른 트렌치 깊이로 최적의 분리를 제공한다. "원-사이즈-피트-올(one-size-fit-all)" 해결방식은 분리 성능을 저하시킬 수 있다. 예를 들면, 다이의 나머지 디바이스들과 대조적으로 메모리 어레이에 서로 다른 깊이의 트렌치 분리를 이용함으로써, 메모리 셀 내성을 개선하면서도 총 전류 누설은 낮게 유지될 수 있다. 다중 깊이 분리는 내방사선(radiation-tolerant) 또는 방사선 경화(radiation-hardened) 디바이스들에 사용될 수 있다.
다양한 실시예들에 따르면, 각 트렌치 깊이가 소정 디바이스(들)의 최적의 전기적인 분리를 위해 조정될 수 있는 다중 깊이 트렌치 분리의 반도체 제조 방법이 제안된다. 각 추가 트렌치 깊이는 서로 다른 깊이들을 갖는 마스킹 산화막의 영역들을 한정하는 포토리소그래피 및 에칭 단계를 추가함으로써 달성된다. 그리고, 이들 마스킹 산화막 영역들은 각 마스킹 산화막 영역에 있는 트렌치의 최종 깊이를 제어한다.
1 단계 추가: 2개의 깊이
2 단계 추가: 3개의 깊이
3 단계 추가: 4개의 깊이
등.
다양한 실시예들에 따르면, 필요한 만큼 많은 깊이들을 갖는 분리 트렌치들이 형성될 수 있으며, 각각의 추가 깊이는 하나의 포토리소그래피 단계와 하나의 에칭 단계를 필요로 한다. 또한, 부가적인 견지들에 따르면, 조정가능한 트렌치 프로파일이 다이 전반에 걸쳐 서로다른 위치들에 만들어질 수 있다. 다양한 실시예들로, 다양한 깊이들과 프로파일들의 분리 트렌치들이 생성됨으로써 누설 전류를 저감시키고 반도체 다이에서의 메모리 셀의 내성을 개선시킬 수 있다. 다이내의 디바이스들의 분리를 위해 다중 깊이 및 측벽 프로파일을 갖는 쉘로우 분리 트렌치들을 만드는 다양한 실시예들에 따른 제안된 제조 방법은 낮은 전류 누설과 우수한 메모리 셀 내성에 의해 칩 신뢰성을 개선시킬 수 있다.
일실시예에 따르면, STI(shallow trench isolation)가 형성될 수 있는 지점까지 반도체용 실리콘 웨이퍼(기판)가 처리된다. 도 1-4a는 실리콘 웨이퍼를 준비하기 위한 서로다른 단계들을 나타낸다. 도 1은 기판(100)을 나타낸다. 이 기판(100)상에 활성층이 형성된다. 예를 들면, 도 2에 도시한 것과 같이 제1 단계로 얇은 층의 패드 산화막(110)(예를 들면, 실리카)이 침착(deposition)될 수 있다. 도 3에 도시한 것과 같이 다른 두께를 갖는 제2 층의 질화 실리콘(120)이 제1 층(110)의 상부에 침착될 수 있다. 그리고 나서, 활성 적층(110,120)의 상부에 마스킹 층(130)이 침착된다. 마스킹 막(130)은 하층들(110,120)과 다른 조성일 수 있다.
마스킹층은 다중 깊이 쉘로우 실리콘 트렌치들의 형성에 있어 결정적인 역할을 한다. 도 4b-4d에 도시한 것과 같이 서로다른 깊이들을 갖는 분리 트렌치들을 생성하기 위한 최적의 제어를 제공하기 위해 마스킹층 막의 두께 및 성질들이 세심하게 선택된다. 예를 들면, 3개의 서로다른 깊이를 갖는 트렌치들이 요구되면, 이후에 가장 깊은 트렌치들을 포함할 영역 A을 한정하기 위한 제1 리소그래피/에칭 단계에서 마스킹 산화막(130)이 도 4b에 도시한 것과 같이 패터닝된다. 그리고, 추가 리소그래피 단계에서, 도 4c에 도시한 것과 같이 "중간 깊이" 트렌치들을 포함할 또 하나의 영역 B이 한정된다. 에칭 후에, 서로다른 깊이 A,B,C의 마스킹 산화막을 갖는 3개의 영역들이 도 4d에 도시한 것과 같이 한정된다. 에칭 순서는 다를 수 있다. 예를 들면, 영역 B의 최종 레벨까지 영역 A 및 B가 먼저 에칭되고, 그리고 나서 영역 B 및 C가 마스킹되고, 마스킹 산화막을 제거하기 위해 영역 A가 에칭되어 도 4c에 도시한 것과 동일한 구조가 만들어질 수 있다.
영역들은 다이상의 위치에 따라 어떠한 형태도 가질 수 있다. 영역들은 실시예에서 도시한 것과 같이 연속적일 필요는 없다. 또한, 영역들의 개수는 한정되지 않으며 서로다른 깊이들을 갖는 트렌치들의 개수에 의존한다. 영역 A는 마스킹 산화막 없음을 나타낸다. 하지만, 다른 실시예들에서, 이후에 가장 깊은 트렌치들을 포함할 이 영역은 얇은 마스킹 산화막을 가질 수도 있다.
도 4d에 도시한 것과 같이 보다 얕은 트렌치들이 형성되어야 하는 영역들을 커버하기 위해 비결정적(non-critical) 리소그래피 방법에 의해 마스킹 산화막의 에칭이 수행된다. 다음, 도 5에 도시한 것과 같이 BARC(bottom anti-reflecting coating)층(135)이 마스킹층(130)의 상부에 침착된다. 그리고 나서, 다른 사이즈의 트렌치들의 실제 형성이 이어진다.
먼저, 도 6에 도시한 것과 같이 포토레지스트층(140)이 침착되고 나서 패터닝된다. 그리고 나서, 도 7a 및 7b에 도시한 것과 같이 노출된 적층 재료들의 일부를 제거하기 위해 에칭이 수행된다. 도 7a는 에칭 경과를 나타낸다. 도 7b에 도시한 것과 같이 에칭은 동일한 다이내에 형성될 다른 트렌치 깊이들에 대한 트렌치 깊이에 따라 마스킹층과 질화물층의 어딘가에서 중지될 수 있다. 공정의 최종(결정적) 단계에서, 3개의 서로다른 깊이를 갖는 트렌치들이 완료될 수 있다. 하지만, 다수의 깊이들이 요구되면 마스킹 산화막의 비결정적 에칭은 여러번 반복될 수 있다.
따라서, 상술한 단계들에 의해 트렌치들이 형성되어야 하는 모든 영역들에서 마스킹 산화막이 부분적으로 또는 완전히 제거된 후에, 도 7a 및 7b에 도시한 결정적(critical) 포토리소그래피 공정이 트렌치들이 형성되어야 하는 모든 영역들을 노출시키는데 사용된다. 따라서, 결정적인 포토리소그래피 단계들은 제어되는 결정적 치수들을 가지며, 즉 소정 범위내의 소정 깊이들에 도달하고, 반면에 초기 리소그래피 단계들은 이렇게 할 필요가 없으며 따라서 정확히 제어되는 치수들을 가지고 있지 않다. 결정적인 에칭 단계들은 도 7a 및 7b에 도시한 것과 같이 서로다른 깊이들과 측벽 프로파일들을 갖는 실리콘 트렌치들을 형성하기 위한 건식 에칭일 수 있다. 건식 에칭 공정은 다수의 단계들로 이루어질 수 있으며, 각 에칭 단계는 그 자체의 에칭 특성들을 갖는다. 제1 에칭 단계는 웨이퍼상에 침착된 모든 막들(BARC(Bottom Anti-Reflecting Coating), 마스킹층, 질화 실리콘, 실리카)을 에칭하나, 기판은 전혀 에칭되지 않는다. 개구 영역들에 있는 서로 다른 양들의 잔여 적층 재료들로 인해, 그 결과 도 7a 및 7b에 도시한 것과 같이 실리콘 트렌치 에칭들의 시작 시간들이 서로 다르게 된다. 가장 얕은 트렌치 영역들 위의 적층 재료들이 완전히 제거되면, 제2 단계는 도 7b에 도시한 것과 같이 최종 깊이들까지 모든 트렌치들을 에칭하는데 사용될 수 있다. 포토레지스트와 BARC층의 제거가 도 8에 도시되어 있다. 나머지 층들의 제거후의 이론상의 결과가 도 9a에 도시되어 있다.
하지만, 이 기술분야에서 잘 알려진 것과 같이, 트렌치들은 절연재로 충전되고 웨이퍼는 CMP(chemical-mechanical polishing)로 연마될 것이다. 따라서, 절연재는 도 8에 도시한 단계 후에 침착될 것이다. 그리고 나서, 웨이퍼는 모든 벌크 산화막(130)을 제거하고 질화물층(120)에서 정지하는 CMP를 통해 처리된다. 그리고 나서, 이 구조물은 제거되고 도 9b와 비슷한 절연재(150)를 갖는 구조물이 남는다.
도 10 및 11은 실시예에 따라 처리된 웨이퍼의 TEM(transmission electron microscope) 단면도이다.
요약하면, 다양한 실시예들에 따르면, 반도체 다이 제조방법은:
반도체 기판을 제공하는 단계;
STI(shallow trench isolation)가 형성될 수 있는 지점까지 기판을 처리하는 단계;
전형적인 두께들을 갖는 적어도 하나의 하층을 웨이퍼상에 침착시키는 단계;
하층들의 상부에 마스킹층을 침착시키는 단계;
형성되어야 하는 다른 사이즈의 트렌치들의 영역들을 한정하기 위해 마스킹층에 비결정적 리소그래피 공정을 적용하는 단계;
다른 영역들을 형성하기 위해 마스킹층의 에칭을 수행하는 단계;
선택적으로, 제품에 의해 요구되는 가장 얕은 깊이들을 갖는 추가 트렌치들을 위해 리소그래피 및 에칭 공정들을 반복하는 단계로서, 가장 얕은 트렌치들은 한정될 마지막 트렌치인 단계;
트렌치들이 형성되어야 하는 모든 영역들에서 하층(들)이 부분적으로 및/또는 완전히 제거된 후에, 트렌치들이 형성되어야 하는 모든 영역들을 노출시키기 위해 결정적인 포토리소그래피 공정을 적용하는 단계; 및
서로다른 깊이들과 측벽 프로파일들을 갖는 실리콘 트렌치들을 형성하기 위해 웨이퍼를 건식 에칭하는 단계를 포함할 수 있다.
Claims (20)
- 반도체 다이 제조 방법으로서,
반도체 기판 웨이퍼를 제공하는 단계;
얕은 트렌치 분리(shallow trench isolation)가 형성될 수 있는 지점까지 기판을 처리하는 단계;
상기 기판상에 소정의 두께를 갖는 적어도 하나의 하층을 침착시키는 단계;
상기 하층의 상부에 제 1 두께를 갖는 마스킹 층을 침착시키는 단계;
상기 마스킹 층을 에칭하여 영(0)보다 크고 상기 제 1 두께보다 작은 제 2 두께를 갖는 적어도 하나의 영역을 갖게 하는 단계;
포토리소그래피 공정을 적용하여 트렌치들이 형성될 상부 포토레지스트 층에 개구들을 생성하는 단계, - 적어도 하나의 개구는 상기 제 1 두께를 갖는 영역 내에 있고, 적어도 제 2 개구는 제 2 두께를 갖는 상기 적어도 하나의 영역 내에 있음 -; 및
상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계를 포함하고,
트렌치의 깊이는 각각의 개구의 위치에서의 상기 마스킹 층의 두께에 의존하는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 1 항에 있어서,
상기 마스킹층을 에칭하는 단계는:
제 1 리소그래피 공정을 적용하여 가장 깊은 트렌치들이 형성될 상기 마스킹 층 내의 영역들을 한정하는 단계; 및
에칭을 수행하여 상기 마스킹 층의 상기 제 1 두께를 상기 제 2 두께로까지 감소시키는 단계를 포함하는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 2 항에 있어서,
제품에 의해 요구되는 서로 다른 트렌치 깊이를 갖는 트렌치들을 위한 적어도 또 하나의 영역에 대해 상기 마스킹 층을 에칭하기 위해 상기 리소그래피 및 에칭 공정들을 반복하는 단계들을 포함하고, 가장 얕은 트렌치들을 위한 영역은 한정될 마지막 영역인 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 1 항에 있어서,
상기 마스킹 층은 가장 깊은 트렌치들이 형성될 영역에서 완전히 제거되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 1 항에 있어서,
상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계는 다수의 단계들로 이루어진 건식 에칭 공정이며, 각각의 에칭 단계는 그 자신의 에칭 특성들을 갖는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 5 항에 있어서,
제 1 에칭 단계는 상기 기판을 제외한 상기 웨이퍼 상에 침착된 모든 막(film)들을 에칭하는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
개구 영역들에 있는 서로 다른 양들의 잔여 마스킹 층으로 인해, 그 결과 실리콘 트렌치 에칭들의 시작 시간들이 서로 다르게 되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 6 항에 있어서,
가장 얕은 트렌치 영역들의 상기 적어도 하나의 하층의 제거가 완료되면, 모든 트렌치들을 그 최종 깊이들까지 에칭하는데 제 2 단계가 사용되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 1 항 내지 제 6 항 및 제 8 항 중 어느 한 항에 있어서,
마스킹 막은 하부의 질화물층과 다른 조성을 갖는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 1 항 내지 제 6 항 및 제 8 항 중 어느 한 항에 있어서,
서로 다른 깊이들을 갖는 분리 트렌치들의 생성을 제어하기 위해 마스킹 막의 두께 및 특성들이 선택되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 9 항에 있어서,
상기 에칭은 동일한 다이에서 사용될 다른 트렌치 깊이들에 대한 트렌치 깊이에 따라 상기 마스킹 층 내부터 상기 질화물층 내까지의 어딘가에서 중지될 수 있는 것을 특징으로 하는, 반도체 다이 제조 방법. - 반도체 다이 제조 방법으로서,
반도체 기판 웨이퍼를 제공하는 단계;
얕은 트렌치 분리가 형성될 수 있는 지점까지 상기 기판을 처리하는 단계;
상기 기판상에 소정의 두께를 갖는 하층들을 침착시키는 단계;
상기 하층들의 상부에 제 1 두께를 갖는 마스킹 층을 침착시키는 단계;
제 1 리소그래피 공정을 적용하여 가장 깊은 트렌치들이 형성되어야 하는 영역들을 한정하고,
에칭을 수행하여 상기 마스킹 층을 소정 두께까지 제거하고, 그리고
제품에 의해 요구되는 서로 다른 트렌치 깊이를 갖는 트렌치들을 위한 적어도 또 하나의 영역에 대해 상기 마스킹 층을 에칭하기 위해 상기 리소그래피 및 에칭 공정들을 반복(여기서 가장 얕은 트렌치들을 위한 영역은 한정될 마지막 영역임)함으로써,
상기 마스킹 층을 에칭하여 상기 제 1 두께보다 작은 제 2 두께를 갖는 적어도 하나의 영역을 갖게 하는 단계;
추가 포토리소그래피 공정을 적용하여 트렌치들이 형성되어야 하는 모든 영역들을 노출시키는 단계; 및
상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계를 포함하고,
트렌치의 깊이는 상기 마스킹 층 영역에 대한 위치에 의존하는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 12 항에 있어서,
상기 마스킹 층은 상기 가장 깊은 트렌치들이 형성될 상기 영역에서 완전히 제거되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 12 항에 있어서,
상기 웨이퍼를 에칭하여 실리콘 트렌치들을 형성하는 단계는 다수의 단계들로 이루어진 건식 에칭 공정이며, 각각의 에칭 단계는 그 자신의 에칭 특성들을 갖는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 14 항에 있어서,
제 1 에칭 단계는 상기 기판을 제외한 상기 웨이퍼 상에 침착된 모든 막들을 에칭하는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 12 항에 있어서,
개구 영역들의 서로 다른 양들의 잔여 마스킹 층으로 인해, 그 결과 실리콘 트렌치 에칭들을 위한 시작 시간들이 서로 다르게 되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 15 항에 있어서,
상기 가장 얕은 트렌치 영역들의 상기 하층들의 제거가 완료되면, 제 2 단계가 모든 트렌치들을 그 최종 깊이들까지 에칭하는데 사용되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 12 항에 있어서,
마스킹 막은 하부의 질화물층과 다른 조성을 갖는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 12 항에 있어서,
서로 다른 깊이들을 갖는 분리 트렌치들을 생성하는 제어를 제공하기 위해 마스킹 막의 두께 및 특성들이 선택되는 것을 특징으로 하는, 반도체 다이 제조 방법. - 제 18 항에 있어서,
상기 에칭은 동일한 다이에서 사용될 다른 나머지 트렌치 깊이들에 대한 트렌치 깊이에 따라 상기 마스킹 층 내부터 상기 질화물층 내까지의 어딘가에서 중지될 수 있는 것을 특징으로 하는, 반도체 다이 제조 방법.
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