JP2022528686A - 半導体デバイス、マーキングパターンおよび半導体デバイスの形成方法 - Google Patents
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Abstract
Description
Claims (28)
- 半導体デバイスであって、
垂直方向に沿って基板の上に交互に配置された複数の絶縁層および複数の導体層を含むスタック構造と、
前記基板の上で前記スタック構造に隣接する異なる材料の複数の交互配置された層を有するマーキングパターンであって、前記マーキングパターンは、マーキング領域内に位置する中央マーキング構造を含み、前記中央マーキング構造は、前記マーキング領域を前記スタック構造から遠い第1のマーキングサブ領域と、前記スタック構造に近い第2のマーキングサブ領域とに分割し、前記第1のマーキングサブ領域の第1のパターン密度は、前記第2のマーキングサブ領域の第2のパターン密度以上である、マーキングパターンと、を含む、半導体デバイス。 - 前記第1のマーキングサブ領域は少なくとも1つの第1のマーキング構造を含み、前記第2のマーキングサブ領域は少なくとも1つの第2のマーキング構造を含み、
前記少なくとも1つの第1のマーキング構造の数は、前記少なくとも1つの第2のマーキング構造の数以上であり、
前記中央マーキング構造、前記少なくとも1つの第1のマーキング構造、および前記少なくとも1つの第2のマーキング構造のそれぞれは、第1の材料および第2の材料の前記複数の交互配置された層を含み、前記第1の材料は前記第2の材料とは異なる、
請求項1に記載の半導体デバイス。 - 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度に等しく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に対称的に分布する、
請求項2に記載の半導体デバイス。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数に等しい、請求項2または3に記載の半導体デバイス。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で同じ距離で前記水平方向に沿って均等に配置され、
前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で前記同じ距離で前記水平方向に沿って均等に配置される、
請求項4に記載の半導体デバイス。 - 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度より大きく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に非対称に分布する、
請求項2に記載の半導体デバイス。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数よりも大きい、請求項2または6に記載の半導体デバイス。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記水平方向に沿って、前記少なくとも1つの第1のマーキング構造のうちの2つの間の距離は、前記少なくとも1つの第2のマーキング構造のうちの2つの間の距離よりも小さい、
請求項7に記載の半導体デバイス。 - 前記水平方向に沿って、前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で第1の距離で均等に分布し、前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で第2の距離で均等に分布し、前記第1の距離は前記第2の距離よりも小さい、請求項8に記載の半導体デバイス。
- 前記スタック構造は、階段構造を含み、前記複数の絶縁層のそれぞれおよび対応する導体層は、前記階段構造の階段を形成する、請求項1から9のいずれか一項に記載の半導体デバイス。
- 前記中央マーキング構造の高さは、前記垂直方向に沿った少なくとも1つの階段の厚さに等しい、請求項10に記載の半導体デバイス。
- フォトレジストトリミングプロセスのトリミングレートを制御するためのマーキングパターンであって、
複数の交互配置された層であって、基板の上に垂直方向に沿ってスタックされた異なる材料の少なくとも2つの層を含む、複数の交互配置された層と、
前記マーキング領域をデバイス領域から遠い第1のマーキングサブ領域と、前記デバイス領域に近い第2のマーキングサブ領域とに分割する中央マーキング構造であって、前記第1のマーキングサブ領域の第1のパターン密度は、前記第2のマーキングサブ領域の第2のパターン密度以上である、中央マーキング構造と、を含む、マーキングパターン。 - 前記第1のマーキングサブ領域は、少なくとも1つの第1のマーキング構造を含み、前記第2のマーキングサブ領域は、少なくとも1つの第2のマーキング構造を含み、前記少なくとも1つの第1のマーキング構造の数は、前記少なくとも1つの第2のマーキング構造の数以上である、請求項12に記載のマーキングパターン。
- 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度に等しく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に対称的に分布する、
請求項13に記載のマーキングパターン。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数に等しい、請求項13または14に記載のマーキングパターン。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で同じ距離で前記水平方向に沿って均等に配置され、
前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で前記同じ距離で前記水平方向に沿って均等に配置される、
請求項15に記載のマーキングパターン。 - 前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度より大きく、
前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、前記水平方向に沿って前記中央マーキング構造の両側に非対称に分布する、
請求項13に記載のマーキングパターン。 - 前記少なくとも1つの第1のマーキング構造の前記数は、前記少なくとも1つの第2のマーキング構造の前記数よりも大きい、請求項13または17に記載のマーキングパターン。
- 前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造は、同じ形状および同じ寸法を有し、
前記水平方向に沿って、前記少なくとも1つの第1のマーキング構造のうちの2つの間の距離は、前記少なくとも1つの第2のマーキング構造のうちの2つの間の距離よりも小さい、
請求項18に記載のマーキングパターン。 - 前記水平方向に沿って、前記中央マーキング構造および前記少なくとも1つの第1のマーキング構造は、前記第1のマーキングサブ領域内で第1の距離で均等に分布し、前記中央マーキング構造および前記少なくとも1つの第2のマーキング構造は、前記第2のマーキングサブ領域内で第2の距離で均等に分布し、前記第1の距離は前記第2の距離よりも小さい、請求項19に記載のマーキングパターン。
- 半導体デバイスを形成するための方法であって、
誘電体スタック上のデバイス領域および前記デバイス領域に隣接するマーキング領域を決定することであって、前記誘電体スタックは、基板の上に交互に配置された複数の絶縁材料層および複数の犠牲材料層を含む、マーキング領域を決定することと、
前記デバイス領域および前記マーキング領域を同じエッチングプロセスを使用してパターニングして、前記マーキング領域に中央マーキング構造および前記デバイス領域に階段パターンを有するマーキングパターンを形成することであって、
前記マーキングパターンおよび前記階段パターンは、少なくとも1つの絶縁材料層および1つの犠牲材料層の厚さに等しい同じ厚さを有し、
前記中央マーキング構造は、前記マーキング領域を前記デバイス領域から遠い第1のマーキングサブ領域と、前記デバイス領域に近い第2のマーキングサブ領域とに分割し、前記第1のマーキングサブ領域の第1のパターン密度は、前記第2のマーキングサブ領域の第2のパターン密度以上である、マーキングパターンを形成することと、
前記階段パターンを覆い、マーキングパターンを露出させるためにフォトレジスト層を形成することと、
前記フォトレジスト層をトリミングして、水平方向に沿って前記誘電体スタックの一部を露出させることと、
前記マーキングパターンを維持し、露出された前記誘電体スタックの前記一部を除去して階段を形成するエッチングプロセスを実行することと、を含む、方法。 - 前記マーキングパターンを形成することは、前記第1のマーキングサブ領域内に少なくとも1つの第1のマーキング構造を形成することと、前記第2のマーキングサブ領域内に少なくとも1つの第2のマーキング構造を形成することとを含み、前記少なくとも1つの第1のマーキング構造の数は、前記少なくとも1つの第2のマーキング構造の数以上である、請求項21に記載の方法。
- 前記マーキングパターンを形成することは、前記水平方向に沿って前記中央マーキング構造の両側に均等に分散された、前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造を対称的に形成することを含み、前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度に等しい、請求項22に記載の方法。
- 前記マーキングパターンを形成することは、前記水平方向に沿って前記中央マーキング構造の両側に前記少なくとも1つの第1のマーキング構造および前記少なくとも1つの第2のマーキング構造を非対称に形成することを含み、前記第1のマーキングサブ領域の前記第1のパターン密度は、前記第2のマーキングサブ領域の前記第2のパターン密度よりも大きい、請求項22に記載の方法。
- 前記マーキングパターンを形成することは、前記マーキング領域内の少なくとも1つの絶縁材料層および少なくとも1つの犠牲材料層の一部を除去して、前記中央マーキング構造、前記少なくとも1つの第1のマーキング構造、および前記少なくとも1つの第2のマーキング構造を形成することを含む、請求項23または24に記載の方法。
- 階段を形成することは、前記複数の絶縁材料層のうちの1つの一部および前記複数の犠牲材料層のうちの1つの一部を除去して、絶縁層および対応する犠牲層をそれぞれ形成することを含む、請求項21から25のいずれか一項に記載の方法。
- 前記中央マーキング構造と前記フォトレジスト層との間の距離を測定することをさらに含む、請求項26に記載の方法。
- 前記水平方向に沿って前記誘電体スタックの別の一部を露出させるために前記フォトレジスト層をトリミングすることと、
前記マーキングパターンのパターンを転写し、露出された前記誘電体スタックの前記別の一部を除去して別の階段を形成するために別のエッチングプロセスを実行することと、
前記中央マーキング構造と前記フォトレジスト層との間の別の距離を測定することと、
前記距離と、前記別の距離と、前記第1の距離および前記別の距離を形成するために前記フォトレジストがトリミングされる時間間の時間間隔との間のそれぞれの距離に基づいて、前記フォトレジスト層の前記トリミングのエッチングレートを決定することと、をさらに含む、
請求項27に記載の方法。
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