CN110390971A - 非易失性存储器装置及其中的编程方法 - Google Patents

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Abstract

提供了一种非易失性存储器装置以及对非易失性存储器装置进行编程的方法。在对非易失性存储器装置进行编程的方法中，通过接地选择晶体管由源线的预充电电压对多个单元串的通道预充电。在第N个编程循环的验证读取时间段期间，将导通电压施加到多个单元串中的选择的单元串的选择的接地选择晶体管。在第N个编程循环的验证读取时间段完成之后，维持施加到选择的接地选择晶体管的导通电压而不恢复所述导通电压，以针对第(N+1)个编程循环对通道预充电。通过在验证读取操作完成之后，维持所述选择的接地选择线的导通电压而不恢复所述导通电压，以对单元串的通道预充电，降低了功耗并提高了操作速度。

Description

非易失性存储器装置及其中的编程方法
相关申请的交叉引用
本申请要求于2018年4月16日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0043766的优先权，所述申请的公开内容通过引用整体并入本文。
技术领域
示例实施例一般涉及半导体集成电路，并且更具体地，涉及非易失性存储器装置及非易失性存储器装置中的编程方法。
背景技术
用于存储数据的半导体存储器装置可被分成易失性存储器装置和非易失性存储器装置。易失性存储器装置(如，动态随机存取存储器(DRAM)装置)通常被配置成通过对存储器单元中的电容器充电或放电来存储数据，并且在电源截止时丢失存储的数据。即使电源截止，非易失性存储器装置(如，闪存装置)也可维持存储的数据。易失性存储器装置广泛地用作各种设备的主存储器，而非易失性存储器装置广泛地用于将程序代码和/或数据存储在各种电子装置(如，计算机、移动装置等)中。
最近，已经开发了包括三维结构的非易失性存储器装置(如，垂直NAND存储器装置)，以增加装置集成度和非易失性存储器装置的存储器容量。随着集成度和存储器容量增加，在对选择的存储器单元进行编程时，对非选择的存储器单元的干扰可增加。
发明内容
一些示例实施例可提供能够提高编程操作的效率的非易失性存储器装置及编程方法。
根据示例实施例，一种对包括多个单元串的非易失性存储器装置进行编程的方法。多个单元串包括第一单元串和第二单元串，第一单元串包括连接在位线和源线之间的第一串选择晶体管、第一多个存储器单元和第一接地选择晶体管，并且第二单元串包括连接在位线和源线之间的第二串选择晶体管、第二多个存储器单元和第二接地选择晶体管。所述方法包括：通过第一接地选择晶体管由源线的预充电电压对第一单元串的第一通道预充电以及通过第二接地选择晶体管由源线的预充电电压对第二单元串的第二通道预充电；在第N个编程循环的验证读取时间段期间，将导通电压施加到选择的单元串的选择的接地选择晶体管，选择的单元串包括第一单元串，选择的接地选择晶体管包括第一接地选择晶体管。N为自然数。所述方法包括：在第N个编程循环的验证读取时间段完成之后，维持施加到选择的接地选择晶体管的导通电压而不恢复所述导通电压，以针对第(N+1)个编程循环对第一单元串的第一通道预充电。
根据示例实施例，一种对包括多个单元串的非易失性存储器装置进行编程的方法。多个单元串包括所述多个单元串的第一单元串和所述多个单元串的第二单元串，第一单元串包括连接在位线和源线之间的第一串选择晶体管、第一多个存储器单元和第一接地选择晶体管，并且第二单元串包括连接在位线和源线之间的第二串选择晶体管、第二多个存储器单元和第二接地选择晶体管。所述方法包括：在第N个编程循环的验证读取时间段期间，将导通电压施加到选择的单元串的选择的接地选择晶体管，选择的单元串包括第一单元串，选择的接地选择晶体管包括第一接地选择晶体管，其中，N为自然数；在第N个编程循环的验证读取时间段完成之后，维持施加到选择的接地选择晶体管的导通电压而不恢复所述导通电压；在第N个编程循环的验证读取时间段完成的时间点，将导通电压施加到非选择的单元串的非选择的接地选择晶体管，非选择的单元串包括第二单元串，非选择的接地选择晶体管包括第二接地选择晶体管；以及在第N个编程循环的读取恢复时间段和第(N+1)个编程循环的位线设置时间段期间，通过第一接地选择晶体管由源线的预充电电压对第一单元串的第一通道预充电，以对第(N+1)个编程循环进行编程。
根据示例实施例，一种包括至少一个存储器块的非易失性存储器装置，所述至少一个存储器块包括多个单元串。多个单元串的第一单元串包括连接在位线和源线之间的第一串选择晶体管、第一多个存储器单元和第一接地选择晶体管，并且多个单元串的第二单元串包括连接在位线和源线之间的第二串选择晶体管、第二多个存储器单元和第二接地选择晶体管。非易失性存储器装置包括控制电路，控制电路其被配置成控制编程操作，使得即使在第N个编程循环的验证读取时间段完成之后，在不恢复导通电压的情况下将导通电压施加到多个单元串中的选择的单元串的选择的接地选择晶体管，选择的接地选择晶体管包括第一接地选择晶体管，以针对第(N+1)个编程循环对第一通道预充电。
通过即使在完成验证读取时间段之后，维持选择的接地选择线的导通电压而不恢复所述导通电压，以对单元串的通道预充电，根据示例实施例的非易失性存储器装置及编程方法可降低功耗并提高操作速度。
附图说明
根据结合附图进行的以下具体实施方式，将更清楚地理解本公开的示例实施例。
图1是示出根据本发明构思的示例实施例的对非易失性存储器装置进行编程的流程图。
图2是示出根据本发明构思的示例实施例的对非易失性存储器装置进行编程的时序图。
图3是示出根据本发明构思的示例实施例的存储器***的框图。
图4是示出根据本发明构思的一些实施例的非易失性存储器装置的示例实施例的框图。
图5是示出根据本发明构思的一些实施例的图4的非易失性存储器装置中包括的存储器单元阵列的框图。
图6是示出根据本发明构思的一些实施例的图5的存储器块中的一个的透视图。
图7是示出根据本发明构思的一些实施例的参考图6描述的存储器块的等效电路的电路图。
图8是示出根据本发明构思的一些实施例的三维闪存装置的编程偏置条件的电路图。
图9是根据本发明构思的一些实施例的增量阶跃脉冲编程(ISPP)的多个编程循环的示图。
图10是示出根据本发明构思的一些实施例的每个编程循环中包括的操作时间段的示图。
图11是示出根据本发明构思的一些实施例的单元串的示例结构的示图。
图12是示出根据本发明构思的一些实施例的图11的单元串中包括的存储器单元的示图。
图13是示出根据本发明构思的示例实施例的编程操作的示图。
图14至图18是根据本发明构思的示例实施例的在非易失性存储器装置中进行编程的时序图。
图19是示出根据本发明构思的示例实施例的固态盘或固态驱动器(SSD)的框图。
具体实施方式
要注意的是，关于一个实施例描述的发明构思的方面可并入不同实施例中(尽管未相对于其进行具体描述)。即，可以任何方式和/或组合来组合所有实施例和/或任何实施例的特征。在下面阐述的说明书中详细解释本发明构思的这些和其他的目的和/或方面。
将在下文参考附图来更全面地描述各种示例实施例，在附图中，示出了一些示例实施例。在附图中，相同附图标记在全文中指代相同元件。可省略重复的描述。
图1是示出根据示例实施例的对非易失性存储器装置进行编程的方法的流程图。
图1示出了对包括多个单元串的非易失性存储器装置进行编程，其中，每个单元串包括连接在位线和源线之间的串选择晶体管、多个存储器单元和接地选择晶体管。根据示例实施例，非易失性存储器装置可包括三维NAND闪存装置或垂直NAND闪存装置。
参考图1，通过接地选择晶体管由源线的预充电电压对多个单元串的通道预充电(S100)。通常，可在位线设置时间段期间通过串选择晶体管由位线的设置电压对单元串的通道预充电。然而，在为了降低位于上部位置的存储器单元的编程干扰而较早地对存储器单元进行编程的情况下，如果选择的存储器单元上方的任何存储器单元已经从擦除状态被编程到编程状态，则不能通过串选择晶体管对通道预充电或初始化。因此，当存储器单元比位于上部位置的存储器单元较早地被编程时，可通过接地选择晶体管对单元串的通道预充电。
在第N个编程循环的验证读取时间段期间，将导通电压施加到多个单元串中的选择的单元串的选择的接地选择晶体管，其中，N为自然数，(S200)。
根据示例实施例，即使在第N个编程循环的验证读取时间段完成之后，维持施加到选择的接地选择晶体管的导通电压而不恢复所述导通电压，以针对第(N+1)个编程循环对通道预充电(S300)。
三维NAND闪存装置会更容易受到编程干扰，这是因为通道孔的大小或临界尺寸(CD)较小。在多层单元(MLC)的情况下，可增加每个单元中编程的位数。编程循环的数量由于编程状态的数量增加而增加，并且因此，可增加由于编程干扰而导致的性能劣化。因此，沿着通道孔的大小减小的方向来执行编程操作，如将在下面描述的。在沿着通道孔的大小减小的方向执行编程操作时，可将偏置电压施加到接地选择线并且可使用源线的电压来执行未选串初始预充电(USIP)。
通常，在完成验证读取操作时，针对下一编程循环的编程操作，所有栅极线(包括字线、串选择线和接地选择线)的偏置电压恢复到0V。在恢复之后，将偏置电压或导通电压施加到USIP的接地选择线以在下一编程循环的位线设置时间段期间对单元串的通道预充电。
相比之下，根据示例实施例,即使在完成验证读取操作之后，可通过维持接地选择线的导通电压而不恢复所述导通电压，来对单元串的通道预充电。在此情况下，由于接地选择线的电压转换而产生的电流可被抑制，并且可因此降低功耗。此外，通过省略接地选择线的电压的恢复，可将位线设置时间段的开始时间点提前，并且因此，可降低整个编程时间，并可提高非易失性存储器装置的操作速度。
图2是示出根据示例实施例的对非易失性存储器装置进行编程的时序图。
图2示出了第N个编程循环LOOP(N)的验证读取时间段RD和读取恢复时间段RRCV，以及第(N+1)个编程循环LOOP(N+1)的位线设置时间段PBLS、编程执行时间段PEXE和编程恢复时间段PRCV。时间点T1～T6表示时间段的边界。
参考图2，在验证读取时间段RD期间，将导通电压VSON1施加到选择的串选择线SSLs且将截止电压VSOFF施加到非选择的串选择线SSLu。因此，在验证读取时间段RD期间，由选择的串选择线SSLs驱动的选择的串选择晶体管被导通并且由非选择的串选择线SSLu驱动的非选择的串选择晶体管被截止。
在验证读取时间段RD期间，将读取通过(pass)电压VPASS1施加到非选择的字线WLu，并且将验证读取电压VRD施加到选择的字线WLs。读取通过电压VPASS1具有用于与存储器单元的编程状态无关地导通所述存储器单元的电压电平，并且验证读取电压VRD具有用于确定选择的存储器单元的阈值电压电平的电压电平。WLu(上方(UPPER))指示设置在选择的字线WLs上方的一个或多个字线，并且WLu(下方(LOWER))指示设置在选择的字线WLs下方的一个或多个字线。
在验证读取时间段RD期间，将导通电压VGON施加到选择的接地选择线GSLs，并且将截止电压VGOFF施加到非选择的接地选择线GSLu。因此，在验证读取时间段RD期间，由选择的接地选择线GSLs驱动的选择的接地选择晶体管被导通，并且由非选择的接地选择线GSLu驱动的非选择的接地选择晶体管被截止。
结果，取决于选择的存储器单元的阈值电压状态，位线的电压发展到对应于‘1’或‘0’的电压。可通过感测位线的电压发展来确定选择的存储器单元中存储的数据。即使未在图2中示出，在验证读取时间段RD之前的位线预充电时间段期间，可通过相同的位线预充电电压初始化所有位线。
在验证读取时间段RD结束时或读取恢复时间段RRCV开始时的时间点T2，选择的串选择线SSLs恢复至截止电压VSOFF，非选择的字线WLu和选择的字线WLs恢复至初始电压V0。相比之下，选择的接地选择线GSLs的导通电压VGON未恢复，并且其在验证读取时间段RD结束时的时间点T2处被维持。
在位线设置时间段PBLS开始时的时间点T3之后，可维持选择的接地选择线GSLs的导通电压VGON而不恢复所述导通电压VGON。因此，可在读取恢复时间段RRCV和位线设置时间段PBLS期间，在选择的接地选择晶体管导通时，将选择的单元串的通道预充电或初始化至预充电电压VPC。
在位线设置时间段PBLS开始时的时间点T3，将导通电压VGON施加到非选择的接地选择线GSLu。因此，可在位线设置时间段PBLS期间，在非选择的接地选择晶体管导通时，将非选择的单元串的通道预充电或初始化至预充电电压VPC。
通常，在验证读取时间段RD结束时的时间点T2，施加到选择的接地选择晶体管的、选择的接地选择线GSLs的导通电压VGON恢复至截止电压VGOFF，并且然后，在位线设置时间段PBLS开始时的时间点T3，除了将导通电压VGON施加到非选择的接地选择线GSLu之外，还施加到选择的接地选择线GSLs。相反，根据示例实施例，即使在完成第N个编程循环LOOP(N)的验证读取时间段RD之后，维持施加到选择的接地选择晶体管的、选择的接地选择线GSLs的导通电压VGON而不恢复所述导通电压VGON，以针对第(N+1)个编程循环LOOP(N+1)对通道预充电。在编程执行时间段PEXE开始时的时间点T4之前，选择的接地选择线GSLs和非选择的接地选择线GSLu的导通电压VGON可恢复至截止电压VGOFF。
因此，通过即使在完成验证读取时间段RD之后，维持选择的接地选择线GSLs的导通电压VGON而不恢复所述导通电压VGON，以对单元串的通道预充电，由于选择的接地选择线GSLs的电压转换而产生的电流可被抑制，并且可因此降低功耗。
在位线设置时间段PBLS开始时的时间点T3，取决于写入数据的值，可将编程禁止电压VINH或编程允许电压VPER施加到位线BL。
在编程执行时间段PEXE开始时的时间点T4，将编程通过电压VPASS2施加到选择的字线WLs和非选择的字线WLu。在预定时间间隔之后，将编程电压VPGM施加到选择的字线WLs。在编程执行时间段PEXE期间，将导通电压VSON2施加到选择的串选择线SSLs，并且维持非选择的串选择线SSLu的截止电压VSOFF。在编程执行时间段PEXE期间的导通电压VSON2可小于在验证读取时间段RD期间的导通电压VSON1。
可以维持施加到非选择的字线WLu的编程通过电压VPASS2，直到编程执行时间段PEXE结束时的时间点T5为止。连接到非选择的串选择线SSLu的非选择的单元串的通道电压可通过自升压效应增加。
取决于位线BL的设置电压，连接到选择的字线WLs的选择的存储器单元可通过施加到选择的字线WLs的编程电压VPGM来编程。在编程电压VPGM施加到选择的字线WLs的同时，非选择的单元串维持升压(boosted)状态，并且因此，可防止连接到选择的字线WLs的非选择的单元串的存储器单元的编程。
在编程执行时间段PEXE结束时和/或编程恢复时间段PRCV开始时的时间点T5，选择的串选择线SSLs的导通电压VSON2恢复至截止电压VSOFF，并且非选择的字线WLu的编程通过电压VPASS2和选择的字线WLs的编程电压VPGM可恢复至初始电压V0。如本文使用的，术语“和/或”包括相关列出的项目中的一个或多个的任何和所有组合。当例如“……中的至少一个”的表达在一列元件之后时，修饰整列元件而不修饰该列中的单独的元件。
图3是示出根据示例实施例的存储器***的框图。
参考图3，存储器***10可包括存储器控制器20和至少一个存储器装置30。
存储器装置30可以是如本文所述的非易失性存储器装置。存储器***10可包括基于闪存的数据存储介质，如，存储卡、通用串行总线(USB)存储器和固态驱动器(SSD)。
在存储器控制器20的控制下，非易失性存储器装置30可执行读取操作、擦除操作、编程操作和/或写入操作。非易失性存储器装置30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR和数据DATA以执行这些操作。此外，非易失性存储器装置30通过控制线从存储器控制器20接收控制信号CTRL。此外，非易失性存储器装置30通过电源线从存储器控制器20接收电力PWR。
图4是示出非易失性存储器装置的示例实施例的框图。
参考图4，非易失性存储器装置30包括存储器单元阵列100、页面缓冲器电路410、数据输入/输出电路420、地址解码器430、控制电路450和电压生成器460。
存储器单元阵列100可通过多个串选择线SSL、多个字线WL和多个接地选择线GSL耦合到地址解码器430。此外，存储器单元阵列100可通过多个位线BL耦合到页面缓冲器电路410。
存储器单元阵列100可包括耦合到多个字线WL和多个位线BL的多个存储器单元。在一些示例实施例中，存储器单元阵列100可以是三维存储器单元阵列，其在三维结构(或垂直结构)中形成在衬底上。在此情况下，存储器单元阵列100可包括垂直定向的多个NAND串，使得至少一个存储器单元位于另一存储器单元上方。
控制电路450可从存储器控制器20接收命令(信号)CMD和地址(信号)ADDR。控制电路450可基于命令信号CMD和地址信号ADDR控制非易失性存储器装置30的擦除、编程和读取操作。擦除操作可包括执行一系列擦除循环，并且编程操作可包括执行一系列编程循环。每个编程循环可包括编程操作和编程验证操作。每个擦除循环可包括擦除操作和擦除验证操作。读取操作可包括正常读取操作和数据恢复读取操作。
例如，控制电路450可生成用于控制电压生成器460的控制信号CTL，且可基于命令信号CMD生成用于控制页面缓冲器电路410的页面缓冲器控制信号PBC，且基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制电路450可将行地址R_ADDR提供至地址解码器430且将列地址C_ADDR提供至数据输入/输出电路420。
地址解码器430可通过多个串选择线SSL、多个字线WL和多个接地选择线GSL耦合到存储器单元阵列100。在编程操作或读取操作期间，基于行地址R_ADDR，地址解码器430可将多个字线WL中的一个确定为选择的字线并将除了选择的字线之外的多个字线WL中的其余的字线确定为非选择的字线。
此外，在编程操作或读取操作期间，基于行地址R_ADDR，地址解码器430可将多个串选择线SSL中的一个确定为选择的串选择线并将除了选择的串选择线之外的多个串选择线SSL中的其余的选择线确定为非选择的串选择线。
电压生成器460可基于控制信号CTL生成字线电压VWL，对于非易失性存储器装置30的存储器单元阵列100的操作来说，可需要该字线电压VWL。电压生成器460可从存储器控制器20接收电力PWR。字线电压VWL可通过地址解码器430施加到多个字线WL。
例如，在编程操作期间，电压生成器460可将编程电压施加到选择的字线且可将编程通过电压施加到非选择的字线。此外，在编程验证操作期间，电压生成器460可将编程验证电压施加到第一字线且可将验证通过电压施加到非选择的字线。将理解的是，虽然术语第一、第二、第三等可在本文中用来描述各种元件，但不应通过这些术语来限制元件；相反地，这些术语仅用来将元件彼此区分开。因此，在不偏离本发明构思的范围的情况下，下述第一元件可称为第二元件。
此外，在正常读取操作期间，电压生成器460可将读取电压施加到选择的字线且可将读取通过电压施加到非选择的字线。在数据恢复读取操作期间，电压生成器460可将读取电压施加到与选择的字线邻近的字线且可将恢复读取电压施加到选择的字线。
页面缓冲器电路410可通过多个位线BL耦合到存储器单元阵列100。页面缓冲器电路410可包括多个缓冲器。在一些示例实施例中，每个缓冲器可连接到一个位线。在其他示例实施例中，每个缓冲器可连接到两个或更多个位线。
页面缓冲器电路410可临时存储将要在存储器单元阵列100的选择的页面中编程的数据或从选择的页面读出的数据。
数据输入/输出电路420可通过数据线DL耦合到页面缓冲器电路410。在编程操作期间，基于从控制电路450接收到的列地址C_ADDR，数据输入/输出电路420可接收从存储器控制器20接收到的编程数据DATA且将编程数据DATA提供到页面缓冲器电路410。在读取操作期间，基于从控制电路450接收到的列地址C_ADDR，数据输入/输出电路420可将已经从存储器单元阵列100读取的且存储在页面缓冲器电路410中的读取数据DATA提供至存储器控制器20。
此外，页面缓冲器电路410和数据输入/输出电路420可从存储器单元阵列100的第一区域读取数据并将读取数据写入存储器单元阵列100的第二区域(例如，不将数据发送到非易失性存储器装置30外部的源，例如不发送到存储器控制器20)。即，页面缓冲器电路410和数据输入/输出电路420可执行复制备份(copy-back)操作。
地址解码器430可包括通道初始化器(initializer)CHI 432。通常，通过串选择线和位线执行通道初始化。然而，当与串选择晶体管邻近的存储器单元被先编程时，可不通过串选择晶体管和位线执行通道初始化或通道预充电。通道初始化器432可确定适当的编程顺序且基于编程顺序执行通道初始化。例如，通道初始化器432可确定对串选择线、接地选择线和源线施加电压的时间点。
控制电路450可包括地址加扰选择器ASS 452。地址加扰选择器452可存储存储器单元阵列100中包括的单元串的通道孔配置文件(profile)信息。可在非易失性存储器装置30的制造阶段期间限定通道孔配置文件。基于通道孔配置文件信息，地址加扰选择器452在多个字线中选择对应于接收到的地址ADDR的字线。地址加扰指示将地址映射到字线或映射到连接到字线的存储器单元的方法。
在下文中，第一方向D1指示垂直于半导体衬底的上表面的方向，且第二方向D2和第三方向D3指示平行于半导体衬底的上表面的两个方向。例如，第二方向和第三方向D3可彼此垂直。第一方向D1可称为垂直方向，第二方向D2可称为行方向且第三方向D3可称为列方向。附图中的箭头指示的方向及相反的方向可被认为是同一方向。
图5是示出图4的非易失性存储器装置中包括的存储器单元阵列的框图，且图6是示出图5的存储器块中的一个的透视图。
参考图5，存储器单元阵列100可包括多个存储器块BLK1至BLKz。在一些实施例中，通过图4中的地址解码器430选择存储器块BLK1至BLKz。例如，地址解码器430可在存储器块BLK1至BLKz中选择与块地址相对应的具体的存储器块BLK。
参考图6，存储器块BLKi包括NAND串，其以三维结构(或垂直结构)形成在衬底上。存储器块BLKi包括沿着第一方向D1、第二方向D2和第三方向D3延伸的结构。
提供衬底111。例如，衬底111可具有第一类型的阱(如，第一导电类型)。例如，衬底111可具有通过注入3族元素(如，硼(B))形成的p阱。例如，衬底111可具有在n阱中提供的口袋p阱(pocket p-well)。在一些实施例中，衬底111具有p型阱(或p型口袋阱)。然而，衬底111的导电类型不限于p型。
沿着第一方向D1延伸的多个掺杂区域311至314设置在衬底111中/上。例如，多个掺杂区域311至314可具有与衬底111的第一类型不同的第二类型(如，第二导电类型)。在一些实施例中，第一至第四掺杂区域311至314具有n型。然而，第一至第四掺杂区域311至314的导电类型不限于n型。
沿着第一方向D1延伸的多个绝缘材料112沿着第二方向D2在衬底111的第一掺杂区域311和第二掺杂区域312之间的区域上顺序地设置。例如，多个绝缘材料112沿着第二方向D2设置，并隔开特定距离。例如，绝缘材料112可包括绝缘材料，如氧化层。
沿着第一方向D1穿透绝缘材料的多个柱113沿着第二方向D2在衬底111的第一掺杂区域311和第二掺杂区域312之间的区域上顺序地设置。例如，多个柱113穿透绝缘材料112以接触衬底111。
例如，每个柱113可包括多个材料。例如，每个柱113的通道层114可包括具有第一类型的硅材料。例如，每个柱113的通道层114可包括具有与衬底111相同类型的硅材料。在一些实施例中，每个柱113的通道层114包括p型硅。然而，每个柱113的通道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可包括绝缘材料，如氧化硅。在一些示例中，每个柱113的内部材料115可包括空气间隙。
绝缘层116沿着绝缘材料112、柱113和衬底111的暴露表面在第一掺杂区域311和第二掺杂区域312之间的区域上设置。
多个第一导电材料211至291在绝缘层116的表面上在第一掺杂区域311和第二掺杂区域312之间的区域中设置。例如，沿着第二方向D2延伸的第一导电材料211设置在与衬底111邻近的绝缘材料112与衬底111之间。更详细地，沿着第二方向D2延伸的第一导电材料211设置在与衬底111邻近的绝缘材料112底部处的绝缘层116与衬底111之间。
沿着第二方向D2延伸的第一导电材料设置在绝缘材料112中的特定绝缘材料的顶部处的绝缘层116与绝缘材料112中的特定绝缘材料的底部处的绝缘层116之间。例如，沿着第二方向D2延伸的多个第一导电材料211至281设置在绝缘材料112之间，且可理解的是，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可由导电材料形成。在一些实施例中，第一导电材料211至291可包括导电材料，如多晶硅。
与第一掺杂区域311和第二掺杂区域312上的结构类似的结构可以在第二掺杂区域312和第三掺杂区域313之间的区域中设置。在第二掺杂区域312和第三掺杂区域313之间的区域中设置沿着第二方向D2延伸的多个绝缘材料112、沿着第二方向D2顺序地设置的且沿着第一方向D1穿透多个绝缘材料112的多个柱113、在多个绝缘材料112和多个柱113的暴露表面上设置的绝缘层116和沿着第二方向D2延伸的多个导电材料213至293。
漏极320分别设置在多个柱113上。在漏极上，设置沿着第三方向D3延伸的第二导电材料331至333。第二导电材料331至333沿着第二方向D2设置，并隔开特定距离。第二导电材料331至333在对应区域中分别连接到漏极320。漏极320和沿着第三方向D3延伸的第二导电材料333可通过每个接触塞连接。第二导电材料331至333可包括金属材料。第二导电材料331至333可包括导电材料，如多晶硅。
其中形成第一导电材料的层对应于栅极层且第一导电材料可形成栅极线，如串选择线SSL、字线WL、中间开关线MSL、USL和LSL、接地选择线GSL等。第二导电材料可形成位线BL。
图7是示出参考图6描述的存储器块的等效电路的电路图。
图7的存储器块BLKi可以三维结构(或垂直结构)形成在衬底上。例如，存储器块BLKi中包括的多个NAND串或单元串可在垂直于衬底的上表面的第一方向D1中形成。
参考图7，存储器块BLKi可包括耦合在位线BL1、BL2和BL3与公共源线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每个可包括串选择晶体管SST、多个存储器单元MC1至MC8和接地选择晶体管GST。在图7中，NAND串NS11至NS33中的每个被示出为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，NAND串NS11至NS33中的每个可包括任何数量的存储器单元。
每个串选择晶体管SST可连接到对应的串选择线(SSL1至SSL3中的一个)。多个存储器单元MC1至MC8可分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以是字线，且栅极线GTL1至GTL8中的一些可以是虚设字线。此外，栅极线GTL1至GTL8中的一些可以是中间开关线，且连接到中间开关线的存储器单元可被称为中间开关晶体管。每个接地选择晶体管GST可连接到对应的接地选择线(GSL1至GSL3中的一个)。每个串选择晶体管SST可连接到对应的位线(如，BL1、BL2和BL3中的一个)，且每个接地选择晶体管GST可连接到公共源线CSL。
具有相同高度(即，与图6的衬底111类似的高度)的字线(如，WL1)可被共同连接，且接地选择线GSL1至GSL3与串选择线SSL1至SSL3可以是分开的。即使未示出，也可将对应于中间开关线的栅极线分开，如将在下面描述的。在图7中，存储器块BLKi被示出为耦合到八个栅极线GTL1至GTL8和三个位线BL1至BL3。然而，示例实施例不限于此。存储器单元阵列100中的每个存储器块可耦合到任何数量的字线和任何数量的位线。
图8是示出三维闪存装置的编程偏置条件的电路图。
为了便于描述，在存储器块BLK的多个NAND串中，图8中示出了连接到第一位线BL1的NAND串NS11和NS21和连接到第二位线BL2的NAND串NS12和NS22。
第一位线BL1可以是施加编程允许电压(如，0V)的编程位线，且第二位线BL2可以是施加编程禁止电压(如，电源电压Vcc)的编程禁止位线。如果选择NAND串NS11和NS21中的NAND串NS21，则在编程操作期间，0V电压可施加到第一串选择线SSL1，且电源电压Vcc可施加到第二串选择线SSL2。
0V电压可施加到接地选择线GSL1和GSL2。此外，大于0V的电压(如，Vcc)可施加到公共源线。编程电压Vpgm(如，18V)可施加到选择的字线(如，WL5)，且通过电压Vpass(如，8V)可施加到非选择的字线(如，WL4和WL6)。
在编程偏置条件下，18V的电压可施加到存储器单元A的具有0V通道电压的栅极。由于在存储器单元A的栅极和通道之间形成强电场，因此，可对存储器单元A进行编程。然而，由于存储器单元C和D的相应通道处于浮置状态，其通道电压可升高到例如约8V，且因此，可不对存储器单元C和D进行编程。由于在存储器单元B的栅极和通道之间形成弱电场，可不对存储器单元B进行编程。
图9是增量阶跃脉冲编程(ISPP)的多个编程循环的示图，且图10是示出每个编程循环中包括的操作时间段的示图。
参考图9和图10，根据ISPP顺序执行多个编程循环LOOP(1)、LOOP(2)和LOOP(3)，直到完成编程操作为止。在重复编程循环时，可顺序增加编程电压VPGM1、VPGM2和VPGM3。
每个编程循环LOOP(i)可包括编程时间段PROGRAM和验证时间段VERIFY，在编程时间段PROGRAM期间，将编程电压VPGM1、VPGM2和VPGM3中的每个施加到选择的字线以对选择的存储器单元进行编程，在验证时间段VERIFY期间，将验证读取电压VRD施加到选择的字线以验证编程操作是否成功。
编程时间段PROGRAM可包括位线设置时间段PBLS、编程执行时间段PEXE和编程恢复时间段PRCV。验证时间段VERIFY可包括位线预充电时间段PBLP、验证读取时间段RD和读取恢复时间段RRCV。位线设置时间段PBLS、编程执行时间段PEXE、编程恢复时间段PRCV、位线预充电时间段PBLP、验证读取时间段RD和读取恢复时间段RRCV与参考图2所描述的相同。
图11是示出单元串的示例结构的示图，且图12是示出图11的单元串中包括的存储器单元的示图。
参考图6、7、11和12，在垂直方向上延伸的柱PL可在衬底SUB上形成。接地选择线GSL、字线WL和串选择线SSL可由平行于衬底SUB的导电材料(如，金属)形成。柱PL可穿透形成接地选择线GSL、字线WL和串选择线SSL的导电材料以接触衬底SUB。字线WL可包括虚设字线。
图12示出沿图11中的线A-A’截取的截面图。作为示例，在图12中示出对应于字线的一个存储器单元MC的截面。柱PL可包括圆柱体形式的主体BD，且空气间隙AG可设置在主体BD中。主体BD可包括P型硅，且主体BD可以是在其中形成通道的区域。柱PL还可包括围绕主体BD的隧道绝缘层TI和围绕隧道绝缘层TI的电荷捕获层CT。阻挡绝缘层BI可设置在一个字线和柱PL之间。主体BD、隧道绝缘层TI、电荷捕获层CT、阻挡绝缘层BI和一个字线可形成电荷捕获类型的晶体管。在一些示例实施例中，串选择晶体管SST、接地选择晶体管GST和其他存储器单元可具有如图2示出的类似结构。
如图11和12所示，柱PL的宽度或截面积可随着到衬底SUB的距离减小而减小。当相同电压施加到接地选择晶体管GST、存储器单元MC和串选择晶体管SST的主体且相同电压施加到接地选择线GLS、字线WL和串选择线SSL时，位于衬底SUB附近的存储器单元中形成的电场大于位于远离衬底SUB的存储器单元中形成的电场。这些特性影响编程操作期间的编程干扰。
图13是示出根据示例实施例的编程操作的示图。
图13示出一个单元串STR，所述单元串STR包括连接到串选择线SSL的串选择晶体管SST、连接到接地选择线GSL的接地选择晶体管GST和连接到字线WL1～WL12的存储器单元MC1～MC12，还示出了存储器单元的状态。单元串连接在位线BL、源线CSL和衬底SUB之间。图13示出十二个存储器单元和存储两个位的MLC的非限制示例。可在各种情况下确定存储器单元中的字线的数量和位数。
参考图13，根据非易失性存储器装置的情况，可从最上方的字线沿向下的方向执行编程操作。换句话说，随着存储在存储器块中的数据增加，可从顶部到底部(T2B编程顺序)沿向下的方向将数据填充在擦除的单元中。未编程的存储器单元MC1～MC7处于擦除的状态E0，且编程的存储器单元MC8～MC12中的每个可处于擦除状态E0或编程状态P1、P2和P3中的一个。
在常规的B2T(底部到顶部)编程中，在位线设置时间段期间，通过串选择晶体管执行非选择的串初始预充电(USIP)。如上所述，三维NAND闪存装置更容易受到编程干扰，这是因为通道孔的大小或临界尺寸(CD)较小。在多层单元(MLC)的情况下，可增加每个单元中编程的位数。编程循环的数量由于编程状态的数量增加而增加，且因此，可增加由于编程干扰而导致的性能劣化。因此，可以沿着通道孔的大小减小的方向(即，以T2B编程顺序)执行编程操作，如图13中描述的。因此，在沿着通道孔的大小减小的方向执行编程操作时，偏置电压可施加到接地选择线且可使用源线的电压执行USIP。
图14至图18是示出根据示例实施例的对非易失性存储器装置进行编程的方法的时序图。
图14示出第N个编程循环LOO(N)的验证读取时间段RD和读取恢复时间段RRCV，以及第(N+1)个编程循环LOO(N+1)的位线设置时间段PBLS、编程执行时间段PEXE和编程恢复时间段。时间点T1～T6表示时间段的边界。
参考图14，在验证读取时间段RD期间，导通电压VSON1施加到选择的串选择线SSLs，且截止电压VSOFF施加到非选择的串选择线SSLu。因此，在验证读取时间段RD期间，由选择的串选择线SSLs驱动的选择的串选择晶体管导通，且由非选择的串选择线SSLu驱动的非选择的串选择晶体管截止。
在验证读取时间段RD期间，读取通过电压VPASS1施加到非选择的字线WLu，且验证读取电压VRD施加到选择的字线WLs。读取通过电压VPASS1具有用于与存储器单元的编程状态无关地导通存储器单元的电压电平，且验证读取电压VRD具有用于确定选择的存储器单元的阈值电压电平的电压电平。WLu(上)指示设置在选择的字线WLs上方的一个或多个字线，且WLu(下)指示设置在选择的字线WLs下方的一个或多个字线。
在验证读取时间段RD期间，导通电压VGON施加到选择的接地选择线GSLs，且截止电压VGOFF施加到非选择的接地选择线GSLu。因此，在验证读取时间段RD期间，由选择的接地选择线GSLs驱动的选择的接地选择晶体管导通，且由非选择的接地选择线GSLu驱动的非选择的接地选择晶体管截止。
结果，取决于选择的存储器单元的阈值电压状态，位线的电压发展为对应于‘1’或‘0’的电压。可通过感测位线的电压发展来确定选择的存储器单元中存储的数据。即使未在图2中示出，但在验证读取时间段RD之前的位线预充电时间段期间，可通过相同的位线预充电电压来初始化所有位线。
在验证读取时间段RD结束时或读取恢复时间段RRCV开始时的时间点T2，选择的串选择线SSLs恢复到截止电压VSOFF，非选择的字线WLu和选择的字线WLs恢复到初始电压V0。相比之下，选择的接地选择线GSLs的导通电压VGON未恢复，且其在验证读取时间段RD结束时的时间点T2处被维持。此外，为了针对第(N+1)个编程循环LOOP(N+1)加速对通道的预充电，即使在完成第N个编程循环LOOP(N)的验证读取时间段RD之后，可维持施加到设置在选择的字线WLs下方的非选择的字线WLu(LOWER)的读取通过电压VPASS1而不恢复所述读取通过电压VPASS1，以针对第(N+1)个编程循环LOOP(N+1)对通道预充电。
在位线设置时间段PBLS开始时的时间点T3之后，可维持选择的接地选择线GSLs的导通电压VGON而不恢复所述导通电压VGON。因此，可在读取恢复时间段RRCV和位线设置时间段PBLS期间，在选择的接地选择晶体管导通时，将选择的单元串的通道预充电或初始化到预充电电压VPC。
与在位线设置时间段PBLS开始时的时间点T3将导通电压VGON施加到非选择的接地选择线GSLu的图2的示例实施例相比，在图14的示例实施例中，在验证读取时间段RD结束时的时间点T2，将导通电压VGON施加到非选择的接地选择线GSLu。在此情况下，可在第N个编程循环LOOP(N)的读取恢复时间段RRCV和第(N+1)个编程循环LOOP(N+1)的位线设置时间段PBLS期间执行对所有单元串的通道的预充电。
通常，在验证读取时间段RD结束时的时间点T2，施加到选择的接地选择晶体管的、选择的接地选择线GSLs的导通电压VGON恢复到截止电压VGOFF，且然后，在位线设置时间段PBLS开始时的时间点T3，导通电压VGON除了施加到非选择的接地选择线GSLu之外还施加到选择的接地选择线GSLs。相比而言，根据示例实施例，即使在完成第N个编程循环LOOP(N)的验证读取时间段RD之后，维持施加到选择的接地选择晶体管的、选择的接地选择线GSLs的导通电压VGON而不是恢复所述导通电压VGON，以针对第(N+1)个编程循环LOOP(N+1)对通道预充电。在编程执行时间段PEXE开始时的时间点T4之前，选择的接地选择线GSLs和非选择的接地选择线GSLu的导通电压VGON可恢复到截止电压VGOFF。
因此，通过即使在完成验证读取时间段RD之后，维持选择的接地选择线GSLs的导通电压VGON而不恢复所述导通电压VGON，以对单元串的通道预充电，可抑制由于选择的接地选择线GSLs的电压转换而产生的电流，且可因此降低功耗。此外，通过省略选择的接地选择线GSLs的电压恢复，位线设置时间段PBLS开始时的时间点T3可提前，且因此，可降低整个编程时间且可提高非易失性存储器装置的操作速度。
在位线设置时间段PBLS开始时的时间点T3，取决于写入数据的值，编程禁止电压VINH或编程允许电压VPER可施加到位线BL。
在编程执行时间段PEXE开始时的时间点T4，编程通过电压VPASS2施加到选择的字线WLs和非选择的字线WLu，且在预定时间间隔之后，编程电压VPGM施加到选择的字线WLs。在编程执行时间段PEXE期间，导通电压VSON2施加到选择的串选择线SSLs，且维持非选择的串选择线SSLu的截止电压VSOFF。编程执行时间段PEXE期间的导通电压VSON2可小于验证读取时间段RD期间的导通电压VSON1。
可维持施加到非选择的字线WLu的编程通过电压VPASS2，直到编程执行时间段PEXE结束时的时间点T5为止，且连接到非选择的串选择线SSLu的非选择的单元串的通道电压可通过自升压效应增加。
取决于位线BL的设置电压，连接到选择的字线WLs的选择的存储器单元可通过施加到选择的字线WLs的编程电压VPGM来编程。当编程电压VPGM施加到选择的字线WLs时，非选择的单元串维持升压状态，，且因此，可防止对连接到选择的字线WLs的、非选择的单元串的存储器单元的编程。
在编程执行时间段PEXE结束时或编程恢复时间段PRCV开始时的时间点T5，选择的串选择线SSLs的导通电压VSON2恢复到截止电压VSOFF，且非选择的字线WLu的编程通过电压VPASS2和选择的字线WLs的编程电压VPGM可恢复到初始电压V0。
在下文中，图15至图18的示例实施例类似于图2和图4，且省略重复的描述。
参考图15，恢复施加到设置在选择的字线WLu下方的非选择的字线WLu(下)的读取通过电压VPASS1的时间点Ta可以基于选择的字线WLs的位置而改变。在一些示例实施例中，在选择的字线WLs位于下部位置时，即，在选择的字线WLs位于更靠近接地选择晶体管时，恢复读取通过电压VPASS1的时间点Ta可以进一步提前。在选择的字线WLs位置较低时，通过减少读取通过电压VPASS1的施加时间，擦除的存储器单元的数量降低，即，待预充电的通道的长度降低，且因此，可降低通过非选择的字线WLu(下)的对非选择的存储器单元的压力。
参考图16，即使在完成第N个编程循环LOOP(N)的验证读取时间段RD之后，可维持施加到选择的字线WLs的验证读取电压VRD而不恢复所述验证读取电压VRD，以针对第(N+1)个编程循环LOOP(N+1)对通道预充电。此外，即使在完成第N个编程循环LOOP(N)的验证读取时间段RD之后，可维持施加到选择的字线WLs上方的非选择的字线WLu(上)和选择的字线WLs下方的非选择的字线WLu(下)的读取通过电压VPASS1而不恢复所述读取通过电压VPASS1，以针对第(N+1)个编程循环LOOP(N+1)对通道预充电。如参考图15描述的，恢复施加到选择的字线WLs的验证读取电压VRD和施加到非选择的字线WLu(上)和WLu(下)的读取通过电压VPASS1的时间点Ta可基于选择的字线WLs的位置而改变。
参考图17，在第N个编程循环LOOP(N)的验证读取时间段RD期间，第一导通电压VSON1可施加到驱动多个单元串中的选择的单元串的选择的串选择晶体管的选择的串选择线SSLs。基于选择的字线WLs的位置，即使在第N个编程循环LOOP(N)的验证读取时间段RD完成之后，可省略对施加到选择的单元串的选择的串选择晶体管的导通电压VSON1的恢复。在一些示例实施例中，当选择的字线WLs的位置在参考字线(其位置是预定的)下方时，可省略第一导通电压VSON1到截止电压VSOFF的恢复。这是因为选择的存储器单元上方的存储器单元已经处于编程状态。
在一些示例实施例中，如图17所示，在第N个编程循环LOOP(N)的验证读取时间段RD完成时的时间点T2，低于第一导通电压VSON1的第二导通电压VSON2可施加到选择的串选择线SSLs。可维持第二导通电压VSON，直到完成编程执行时间段PEXE为止。因此，可降低由于选择的串选择线SSLs的电压转换而产生的电流，且因此可以降低非易失性存储器装置的功耗。
参考图18，基于选择的字线WLs的位置，可改变施加到接地选择线GSLu和GSLs以对通道预充电的导通电压。在一些示例实施例中，在选择的字线WLs位置较低时，可减小施加到接地选择线GSLu和GSLs以对通道预充电的导通电压。在选择的字线WLs位置相对较高时，第一导通电压VGON1可施加到接地选择线GSLu和GSLs，且在选择的字线WLs位置相对较低时，低于第一导通电压VGON1的第二导通电压VGON2可施加到接地选择线GSLu和GSLs。在选择的字线WLs位置较低时，通过降低施加到接地选择线GSLu和GSLs的导通电压，擦除的存储器单元的数量降低，即，待预充电的通道的长度降低，且因此，可降低对接地选择晶体管的压力。
在一些示例实施例中，可基于执行的编程循环的数量来改变源线CSL的预充电电压VPC。在一些示例实施例中，随着执行的编程循环的数量增加，可增加用于通道的预充电的、源线CSL的预充电电压VPC。在执行的编程循环的数量相对小时，第一预充电电压VPC1可施加到源线CSL，且在执行的编程循环的数量相对大时，大于第一预充电电压VPC1的第二预充电电压VPC2可施加到源线CSL。随着执行的编程循环的数量增加，增加编程电压VPGM的电压电平。因此，可增加预充电电压以降低由于编程电压VPGM和通道电压之间的电压差导致的编程干扰。
图19是示出根据实施例的固态盘或固态驱动器(SSD)的框图。
参考图19，SSD 1000包括多个非易失性存储器装置1100和SSD控制器1200。
非易失性存储器装置1100可被可选地配置为接收高压VPP。非易失性存储器装置1100可以是上面公开的所述存储器装置。非易失性存储器装置1100可包括中间开关晶体管，以通过基于编程地址选择性地激活每个中间开关晶体管来实现串字段的局部升压。
SD控制器1200通过多个通道CH1至Chi连接到非易失性存储器装置1100。SSD控制器1200包括一个或多个处理器1210、缓冲器存储器1220、误差校正码(ECC)电路1230、主机接口1250和非易失性存储器接口1260。缓冲器存储器1220存储用于驱动SD控制器1200的数据。缓冲器存储器1220包括多个存储器线(memory line)，每个存储器线均存储数据或命令。ECC电路1230在写入操作中计算待编程的数据的误差校正码值，并在读取操作中使用误差校正码值来校正读取数据的误差。在数据恢复操作中，ECC电路1230校正从非易失性存储器装置1100恢复的数据的误差。
如上所述，通过即使在完成验证读取时间段之后，维持选择的接地选择线的导通电压而不恢复所述导通电压，以对单元串的通道预充电，根据示例实施例的非易失性存储器装置及编程方法可降低功耗并增加操作速度。
本发明构思可应用于非易失性存储器装置以及包括非易失性存储器装置的任何电子装置。例如，本发明构思可应用于***，如，存储器卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄录像机、个人计算机(PC)、服务器计算机、工作站、手提电脑、数字TV、机顶盒、掌上型游戏机、导航***、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书、虚设现实(VR)装置、增强现实(AR)装置等等。
以上内容示出了示例实施例且不应解释为对其的限制。尽管已经描述一些示例实施例，但本领域技术人员将容易理解的是，在实质上不偏离本发明构思的情况下在示例实施例中的许多修改是可能的。

Claims (20)

1.一种对包括多个单元串的非易失性存储器装置进行编程的方法，其中，所述多个单元串的第一单元串包括连接在位线和源线之间的第一串选择晶体管、第一多个存储器单元和第一接地选择晶体管，并且其中，所述多个单元串的第二单元串包括连接在所述位线和所述源线之间的第二串选择晶体管、第二多个存储器单元和第二接地选择晶体管，所述方法包括：
通过所述第一接地选择晶体管由所述源线的预充电电压对所述第一单元串的第一通道预充电，以及通过所述第二接地选择晶体管由所述源线的所述预充电电压对所述第二单元串的第二通道预充电；
在第N个编程循环的验证读取时间段期间，将导通电压施加到选择的单元串的选择的接地选择晶体管，所述选择的单元串包括所述第一单元串，所述选择的接地选择晶体管包括所述第一接地选择晶体管，其中，N为自然数；以及
在所述第N个编程循环的所述验证读取时间段完成之后，维持施加到所述选择的接地选择晶体管的所述导通电压而不恢复所述导通电压，以针对第(N+1)个编程循环对所述第一单元串的所述第一通道进一步预充电。
2.根据权利要求1所述的方法，还包括：
在所述第N个编程循环的所述验证读取时间段期间，将截止电压施加到非选择的单元串的非选择的接地选择晶体管，所述非选择的单元串包括所述第二单元串，所述非选择的接地选择晶体管包括所述第二接地选择晶体管；以及
在完成所述第N个编程循环的所述验证读取时间段的时间点之后，将所述导通电压施加到所述非选择的接地选择晶体管以针对所述第(N+1)个编程循环对所述第二单元串的第二通道进一步预充电。
3.根据权利要求2所述的方法，其中，在所述第N个编程循环的读取恢复时间段和所述第(N+1)个编程循环的位线设置时间段期间，对所述第二通道进一步预充电。
4.根据权利要求1所述的方法，还包括：
在所述第N个编程循环的所述验证读取时间段期间，将验证读取电压施加到多个字线中的选择的字线；
在所述第N个编程循环的所述验证读取时间段期间，将读取通过电压施加到所述多个字线中的非选择的字线；以及
在完成所述第N个编程循环的所述验证读取时间段之后，当所述非选择的字线在所述选择的字线下方时，维持施加到所述非选择的字线的所述读取通过电压而不恢复所述读取通过电压，以针对所述第(N+1)个编程循环对包括所述第一通道和所述第二通道的通道进一步预充电。
5.根据权利要求4所述的方法，还包括：
基于所述选择的字线的位置，改变恢复施加到所述选择的字线下方的所述非选择的字线的所述读取通过电压的时间点。
6.根据权利要求5所述的方法，其中，在所述选择的字线位于所述第一单元串上的下部位置时，恢复所述读取通过电压的所述时间点在时间上进一步提前。
7.根据权利要求4所述的方法，还包括：
在完成所述第N个编程循环的所述验证读取时间段之后，维持施加到所述选择的字线的所述验证读取电压而不恢复所述验证读取电压，以针对所述第(N+1)个编程循环对所述第一单元串的所述第一通道进一步预充电；以及
在完成所述第N个编程循环的所述验证读取时间段之后，当所述非选择的字线在所述选择的字线上方时，维持施加到所述非选择的字线的所述读取通过电压而不恢复所述读取通过电压，以针对所述第(N+1)个编程循环对所述第二单元串的所述第二通道进一步预充电。
8.根据权利要求1所述的方法，还包括：
在所述第N个编程循环的所述验证读取时间段期间，将第一串导通电压施加到选择的串选择晶体管，所述选择的串选择晶体管包括所述选择的单元串的所述第一串选择晶体管；以及
在完成所述第N个编程循环的所述验证读取时间段之后，基于多个字线中的选择的字线的位置，抑制对施加到包括所述第二串选择晶体管的非选择的串选择晶体管的所述第一串导通电压的恢复，以针对所述第(N+1)个编程循环对所述第二单元串的第二通道进一步预充电。
9.根据权利要求8所述的方法，其中，所述抑制对所述第一串导通电压的恢复响应于所述选择的字线位于参考字线下方。
10.根据权利要求8所述的方法，还包括：
在完成所述第N个编程循环的所述验证读取时间段的时间点之后，将低于所述第一串导通电压的第二串导通电压施加到所述选择的串选择晶体管。
11.根据权利要求1所述的方法，还包括：
基于多个字线中的选择的字线的位置，改变施加到所述选择的接地选择晶体管的所述导通电压以对所述第一单元串的所述第一通道进一步预充电。
12.根据权利要求11所述的方法，其中，在相比于非选择的字线，所述选择的字线位于在所述第一单元串上的较低位置时，进一步降低用于对所述第一单元串的所述第一通道进一步预充电的、施加到所述选择的接地选择晶体管的所述导通电压。
13.根据权利要求1所述的方法，还包括：
基于执行的编程循环的数量改变所述源线的所述预充电电压。
14.根据权利要求13所述的方法，其中，基于所述执行的编程循环的数量改变所述源线的所述预充电电压包括：
在所述执行的编程循环的数量增加时，增加所述源线的所述预充电电压。
15.根据权利要求1所述的方法，
其中，所述多个单元串的所述第一单元串包括通道孔，所述通道孔具有朝所述通道孔的底部端减小的大小，以及
其中，在所述第一多个所述存储器单元中的一些位于所述第一单元串上的上部位置时，所述第一多个所述存储器单元中的所述一些被较早编程。
16.一种对包括多个单元串的非易失性存储器装置进行编程的方法，其中，所述多个单元串的第一单元串包括连接在位线和源线之间的第一串选择晶体管、第一多个存储器单元和第一接地选择晶体管，并且其中，所述多个单元串的第二单元串包括连接在所述位线和所述源线之间的第二串选择晶体管、第二多个存储器单元和第二接地选择晶体管，所述方法包括：
在第N个编程循环的验证读取时间段期间，将导通电压施加到选择的单元串的选择的接地选择晶体管，所述选择的单元串包括所述第一单元串，所述选择的接地选择晶体管包括所述第一接地选择晶体管，其中，N为自然数；
在所述第N个编程循环的所述验证读取时间段完成之后，维持施加到所述选择的接地选择晶体管的所述导通电压而不恢复所述导通电压；
在所述第N个编程循环的所述验证读取时间段完成的时间点之后，将所述导通电压施加到非选择的单元串的非选择的接地选择晶体管，所述非选择的单元串包括所述第二单元串，所述非选择的接地选择晶体管包括所述第二接地选择晶体管；以及
在所述第N个编程循环的读取恢复时间段和第(N+1)个编程循环的位线设置时间段期间，通过所述第一接地选择晶体管由所述源线的预充电电压对所述第一单元串的第一通道预充电，以对所述第(N+1)个编程循环进行编程。
17.根据权利要求16所述的方法，还包括：
基于多个字线中的选择的字线的位置，改变恢复施加到在所述多个字线中的所述选择的字线下方的非选择的字线的读取通过电压的时间点。
18.根据权利要求16所述的方法，还包括：
在完成所述第N个编程循环的所述验证读取时间段之后，基于多个字线中的选择的字线的位置，抑制对施加到所述选择的单元串的选择的串选择晶体管的所述导通电压的恢复。
19.根据权利要求16所述的方法，还包括：
基于多个字线中的选择的字线的位置，改变施加到所述第一接地选择晶体管和所述第二接地选择晶体管的所述导通电压，以对所述第一单元串的所述第一通道和所述第二单元串的所述第二通道进一步预充电。
20.一种非易失性存储器装置，包括：
至少一个存储器块，其包括多个单元串，所述多个单元串包括第一单元串，所述第一单元串包括连接在位线和源线之间的第一串选择晶体管、第一多个存储器单元和第一接地选择晶体管，并且所述多个单元串的第二单元串包括连接在所述位线和所述源线之间的第二串选择晶体管、第二多个存储器单元和第二接地选择晶体管；以及
控制电路，其被配置成控制编程操作，使得在第N个编程循环的验证读取时间段完成之后，在不恢复导通电压的情况下将导通电压施加到所述多个单元串中的选择的单元串的选择的接地选择晶体管，所述选择的单元串包括所述第一单元串，所述选择的接地选择晶体管包括所述第一接地选择晶体管，以针对第(N+1)个编程循环对所述第一单元串的第一通道预充电。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113674790A (zh) * 2020-05-15 2021-11-19 爱思开海力士有限公司 半导体装置和半导体装置的操作方法
CN113724762A (zh) * 2020-05-21 2021-11-30 爱思开海力士有限公司 存储器设备及其操作方法
TWI796760B (zh) * 2021-02-19 2023-03-21 日商鎧俠股份有限公司 半導體記憶裝置、記憶體系統及半導體記憶裝置之控制方法
CN116504292A (zh) * 2023-06-27 2023-07-28 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018215754A1 (en) * 2017-05-22 2018-11-29 Cirrus Logic International Semiconductor Limited A dc-dc converter
KR102396743B1 (ko) * 2018-07-16 2022-05-12 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 그것의 동작 방법
US10762973B1 (en) * 2019-05-10 2020-09-01 Sandisk Technologies Llc Suppressing program disturb during program recovery in memory device
US10770157B1 (en) * 2019-05-21 2020-09-08 Sandisk Technologies Llc Method of reducing injection type of program disturb during program pre-charge in memory device
JP7332343B2 (ja) * 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
JP2021047964A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210089385A (ko) * 2020-01-08 2021-07-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11621045B2 (en) * 2020-03-04 2023-04-04 Intel Corporation Non volatile flash memory with improved verification recovery and column seeding
WO2021232223A1 (en) * 2020-05-19 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash and operation method thereof
JP6887044B1 (ja) * 2020-05-22 2021-06-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11329051B2 (en) * 2020-08-28 2022-05-10 Micron Technology, Inc. Gate dielectric repair on three-node access device formation for vertical three-dimensional (3D) memory
KR20220032288A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치
CN112053723B (zh) * 2020-09-16 2023-05-05 中国科学院微电子研究所 一种三维闪存预充方法
US20220084606A1 (en) * 2020-09-16 2022-03-17 Intel Corporation Flash memory having improved performance as a consequence of program direction along a flash storage cell column
KR20220060940A (ko) * 2020-11-05 2022-05-12 삼성전자주식회사 셀 스트링의 프리차지를 수행하는 비휘발성 메모리 장치 및 이의 프로그램 방법
KR20230012641A (ko) * 2020-12-15 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. Nand 메모리 동작을 위한 아키텍처 및 방법
CN112700811A (zh) * 2021-01-07 2021-04-23 长江存储科技有限责任公司 3d存储器件的编程方法
KR20230061029A (ko) 2021-10-28 2023-05-08 삼성전자주식회사 비휘발성 메모리 장치
EP4181135A1 (en) * 2021-11-10 2023-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device having multistack memory block and method of operating the same
JP2023141561A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 半導体記憶装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117399A1 (en) * 2003-12-01 2005-06-02 Oh-Suk Kwon Flash memory devices and methods for programming the same
CN1811982A (zh) * 2005-01-24 2006-08-02 三星电子株式会社 在非易失性半导体存储器件中驱动编程操作的方法
US20090052257A1 (en) * 2007-07-13 2009-02-26 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memories for preventing read disturbance and reading methods thereof
US20100002522A1 (en) * 2008-07-04 2010-01-07 Jong Yeol Park Nonvolatile Memory Device for Preventing Program Disturbance and Method of Programming the Nonvolatile Memory Device
US20100027332A1 (en) * 2008-07-30 2010-02-04 Jinwook Lee Flash memory programming
US20150063037A1 (en) * 2013-08-29 2015-03-05 Dong-jun Lee Non-Volatile Memory Devices and Related Operating Methods
US20150318045A1 (en) * 2014-04-30 2015-11-05 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device having the same, and operation and read methods thereof
US20160064083A1 (en) * 2014-09-02 2016-03-03 Sang-Wan Nam Nonvolatile memory device and method of programming the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008095294A1 (en) 2007-02-07 2008-08-14 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
KR101635502B1 (ko) * 2009-07-22 2016-07-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 프로그램 방법
KR102122239B1 (ko) * 2013-07-19 2020-06-15 삼성전자 주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
KR102167609B1 (ko) 2014-05-13 2020-10-20 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
US9576665B2 (en) 2015-03-12 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor memory device and memory system
JP2017054573A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体記憶装置
US9761319B1 (en) 2016-11-07 2017-09-12 Macronix International Co., Ltd. Reading method for preventing read disturbance and memory using the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050117399A1 (en) * 2003-12-01 2005-06-02 Oh-Suk Kwon Flash memory devices and methods for programming the same
CN1811982A (zh) * 2005-01-24 2006-08-02 三星电子株式会社 在非易失性半导体存储器件中驱动编程操作的方法
US20090052257A1 (en) * 2007-07-13 2009-02-26 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memories for preventing read disturbance and reading methods thereof
US20100002522A1 (en) * 2008-07-04 2010-01-07 Jong Yeol Park Nonvolatile Memory Device for Preventing Program Disturbance and Method of Programming the Nonvolatile Memory Device
US20100027332A1 (en) * 2008-07-30 2010-02-04 Jinwook Lee Flash memory programming
US20150063037A1 (en) * 2013-08-29 2015-03-05 Dong-jun Lee Non-Volatile Memory Devices and Related Operating Methods
US20150318045A1 (en) * 2014-04-30 2015-11-05 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device having the same, and operation and read methods thereof
US20160064083A1 (en) * 2014-09-02 2016-03-03 Sang-Wan Nam Nonvolatile memory device and method of programming the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113674790A (zh) * 2020-05-15 2021-11-19 爱思开海力士有限公司 半导体装置和半导体装置的操作方法
CN113724762A (zh) * 2020-05-21 2021-11-30 爱思开海力士有限公司 存储器设备及其操作方法
TWI796760B (zh) * 2021-02-19 2023-03-21 日商鎧俠股份有限公司 半導體記憶裝置、記憶體系統及半導體記憶裝置之控制方法
US11676673B2 (en) 2021-02-19 2023-06-13 Kioxia Corporation Semiconductor memory device and method of controlling semiconductor memory device
CN116504292A (zh) * 2023-06-27 2023-07-28 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备
CN116504292B (zh) * 2023-06-27 2023-08-25 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备

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