CN116504292A - nor flash的读取方法、装置、存储芯片及设备 - Google Patents
nor flash的读取方法、装置、存储芯片及设备 Download PDFInfo
- Publication number
- CN116504292A CN116504292A CN202310766847.XA CN202310766847A CN116504292A CN 116504292 A CN116504292 A CN 116504292A CN 202310766847 A CN202310766847 A CN 202310766847A CN 116504292 A CN116504292 A CN 116504292A
- Authority
- CN
- China
- Prior art keywords
- bit line
- reading
- read
- line information
- line voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 230000008569 process Effects 0.000 description 10
- 238000007599 discharging Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Read Only Memory (AREA)
Abstract
本发明涉及存储芯片技术领域,具体公开了一种nor flash的读取方法、装置、存储芯片及设备,其中,读取方法包括步骤:依次获取待读取对象的字线信息和位线信息,并读取待读取对象的存储数据,其中,读取待读取对象的存储数据的步骤包括:在仅确定字线信息时,根据字线信息建立字线电压并同时建立末位位线电压;在确定位线信息后,若位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取待读取对象的存储数据,若位线信息不为末位位线,根据位线信息建立对应的位线电压以配合字线电压读取待读取对象的存储数据;该读取方法能提高nor flash的读取速度,并避免了时序过于集中的问题。
Description
技术领域
本申请涉及存储芯片技术领域,具体而言,涉及一种nor flash的读取方法、装置、存储芯片及设备。
背景技术
nor flash在执行读取操作的过程中,一般需要基于片选信号接收外部输入的地址信息,根据地址信息确定需要操作的存储对象再结合接收到的读取命令来建立相应的读取电压使存储对象产生电流,并利用该电流与参考电流进行大小比较来读取并输出存储数据。
然而,在nor flash进行连续读取的过程中,对于首个读取的存储对象,nor flash需要根据接收到的地址信息依次建立相应的字线电压和位线电压来执行数据读取操作,若首个需要读取的存储对象位于相应字线的最后一位(即位于末位位线上)处,nor flash在完成该存储对象的读取操作后,需要同时建立下一字线的字线电压和首位位线地址的位线电压,导致芯片运行时序过于紧凑,需要耗费较长时间建立各类电压,影响了芯片在该情况下的读取速度。
针对上述问题,目前尚未有有效的技术解决方案。
发明内容
本申请的目的在于提供一种nor flash的读取方法、装置、存储芯片及设备,以提高nor flash的读取速度。
第一方面,本申请提供了一种nor flash的读取方法,所述方法包括以下步骤:
依次获取待读取对象的字线信息和位线信息,并基于所述字线信息和所述位线信息读取所述待读取对象的存储数据,其中,基于所述字线信息和所述位线信息读取所述待读取对象的存储数据的步骤包括:
在仅确定所述字线信息时,根据所述字线信息建立字线电压并同时建立末位位线电压;
在确定所述位线信息后,若所述位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取所述待读取对象的存储数据,若所述位线信息不为末位位线,则释放末位位线电压,并根据所述位线信息建立对应的位线电压以配合所述字线电压读取所述待读取对象的存储数据。
本申请的nor flash的读取方法,通过在第一次建立字线电压的同时建立末位位线电压的方式,将末位位线电压的建立时机错位前置,使得在待读取对象所在位线为末位位线时,待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度,并避免了时序过于集中的问题。
所述的nor flash的读取方法,其中,所述待读取对象大小为1byte。
所述的nor flash的读取方法,其中,所述释放末位位线电压和所述根据所述位线信息建立对应的位线电压同时启动执行。
释放末位位线电压为放电过程,其通过打开接地开关便能实现放电,该操作行为不影响其余字线或位线电压的建立,本申请采用上述同时启动执行的方式能有效提高芯片的运行效率。
所述的nor flash的读取方法,其中,所述依次获取待读取对象的字线信息和位线信息的步骤包括:
基于时钟信号依次获取待读取对象的字线信息和位线信息。
所述的nor flash的读取方法,其中,建立末位位线电压所需时长小于获取位线信息的时长。
所述的nor flash的读取方法,其中,在所述方法用于连续读取时,所述方法包括执行于所述基于建立稳定的字线电压和末位位线电压读取所述待读取对象的存储数据之后的步骤:
同时释放所述字线电压和所述末位位线电压,并同时建立下一字线电压和首位位线电压。
所述的nor flash的读取方法,其中,所述读取所述待读取对象的存储数据的步骤包括:
基于时钟信号的下降沿输出所述待读取对象的存储数据。
第二方面,本申请还提供了一种nor flash的读取装置,所述装置包括:
寻址模块,用于依次获取待读取对象的字线信息和位线信息;
读取模块,用于基于所述字线信息和所述位线信息读取所述待读取对象的存储数据;
其中,所述读取模块包括:
第一电压建立模块,用于在仅确定所述字线信息时,根据所述字线信息建立字线电压并同时建立末位位线电压,且用于在确定所述位线信息后,若所述位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取所述待读取对象的存储数据;
第二电压建立模块,用于在确定所述位线信息后,若所述位线信息不为末位位线,则释放末位位线电压,并根据所述位线信息建立对应的位线电压以配合所述字线电压读取所述待读取对象的存储数据。
本申请的nor flash的读取装置,通过在第一次建立字线电压的同时建立末位位线电压的方式,将末位位线电压的建立时机错位前置,使得在待读取对象所在位线为末位位线时,待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度,并避免了时序过于集中的问题。
第三方面,本申请还提供了一种存储芯片,所述存储芯片包括控制电路和存储阵列,所述控制电路用于执行如第一方面提供的所述方法中的步骤以读取所述存储阵列中的存储数据。
第四方面,本申请还提供了一种电子设备,包括如第三方面提供的存储芯片。
由上可知,本申请提供了一种nor flash的读取方法、装置、存储芯片及设备,其中,读取方法通过在第一次建立字线电压的同时建立末位位线电压的方式,将末位位线电压的建立时机错位前置,使得在待读取对象所在位线为末位位线时,待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度,并避免了时序过于集中的问题。
附图说明
图1为现有的nor flash读取方法的时序图。
图2为本申请实施例提供的nor flash的读取方法在位线信息为末位位线时的时序图。
图3为本申请实施例提供的nor flash的读取方法在位线信息不为末位位线时的时序图。
图4为本申请实施例提供的nor flash的读取装置的结构示意图。
附图标记:201、寻址模块;202、读取模块;2021、第一电压建立模块;2022、第二电压建立模块。
具体实施方式
下面将结合本申请实施例中附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此,以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围,而是仅仅表示本申请的选定实施例。基于本申请的实施例,本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例,都属于本申请保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。同时,在本申请的描述中,术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
nor flash在执行读取操作的过程中,一般需要基于片选信号接收外部输入的地址信息,根据地址信息确定需要操作的存储对象再结合接收到的读取命令来读取并输出存储对象的存储数据;其中,读取并输出存储对象的存储数据的过程为对需要操作的存储对象所在的字线和位线建立相应的读取电压使存储对象产生电流,并利用该电流与参考电流进行大小比较来读取并输出存储数据。
在片选信号打开(片选反相信号Csb关闭)后,nor flash基于串行时钟SCLK接收地址信息,其中,地址信息由高位地址和低位地址构成,分别对应于字线地址和位线地址;其中,nor flash一般是由高位至低位依次接收地址信息的,即先接收字线地址再接收位线地址,并在接收到完整的字线地址(确定需要操作的存储对象的所在位线)时,开始建立对应的字线电压,然后在接收到完整的位线地址时,开始建立对应的位线电压;在实际读取过程中,nor flash一般为连续读取多个地址连续的存储对象的存储数据,在连续读取过程中,对于同一字线上的数据,其无需重新建立字线电压,只需要在完成上一byte数据读取之后,释放(discharge)对应位线电压,并建立下一个位线地址的位线电压即可实现连续读取;然而,当第一次建立的位线电压的位线地址为末位位线地址时,nor flash在完成该存储对象的读取操作后,需要同时建立下一字线的字线电压和首位位线地址的位线电压,导致芯片运行时序过于紧凑,需要耗费较长时间建立各类电压,影响了芯片在该情况下的读取速度。
如图1所示,在nor flash执行读取操作的过程中,该nor flash第一次需要操作的存储对象所在的字线编号为n、所在的位线地址为末位位线(该示例中末位位线地址为3FF),故该nor flash在第一次接收到完整的字线地址时,开始建立字线电压WLn,在第一次接收到完整的位线地址时,开始建立位线电压BL_add3FF,然后读取并输出对应存储对象的存储数据,并在完成该存储对象的数据读取操作后,同时开始建立字线电压WLn+1和位线电压BL_add000,导致该nor flash在执行两次数据读取的过程需要耗费较长时间按照上述顺序建立各类电压,存在读取速度慢的缺点,若强行缩短位线电压的维持时间则容易引起数据读取失败或读取错误的问题。
第一方面,请参照图2和图3,本申请一些实施例提供了一种nor flash的读取方法,方法包括以下步骤:
依次获取待读取对象的字线信息和位线信息,并基于字线信息和位线信息读取待读取对象的存储数据,其中,基于字线信息和位线信息读取待读取对象的存储数据的步骤包括:
在仅确定字线信息时,根据字线信息建立字线电压并同时建立末位位线电压;
在确定位线信息后,若位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取待读取对象的存储数据,若位线信息不为末位位线,则释放末位位线电压,并根据位线信息建立对应的位线电压以配合字线电压读取待读取对象的存储数据。
具体地,待读取对象为该读取操作需要读取的存储对象,若读取操作为连续读取行为(即针对多个地址连续的存储对象的读取操作),则待读取对象为该读取操作中第一个需要读取的存储对象。
更具体地,现有的读取方法存在的问题主要是由于末位位线电压建立及下一字线电压建立和首位位线电压建立引起的时序过于集中问题;而本申请实施例的方法则针对该特殊情况,在每次启动读取操作的情况下,在初次建立字线电压时候建立末位位线电压;若待读取对象的位线信息恰好对应为末位位线,本申请实施例的方法相当于将末位位线电压的建立时机错位前置,使得待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度;若待读取对象的位线信息并非为末位位线,对于连续读取操作行为而言,下一个对象的读取操作无需建立下一字线电压,故不存在时序过于集中问题,因而本申请实施例的方法释放末位位线电压后正常建立对应的位线电压(如图3所示的BL_addxxx,xxx为对应的位线地址)便能在不影响原读取速度的情况下完成读取操作。
更具体地,需要说明的是,位线信息、末位位线、首位位线均不限于一条位线,而是根据地址规格对应的位线数量来确定,如nor flash中一般基于1byte(8bit)数据进行读写,故每个位线信息对应为8条位线,用于利用多路选择器同时选中待读取对象对应的8条位线来读取两个4位二进制数据。
本申请实施例的nor flash的读取方法,通过在第一次建立字线电压的同时建立末位位线电压的方式,将末位位线电压的建立时机错位前置,使得在待读取对象所在位线为末位位线时,待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度,并避免了时序过于集中的问题。
在一些优选的实施方式中,待读取对象大小为1byte。
具体地,nor flash逐byte进行数据读取能保证数据读取准确,避免不同位线上的电流串扰影响数据读取准确性。
在一些优选的实施方式中,释放末位位线电压和根据位线信息建立对应的位线电压同时启动执行。
具体地,释放末位位线电压为放电过程,其通过打开接地开关便能实现放电,该操作行为不影响其余字线或位线电压的建立,本申请实施例采用上述同时启动执行的方式能有效提高芯片的运行效率。
在一些优选的实施方式中,依次获取待读取对象的字线信息和位线信息的步骤包括:
基于时钟信号依次获取待读取对象的字线信息和位线信息。
具体地,在本申请实施例中,时钟信号为基于片选反相信号切换至低电平时启动接收的串行时钟信号。
更具体地,本申请实施例的方法基于每个时钟信号的上升沿接收四位地址信息,使得本申请实施例的方法能基于时钟信号的上升沿数量来判断字线信息是否确定、位线信息是否确定。
在一些优选的实施方式中,建立末位位线电压所需时长小于获取位线信息的时长。
具体地,位线电压的建立速度取决于nor flash中电荷泵的电压升压效率,而获取位线信息的时长取决于位线地址的长度;一般情况下,nor flash的位线信息的获取时长为2-3个串行时钟周期;在申请实施例中,建立末位位线电压所需时长优选为小于一个串行时钟周期,以使nor flash在获取完地址信息后的下一个串行时钟周期的上升沿出现前完成末位位线电压的建立以判断是否能直接开始读取操作。
在一些优选的实施方式中,在本申请实施例的nor flash的读取方法用于连续读取时,方法包括执行于基于建立稳定的字线电压和末位位线电压读取待读取对象的存储数据之后的步骤:
同时释放字线电压和末位位线电压,并同时建立下一字线电压和首位位线电压。
具体地,在该实施方式中,由于末位位线电压提前建立以使对应的读取操作提前完成,能使nor flash具有更充裕的时间来建立下一阶段的位线电压和位线电压。
在一些优选的实施方式中,读取待读取对象的存储数据的步骤包括:
基于时钟信号的下降沿输出待读取对象的存储数据。
具体地,nor flash一般基于时钟信号的上升沿执行内部操作,本申请实施例的方法基于时钟信号的下降沿输出数据能减少对芯片运行的影响。
第二方面,请参照图4,本申请一些实施例还提供了一种nor flash的读取装置,装置包括:
寻址模块201,用于依次获取待读取对象的字线信息和位线信息;
读取模块202,用于基于字线信息和位线信息读取待读取对象的存储数据;
其中,读取模块包括:
第一电压建立模块2021,用于在仅确定字线信息时,根据字线信息建立字线电压并同时建立末位位线电压,且用于在确定位线信息后,若位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取待读取对象的存储数据;
第二电压建立模块2022,用于在确定位线信息后,若位线信息不为末位位线,则释放末位位线电压,并根据位线信息建立对应的位线电压以配合字线电压读取待读取对象的存储数据。
本申请实施例的nor flash的读取装置,通过在第一次建立字线电压的同时建立末位位线电压的方式,将末位位线电压的建立时机错位前置,使得在待读取对象所在位线为末位位线时,待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度,并避免了时序过于集中的问题。
在一些优选的实施方式中,读取模块202在基于建立稳定的字线电压和末位位线电压读取待读取对象的存储数据之后,还用于同时释放字线电压和末位位线电压,并同时建立下一字线电压和首位位线电压。
在一些优选的实施方式中,本申请实施例的nor flash的读取装置用于执行上述第一方面提供的nor flash的读取方法。
第三方面,本申请一些实施例还提供了一种存储芯片,存储芯片包括控制电路和存储阵列,控制电路用于执行如第一方面提供的方法中的步骤以读取存储阵列中的存储数据。
第四方面,本申请一些实施例还提供了一种电子设备,包括如第三方面提供的存储芯片。
综上,本申请实施例提供了一种nor flash的读取方法、装置、存储芯片及设备,其中,读取方法通过在第一次建立字线电压的同时建立末位位线电压的方式,将末位位线电压的建立时机错位前置,使得在待读取对象所在位线为末位位线时,待读取对象所在的位线提前完成电压建立以提前进行数据读取操作,从而提高了该情况下的nor flash的读取速度,并避免了时序过于集中的问题。
在本申请所提供的实施例中,应该理解到,所揭露装置和方法,可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的,例如,所述单元的划分,仅仅为一种逻辑功能划分,实际实现时可以有另外的划分方式,又例如,多个单元或组件可以结合或者可以集成到另一个***,或一些特征可以忽略,或不执行。另一点,所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口,装置或单元的间接耦合或通信连接,可以是电性,机械或其它的形式。
另外,作为分离部件说明的单元可以是或者也可以不是物理上分开的,作为单元显示的部件可以是或者也可以不是物理单元,即可以位于一个地方,或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者,在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分,也可以是各个模块单独存在,也可以两个或两个以上模块集成形成一个独立的部分。
在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已,并不用于限制本申请的保护范围,对于本领域的技术人员来说,本申请可以有各种更改和变化。凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。
Claims (10)
1.一种nor flash的读取方法,其特征在于,所述方法包括以下步骤:
依次获取待读取对象的字线信息和位线信息,并基于所述字线信息和所述位线信息读取所述待读取对象的存储数据,其中,基于所述字线信息和所述位线信息读取所述待读取对象的存储数据的步骤包括:
在仅确定所述字线信息时,根据所述字线信息建立字线电压并同时建立末位位线电压;
在确定所述位线信息后,若所述位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取所述待读取对象的存储数据,若所述位线信息不为末位位线,则释放末位位线电压,并根据所述位线信息建立对应的位线电压以配合所述字线电压读取所述待读取对象的存储数据。
2.根据权利要求1所述的nor flash的读取方法,其特征在于,所述待读取对象大小为1byte。
3.根据权利要求1所述的nor flash的读取方法,其特征在于,所述释放末位位线电压和所述根据所述位线信息建立对应的位线电压同时启动执行。
4.根据权利要求1所述的nor flash的读取方法,其特征在于,所述依次获取待读取对象的字线信息和位线信息的步骤包括:
基于时钟信号依次获取待读取对象的字线信息和位线信息。
5.根据权利要求1所述的nor flash的读取方法,其特征在于,建立末位位线电压所需时长小于获取位线信息的时长。
6.根据权利要求1所述的nor flash的读取方法,其特征在于,在所述方法用于连续读取时,所述方法包括执行于所述基于建立稳定的字线电压和末位位线电压读取所述待读取对象的存储数据之后的步骤:
同时释放所述字线电压和所述末位位线电压,并同时建立下一字线电压和首位位线电压。
7.根据权利要求1所述的nor flash的读取方法,其特征在于,所述读取所述待读取对象的存储数据的步骤包括:
基于时钟信号的下降沿输出所述待读取对象的存储数据。
8.一种nor flash的读取装置,其特征在于,所述装置包括:
寻址模块,用于依次获取待读取对象的字线信息和位线信息;
读取模块,用于基于所述字线信息和所述位线信息读取所述待读取对象的存储数据;
其中,所述读取模块包括:
第一电压建立模块,用于在仅确定所述字线信息时,根据所述字线信息建立字线电压并同时建立末位位线电压,且用于在确定所述位线信息后,若所述位线信息为末位位线,则基于建立稳定的字线电压和末位位线电压读取所述待读取对象的存储数据;
第二电压建立模块,用于在确定所述位线信息后,若所述位线信息不为末位位线,则释放末位位线电压,并根据所述位线信息建立对应的位线电压以配合所述字线电压读取所述待读取对象的存储数据。
9.一种存储芯片,其特征在于,所述存储芯片包括控制电路和存储阵列,所述控制电路用于执行如权利要求1-7任一项所述方法中的步骤以读取所述存储阵列中的存储数据。
10.一种电子设备,其特征在于,包括如权利要求9所述的存储芯片。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310766847.XA CN116504292B (zh) | 2023-06-27 | 2023-06-27 | nor flash的读取方法、装置、存储芯片及设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310766847.XA CN116504292B (zh) | 2023-06-27 | 2023-06-27 | nor flash的读取方法、装置、存储芯片及设备 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN116504292A true CN116504292A (zh) | 2023-07-28 |
CN116504292B CN116504292B (zh) | 2023-08-25 |
Family
ID=87327028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310766847.XA Active CN116504292B (zh) | 2023-06-27 | 2023-06-27 | nor flash的读取方法、装置、存储芯片及设备 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116504292B (zh) |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102314941A (zh) * | 2010-07-06 | 2012-01-11 | 三星电子株式会社 | 非易失性存储器件、存储***和执行读操作的方法 |
US20140286099A1 (en) * | 2013-03-21 | 2014-09-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device, controller, and memory system |
US20150169468A1 (en) * | 2013-12-13 | 2015-06-18 | International Business Machines Corporation | Device for selecting a level for at least one read voltage |
CN110390971A (zh) * | 2018-04-16 | 2019-10-29 | 三星电子株式会社 | 非易失性存储器装置及其中的编程方法 |
CN110910922A (zh) * | 2018-09-18 | 2020-03-24 | 北京兆易创新科技股份有限公司 | 位线电压的施加方法、装置、存储设备和存储介质 |
CN112599166A (zh) * | 2020-12-21 | 2021-04-02 | 北京时代民芯科技有限公司 | 用于高速sram的高可靠可编程复制位线时钟控制*** |
CN115240732A (zh) * | 2022-07-29 | 2022-10-25 | 华中科技大学 | 一种1s1c存储器数据读取方法及*** |
-
2023
- 2023-06-27 CN CN202310766847.XA patent/CN116504292B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102314941A (zh) * | 2010-07-06 | 2012-01-11 | 三星电子株式会社 | 非易失性存储器件、存储***和执行读操作的方法 |
US20140286099A1 (en) * | 2013-03-21 | 2014-09-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device, controller, and memory system |
US20150169468A1 (en) * | 2013-12-13 | 2015-06-18 | International Business Machines Corporation | Device for selecting a level for at least one read voltage |
CN110390971A (zh) * | 2018-04-16 | 2019-10-29 | 三星电子株式会社 | 非易失性存储器装置及其中的编程方法 |
CN110910922A (zh) * | 2018-09-18 | 2020-03-24 | 北京兆易创新科技股份有限公司 | 位线电压的施加方法、装置、存储设备和存储介质 |
CN112599166A (zh) * | 2020-12-21 | 2021-04-02 | 北京时代民芯科技有限公司 | 用于高速sram的高可靠可编程复制位线时钟控制*** |
CN115240732A (zh) * | 2022-07-29 | 2022-10-25 | 华中科技大学 | 一种1s1c存储器数据读取方法及*** |
Non-Patent Citations (1)
Title |
---|
曹正州 等: "一款用于Flash型FPGA的配置电路设计", 《微电子学与计算机》, vol. 39, no. 11, pages 118 - 128 * |
Also Published As
Publication number | Publication date |
---|---|
CN116504292B (zh) | 2023-08-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI480734B (zh) | 用於串聯配置中複數個記憶體裝置的方法、辨識裝置及包含串聯裝置的系統 | |
US5663922A (en) | Method for the anticipated reading of serial access memory, and memory pertaining thereto | |
US10802750B2 (en) | Universal flash storage memory module, controller and electronic device with advanced turbo write buffer and method for operating the memory module | |
US6754797B2 (en) | Address converter apparatus and method to support various kinds of memory chips and application system thereof | |
CN111540318B (zh) | Led控制***、设备、方法及存储介质 | |
US20200142849A1 (en) | Nand switch | |
CN212303083U (zh) | 缺陷修复电路和存储器 | |
US20190130985A1 (en) | Error information storage circuit and semiconductor apparatus including the same | |
CN110892483B (zh) | 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件 | |
US8015329B2 (en) | Data transfer coherency device and methods thereof | |
US20070239918A1 (en) | Multi media card with high storage capacity | |
CN109841259B (zh) | 提高nor型存储阵列读取速度的方法及装置 | |
CN116504292B (zh) | nor flash的读取方法、装置、存储芯片及设备 | |
TWI467579B (zh) | 電子裝置及其記憶體控制方法以及相關電腦可讀取儲存媒體 | |
CN100501690C (zh) | 使用存储器仿真模块的嵌入式微计算机单元及其测试方法 | |
CN113190241A (zh) | 数据分区的容量扩充方法、装置、电子设备、存储介质 | |
CN112148649A (zh) | 一种u-boot***下的eMMC HS400传输模式实现方法及装置 | |
CN102541797B (zh) | 一种支持多种主机接口的实现方法及其*** | |
CN113160875A (zh) | 芯片测试***和测试方法 | |
CN116580739B (zh) | 一种快速掩膜编程rom自定时方法、电路及电子装置 | |
US20040001366A1 (en) | Device and method for reading non-volatile memories having at least one pseudo-parallel communication interface | |
US20090268498A1 (en) | Semiconductor memory device and method of performing data reduction test | |
US6996697B2 (en) | Method of writing a group of data bytes in a memory and memory device | |
CN107452424B (zh) | 一种对存储器进行修复的电路及存储芯片 | |
KR100991308B1 (ko) | 불휘발성 메모리 소자 및 그 테스트 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |