CN110190847A - 一种应用于频率合成器的小数n分频电路及方法 - Google Patents
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Abstract
为了解决采用MASH1‑1‑1结构的Sigma‑delta调制器的小数分频电路的结构寄生问题，本发明提供了一种应用于频率合成器的小数N分频电路及方法。小数N分频电路包括MASH1‑1‑1 Sigma‑delta调制器、分频计数电路Ncount和前置P/(P+1)预分频器；还包括伪随机序列产生电路Dither和加法器；伪随机序列产生电路Dither用于产生n位伪随机序列，并送入所述n位加法器一；n位加法器一用于将小数N分频电路接收到的小数值N_frac[n‑1:0]与所述n位伪随机序列在每个时钟周期内求和，将每个时钟周期对应的求和结果送入MASH1‑1‑1 Sigma‑delta调制器的输入端。
Description
技术领域
本发明属于频率合成器技术领域，涉及一种应用于频率合成器的小数N分频电路及方法。
背景技术
射频芯片在做信号处理时，射频芯片需要将接收到的信号进行滤波、放大、下变频，进而对下变频得到的模拟信号进行A/D转换，从而生成可供基带电路处理的数字信号。用于下变频的本振频率是由频率合成器对一个晶体振荡器产生的参考频率倍频后产生的，而在频率合成器中，分频器是提供多个高精度频率信号的关键。传统的频率合成器中的分频器为整数分频结构，为了能产生相邻且频率间隔较小的信道频率，要求参考频率较小，分频系数较大，因此抗噪能力差；在此基础上，出现了一种基于Sigma-delta调制技术的小数分频器，可以获得较高的频率分辨率和极低的相位杂散，但由于数字电路本身的限制，基于Sigma-delta调制技术的小数分频电路实际上在每一个瞬时进行的都是整数分频，然后在一个周期内实现统计意义上的小数分频。由于电路复杂度和功耗等情况的考虑，大部分电路都采用MASH1-1-1结构的Sigma-delta调制器，但是当输入的小数值为2的负整数次方或者这些负整数次方的和差时，会导致输出端存在有限循环问题，即为调制器的结构寄生，从而导致在频域中出现毛刺，这种毛刺会恶化频率合成器的总体相位噪声。
发明内容
为了解决采用MASH1-1-1结构的Sigma-delta调制器的小数分频电路的结构寄生问题，本发明提供了一种应用于频率合成器的小数N分频电路及方法。
本发明的技术方案是：
一种应用于频率合成器的小数N分频电路，包括MASH1-1-1 Sigma-delta调制器、分频计数电路Ncount和前置P/(P+1)预分频器；其特殊之处在于：
还包括伪随机序列产生电路Dither和加法器；
伪随机序列产生电路Dither用于产生n位伪随机序列，并送入所述n位加法器一；
n位加法器一用于将小数N分频电路接收到的小数值N_frac[n-1:0]与所述n位伪随机序列在每个时钟周期内求和，将每个时钟周期对应的求和结果送入所述MASH1-1-1Sigma-delta调制器的小数输入端。
进一步地，伪随机序列在一个分频周期内平均值为0。
进一步地，所述伪随机序列产生电路Dither包括m序列生成电路和输出序列生成电路；
m序列生成电路包括3个两输入异或门xor1～xor3和24个串连的寄存器reg0～reg23；
其中：
两输入异或门xor3的输入端分别接寄存器reg22与reg23的输出端Q；
两输入异或门xor2的输入端分别接寄存器reg0与reg17的输出端Q；
两输入异或门xor1的输入端分别接两输入异或门xor3与两输入异或门xor2的输出端；两输入异或门xor1的输出端接寄存器reg0的输入端D；
输出序列生成电路包括两输入异或门xor4、xor5，两输入与门and1、and2，两输入或门or1，以及寄存器D_reg0、D_reg1；
两输入异或门xor4的两个输入端分别接寄存器reg0与reg3的输出端Q；
两输入异或门xor5的两个输入端分别接两输入异或门xor4的输出端以及寄存器reg6的输出端Q；
两输入与门and1的两个输入端分别接寄存器reg0与reg3的输出端Q；
两输入与门and2的两个输入端分别接两输入异或门xor4的输出端以及寄存器reg6的输出端Q；
两输入或门or1的两个输入端分别接两输入与门and1与两输入与门and2的输出端；
寄存器D_reg0的输入端接两输入异或门xor5的输出端，寄存器D_reg0的输出为dither[0]；
寄存器D_reg1的输入端接两输入或门or1的输出端，寄存器D_reg0的输出为dither[1]；
复位时，寄存器reg0～reg23的值为：0100_1110_1011_0101_0111_1011。
本发明同时提供了一种应用于频率合成器的小数N分频方法，其特殊之处在于：
1)将小数N分频电路接收到的小数值N_frac[n-1:0]与所述n位伪随机序列在每个时钟周期内求和；
2)MASH1-1-1 Sigma-delta调制器根据步骤1)的求和结果，生成-3～4的调制序列，并将-3～4的调制序列与小数N分频电路接收到的整数值相加，从而产生分频比；
3)分频计数电路Ncount根据分频比，对前置P/(P+1)预分频器的输出信号clk进行分频，生成控制信号Mod和预期的频率信号Outclk；控制信号Mod用于控制前置P/(P+1)预分频器进行P分频或者P+1分频，控制信号Mod为1时，前置P/(P+1)预分频器进行P+1分频，控制信号Mod为0时，前置P/(P+1)预分频器进行P分频。
进一步地，步骤1)中所述n位伪随机序列在一个分频周期内平均值为0。
与现有技术相比，本发明的优点：
1、本发明对于一些导致调制器输出序列输出周期较短、具有很差的为随机性的小数输入值，加入伪随机序列后，可以有效的打破调制器原本的输出序列周期，且能够输出频谱平滑，无毛刺的调制序列，。
2、本发明对于调制器输出序列本身具有很好的伪随机性的小数输入值，可以进一步打乱调制序列的输出周期，使得输出的调制序列频谱更加平滑，大幅度减少了毛刺的产生。
3、本发明加入伪随机序列后，在不改变整个电路输出结果的前提下，提升了整个电路的性能。
4、由于加入伪随机序列会产生低频量化噪声，考虑到进一步打乱伪随机序列的输出结果就能有效降低噪声的影响，所以本发明在不改变随机序列输出周期的前提下对m序列进行变形，在一个输出周期内，用3个寄存器的输出经过一个输出序列生成电路产生1、0、-1、-2四个数作为输出的伪随机序列数值。
附图说明
图1为本发明小数分N频电路实施例的原理框图。
图2为本发明小数分N频电路中分频计数电路Ncount的原理图。
图3为分频计数电路Ncount中M Counter计数器的电路图。
图4为分频计数电路Ncount中A Counter计数器的电路图。
图5为MASH1-1-1 Sigma-delta调制器电路图(图中的加法器一和伪随机序列产生电路Dither不属于调制器电路的一部分，图中示出是为了更清楚地示出信号流向)。
图6为伪随机序列产生电路Dither的电路图。
图7为加入伪随机序列前，对MASH1-1-1 Sigma-delta调制器在ADS(AdvancedDesign System)软件中建模仿真结果，其中：(a)为输入值为0.25时调制器输出序列频谱图，(b)为输入值为0.75时调制器输出序列频谱图，(c)为输入值为0.4637时调制器输出序列频谱图。(a)-(c)中，左图为MASH1-1-1 Sigma-delta调制器输出序列真实值，右图为MASH1-1-1 Sigma-delta调制器输出序列的频谱图。
图8为加入伪随机序列后，对MASH1-1-1 Sigma-delta调制器在ADS(AdvancedDesign System)软件中建模仿真结果，其中：(a)为输入值为0.25时调制器输出序列频谱图，(b)为输入值为0.75时调制器输出序列频谱图，(c)为输入值为0.4637时调制器输出序列频谱图。(a)-(c)中，左图为MASH1-1-1 Sigma-delta调制器输出序列真实值，右图为MASH1-1-1 Sigma-delta调制器输出序列的频谱图。
图1中：
N_int[7:0]为输入MASH1-1-1 Sigma-delta调制器中的整数值；
N_frac[19:0]为输入MASH1-1-1 Sigma-delta调制器的小数值；
N_div[7:0]为MASH1-1-1 Sigma-delta调制器产生的，输入到分频计数电路Ncount中的分频比；
dither[19:0]为伪随机序列产生电路Dither产生的伪随机序列信号；
Outclk为本发明分频电路最终输出的频率信号；
Mod是前置8/9预分频器的控制信号；
clk为8/9预分频器输出的时钟信号；
Clk_in为外部输入8/9预分频器的高频信号；
dither_en为注入MASH1-1-1 Sigma-delta调制器的伪随机序列的使能信号；
fbreset为频率合成器中的VCO(压控振荡器)算法控制模块对Ncount分频计数器的强制停止信号，强制停止信号对Ncount分频计数器电路进行复位，复位值为0。
图2中：
M Counter为一个5位计数器；
A Counter为一个3位计数器；
Input Reg为用于存储分频比N_div[7:0]的寄存器；
aclk为M Counter输出的控制A Counter的信号；
fbreset为频率合成器中的VCO(压控振荡器)算法控制模块对Ncount分频计数器的强制停止信号，强制停止信号对M counter和A counter计数器进行复位，复位值为0。
图3中：
M_count为5位加法器，用于在每个时钟周期对输入的信号执行+1操作；
clk为图3中所有寄存器的时钟输入；
resetb为图3中所有寄存器的复位信号，复位值为0；
fbreset为频率合成器中的VCO(压控振荡器)算法控制模块对Ncount分频计数器的强制停止信号，强制停止信号对寄存器Div_comp_reg0-4进行复位，复位值为0。
Ndiv[7:3]为MASH1-1-1 Sigma-delta调制器的分频比Ndiv[7:0]高5位。
图4中：
clk为图4中所有寄存器的时钟输入；
resetb为图4中所有寄存器的复位信号，复位值为0；
A_count为3位加法器，用于在每个时钟周期对输入信号执行+1操作；
Ndiv[2:0]为MASH1-1-1 Sigma-delta调制器分频比Ndiv[7:0]的低3位；
y为A Counter计数器产生的内部控制信号；
fbreset为频率合成器中的VCO(压控振荡器)算法控制模块对Ncount分频计数器的强制停止信号，强制停止信号对寄存器Divcomp_reg0-2进行复位，复位值为0。
图5中：
sum2[20]、sum3[20]、sum4[20]分别为加法器二～加法器四的输出值的最高位；
sum2[19:0]、sum3[19:0]、sum4[19:0]分别为加法器二～加法器四输出值的低20位；
diff1、diff2[2:0]、diff[3:0]分别为加法器二、加法器三、加法器四输出值的最高位经过噪声整形电路的输出值。
图6中:
dither[19:0]为伪随机序列产生电路Dither输出的伪随机序列，其中dither[19]～dither[2]为寄存器D_reg1的输出值dither[1]的复用。
具体实施方式
下面结合附图以输入小数分N频电路的整数值为8位整数值N_int[7:0]，小数值为20位小数值N_frac[19:0]为例，对本发明作进一步说明。
参照图1所示，本发明实施例所提供的应用于频率合成器的小数N分频电路，包括MASH1-1-1 Sigma-delta调制器、分频计数电路Ncount、伪随机序列产生电路Dither、加法器一、前置8/9预分频器。
MASH1-1-1 Sigma-delta调制器的输入端分别接整数值N_int[7:0]和加法器一的输出端，MASH1-1-1 Sigma-delta调制器的输出端接分频计数电路Ncount的输入端，MASH1-1-1 Sigma-delta调制器的使能端接伪随机序列的使能信号dither_en；
分频计数电路Ncount的控制信号输出端接前置8/9预分频器，分频计数电路Ncount的控制信号分频时钟输出端同时接MASH1-1-1 Sigma-delta调制器的时钟输入端以及伪随机序列产生电路Dither的时钟输入端，分频计数电路Ncount的时钟输入端接前置8/9预分频器的时钟输出端，分频计数电路Ncount的控制端接强制停止信号fbreset；
伪随机序列产生电路Dither的输出端接加法器一的其中一个输入端。
加法器一的另一个输入端分别接输入小数N分频电路的小数值N_frac[19:0]。
本发明小数分N频电路的工作原理是：
在每一个时钟周期内，加法器一将小数值N_frac[19:0]与伪随机序列dither[19:0]相加，将加法器一的结果送入MASH1-1-1 Sigma-delta调制器中，MASH1-1-1 Sigma-delta调制器根据加法器一的输出结果产生-3～4的调制序列(即-3、-2、-1、0、1、2、3、4)后，将-3～4的调制序列与整数值N_int[7:0]相加产生分频比Ndiv[7:0]；
产生的分频比Ndiv[7:0]送入分频计数电路Ncount中，分频计数电路Ncount根据分频比Ndiv[7:0]进行计数，生成控制信号Mod；
控制信号Mod控制前置8/9预分频器进行8分频或者9分频，并对输入到分频计数电路Ncount中的频率信号clk进行再一次计数分频，得到预期的信号频率；由于数字电路本身的限制，小数N分频电路在每个瞬时进行的都是整数分频，在一个分频周期内实现统计意义上的小数分频。
如图2所示，分频计数电路Ncount主要由一个5位计数器M counter与一个3位计数器A counter构成，当寄存器Input Reg得到一个8位的分频比Ndiv[7:0]后，将分频比Ndiv[7:0]的低3位Ndiv[2:0]输入到3位计数器A counter中，高5位Ndiv[7:3]输入到5位计数器M计数器中，并将控制信号Mod置1，使得前置8/9预分频器先按9分频模式工作，5位计数器Mcounter和3位计数器A counter同时开始对锁相环的输出频率clk_in开始计数；由于5位计数器M counter满量程大于3位计数器A counter，所以3位计数器A counter先计到满量程，通过满量程识别电路的作用将控制信号Mod置为0，控制前置8/9预分频器进行8分频，当5位计数器M counter记到满量程状态，输出一个周期的时钟信号Outclk，并将M计数器与A计数器置位等待进行新一轮的分频。
如图3所示为5位计数器M counter的电路，图中M_count为一个5位加法器，在每个时钟周期对输入值+1输出；所有寄存器的时钟输入均为clk，寄存器Comp_reg0～4、Fb_reg的复位信号为resetb，低有效，复位值为0；在一轮计数周期中，当得到分频比N_div[7:0]的高5位N_div[7:3]后，5位加法器M_count开始计数，通过满量程识别电路301分别对寄存器Div_comp_reg0～4的输出值与寄存器Comp_reg0～4的输出值进行比较，当一致时，表明MCounter计到满量程，aclk输出为1，并对寄存器Div_comp_reg0～4进行置位操作，置位值为2；图中302为脉冲生成电路，当aclk输出为1时，通过脉冲生成电路，在下一个时钟上升沿到来时，使Outclk输出四个时钟周期的高电平，然后输出低电平，直到下一个aclk＝1出现，Outclk作为整个小数分N频电路的最终输出频率信号。
如图4所示为3位计数器A Counter电路，图中A_count为一个3位加法器，用于在每个时钟周期对输入信号执行+1操作；所有寄存器的时钟输入和复位信号均为clk和resetb，复位值为0。在一轮计数周期中，分频比N_div[7:0]低3位N_div[2:0]后，加法器A_count开始计数，通过满量程识别电路401对寄存器Divcomp_reg0～2的输出值与寄存器Comp_reg0～2的输出值进行比较，当二者相等，y的值输出1，Mod输出0；或者通过0状态判断电路402对0值分别与寄存器Divcomp_reg0～2的输出值进行比较，当均相等时，y的值输出1，Mod输出0，且3位计数器A Counter停止计数，等待5位计数器M counter计到满量程后，aclk输出为1，A counter清零，此时向分频计数电路Ncount载入下一个分频比，进行下轮分频计数。
Mod为1，控制前置8/9预分频器进行9分频，Mod为0，控制前置8/9预分频器进行8分频。
于是在一轮计数循环中，共计了M次9分频，计了A次的8分频，所以最终得到的分频比为Ndiv＝8M+A。M计数器取值为2～31，A计数器的取值为0～7，由此算得可得到的分频比为：16(2×8)～255(31×8+7)。
图5为MASH1-1-1 Sigma-delta调制器电路，图中所有寄存器的输入时钟均为小数分N频电路的最终输出频率信号Outclk，复位输入均为resetb，复位值为0。为了方便对比实验，加入了一个伪随机序列使能控制信号dither_en，在输入小数值N_frac[19:0]时，若使能信号dither_en为0时，直接将输入的小数值N_frac[19:0]注入加法器二中开始累加，当使能信号dither_en为1时，伪随机序列产生电路Dither产生伪随机序列dither[19:0]，并将输入的小数值N_frac[19:0]与dither[19:0]在加法器一中求和，将加法器一的求和结果送入加法器二中；加法器二与加法器三、加法器四以及3个20-bit的寄存器(即寄存器20-bit Reg-2、20-bit Reg-3和20-bit Reg-4)构成一个流水线加法器，每个加法器进行一次求和后，将sum2[19:0]、sum3[19:0]、sum4[19:0]分别送入20-bit的寄存器20-bit Reg-2、20-bit Reg-3和20-bit Reg-4中做一个时钟周期的延时，且再给sum2[19:0]、sum3[19:0]、sum4[19:0]最高位分别接0构成一个21-bit的数据，分别送入加法器二、加法器三和加法器四中构成一个累加器，并将sum2[20]、sum3[20]、sum4[20]输入到噪声整形电路501中；噪声整形电路包括三级噪声整形单元：第一级噪声整形单元由寄存器diff1_reg1和寄存器diff1_reg0构成；第二级噪声整形单元由寄存器diff2_reg1、寄存器diff2_reg0、二输入与非门nand1、nand2，以及二输入或门or1和非门inv2构成；第三级噪声整形单元由寄存器diff3_reg0-2、二输入与非门nand3-6、非门inv3、inv4、inv6、inv7、二输入或门or2-3、二输入异或门xor1、xor3、xor4、二输入或非门nor1构成。
sum2[20]经过第一级噪声整形单元后产生diff1，作为加法器五的进位位；sum3[20]经过第二级噪声整形单元产生diff2[1:0]，将其低位不变最高位扩展为A5[7:0]作为加法器五的输入；sum4[20]经过第三级噪声整形单元产生diff3[2:0]，将其最低两位不变最高位扩展为B5[7:0]，作为加法器五的输入；经过加法器五对diff1、A5[7:0]和B5[7:0]求和，得到-3～4的调制序列sum5[7:0]；
扩展方式为：
A5[7:0]＝{diff2[1],diff2[1],diff2[1],diff2[1],diff2[1],diff2[1],diff2[1],diff2[0]}
B5[7:0]＝{diff3[2],diff3[2],diff3[2],diff3[2],diff3[2],diff3[2],diff3[1],diff3[0]}
加法器六的作用是将输入的整数值N_int[7:0]与得到的调制序列sum5[7:0]进行求和，得到输入到分频计数电路Ncount中的分频比Ndiv[7:0]。
图6为伪随机序列产生电路Dither，包括m序列生成电路601和输出序列生成电路602；m序列生成电路601对应的m序列的特征多项式为：
f(x)＝1+x+x18+x23+x24
输出序列生成电路602实质上是一个对m序列输出的变形。
伪随机序列产生电路Dither中，所有寄存器的输入时钟均为Outclk，复位信号为resetb，复位时寄存器reg0～reg23的值为：“0100_1110_1011_0101_0111_1011”，D_reg0、D_reg1复位均为0；将寄存器reg0、reg3、reg6的输出通过输出序列生成电路进行变形处理作为伪随机序列产生电路Dither的输出，当寄存器reg0、reg3、reg6输出为全0时，dither[1:0]＝0；当寄存器reg0、reg3、reg6输出中有一个1时，dither[1:0]＝1；当寄存器reg0、reg3、reg6输出中有两个1时，dither[1:0]＝-2；当寄存器reg0、reg3、reg6输出中有三个1时，dither[1:0]＝-1。
本发明消除MASH1-1-1 Sigma-delta调制器结构寄生的原理：
通过在每个时钟周期在MASH1-1-1 Sigma-delta调制器的小数输入部分加入一伪随机序列，以打破MASH1-1-1 Sigma-delta调制器输出序列的固有周期，避免了MASH1-1-1Sigma-delta调制器输出周期极短的伪随机序列，消除了结构寄生。较佳的，最好加入分频周期内平均值为0的伪随机序列(平均值是将分频周期内所有时钟周期对应的n位伪随机序列求和后，再除以时钟周期数)，但若产生的伪随机序列周期足够长，且一个分频周期内产生的伪随机序列的平均值足够小，对整个电路影响不大。
仿真对照验证：
对未加入伪随机序列的MASH1-1-1 Sigma-delta调制器，在ADS(Advanced DesignSystem)软件中建模仿真结果如图7所示，可以看出，当输入值为0.25(对应图(a))、0.75(对应图(b))时，在固定频点的频谱非常高，调制器的输出序列具有明显的周期性；在输入值为0.4637(对应图(c))时，虽然调制器的输出序列具有良好的随机性，但是仍存在大量的毛刺。
对加入伪随机序列的MASH1-1-1 Sigma-delta调制器在ADS中进行仿真仿真结果如图8所示，可以看出，注入伪随机序列以后的MASH1-1-1调制器输出序列，若是之前的调制序列输出周期太短，加入伪随机序列以后调制器的输出序列具有良好的随机性；若是本就具有良好随机性的输出序列，加入伪随机序列后，能够有效的抑制输出序列频谱的毛刺，能够使调制器的输出序列更加平滑，且加入伪随机序列后并未改变并未改变一个分频周期内MASH1-1-1 Sigma-delta调制器的输出序列平均值，所以不影响整个电路的输出结果。
由图7中(c)m1点的值与图8中(c)m1点的值可以看出，加入伪随机序列以后的MASH1-1-1 Sigma-delta调制器的输出序列的低频量化噪声仅比未加之前增加了5dB左右，对整体电路的输出结果影响很小。
Claims (5)
1.一种应用于频率合成器的小数N分频电路，包括MASH1-1-1 Sigma-delta调制器、分频计数电路Ncount和前置P/(P+1)预分频器；其特征在于：
还包括伪随机序列产生电路Dither和加法器一；
伪随机序列产生电路Dither用于产生n位伪随机序列，并送入所述n位加法器一；
n位加法器一用于将小数N分频电路接收到的小数值N_frac[n-1:0]与所述n位伪随机序列在每个时钟周期内求和，将每个时钟周期对应的求和结果送入所述MASH1-1-1 Sigma-delta调制器的小数输入端。
2.根据权利要求1所述的应用于频率合成器的小数N分频电路，其特征在于：n位伪随机序列在一个分频周期内平均值为0。
3.根据权利要求1所述的应用于频率合成器的小数N分频电路，其特征在于：所述伪随机序列产生电路Dither包括m序列生成电路和输出序列生成电路；
m序列生成电路包括3个两输入异或门xor1～xor3和24个串连的寄存器reg0～reg23；
其中：
两输入异或门xor3的输入端分别接寄存器reg22与reg23的输出端Q；
两输入异或门xor2的输入端分别接寄存器reg0与reg17的输出端Q；
两输入异或门xor1的输入端分别接两输入异或门xor3与两输入异或门xor2的输出端；两输入异或门xor1的输出端接寄存器reg0的输入端D；
输出序列生成电路包括两输入异或门xor4、xor5，两输入与门and1、and2，两输入或门or1，以及寄存器D_reg0、D_reg1；
两输入异或门xor4的两个输入端分别接寄存器reg0与reg3的输出端Q；
两输入异或门xor5的两个输入端分别接两输入异或门xor4的输出端以及寄存器reg6的输出端Q；
两输入与门and1的两个输入端分别接寄存器reg0与reg3的输出端Q；
两输入与门and2的两个输入端分别接两输入异或门xor4的输出端以及寄存器reg6的输出端Q；
两输入或门or1的两个输入端分别接两输入与门and1与两输入与门and2的输出端；
寄存器D_reg0的输入端接两输入异或门xor5的输出端，寄存器D_reg0的输出为dither[0]；
寄存器D_reg1的输入端接两输入或门or1的输出端，寄存器D_reg0的输出为dither[1]；
复位时，寄存器reg0～reg23的值为：0100_1110_1011_0101_0111_1011。
4.应用于频率合成器的小数N分频方法，其特征在于：
1)将小数N分频电路接收到的小数值N_frac[n-1:0]与所述n位伪随机序列在每个时钟周期内求和；
2)MASH1-1-1 Sigma-delta调制器根据步骤1)的求和结果，生成-3～4的调制序列，并将-3～4的调制序列与小数N分频电路接收到的整数值相加，从而产生分频比；
3)分频计数电路Ncount根据分频比，对前置P/(P+1)预分频器的输出信号clk进行分频，生成控制信号Mod和预期的频率信号Outclk；控制信号Mod用于控制前置P/(P+1)预分频器进行P分频或者P+1分频，控制信号Mod为1时，前置P/(P+1)预分频器进行P+1分频，控制信号Mod为0时，前置P/(P+1)预分频器进行P分频。
5.根据权利要求4所述的应用于频率合成器的小数N分频方法，其特征在于：步骤1)中所述n位伪随机序列在一个分频周期内平均值为0。
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