CN108988849A - Sdh***中e1支路信号输出平滑锁相环及分频方法 - Google Patents

Abstract

为了能够对本地高频振荡频率f_s按一定要求分频，以使SDH***的输出信号满足ITU‑T的相关标准SDH***中E1支路信号输出平滑锁相环，包括数控振荡器、鉴频鉴相器和环路滤波器；所述鉴频鉴相器用于检测输入参考信号dplwr和目标时钟信号dplre之间的频率相位的差异，产生10位频率相位误差信号；所述环路滤波器将鉴频鉴相器输出的10位频率相位误差信号进行处理，产生11位低位控制信号；所述数控振荡器根据接收到的6位高位控制信号和11位低位控制信号将频率为f_s的高频时钟信号分频为频率为f_dplre的目标时钟信号dplre；所述f_s＝58.32MHz；所述f_dplre＝2.048MHz；所述6位高位控制信号为二进制数011110。

Description

SDH***中E1支路信号输出平滑锁相环及分频方法

技术领域

本发明属于通信技术领域，涉及一种数字锁相环以及利用其对本地高频振荡频率进行分频的方法。

背景技术

在SDH(Synchronous Digital Hierarchy同步数字体系)***中采用指针和比特调整来容纳PDH(准同步数字系列)(E1)支路信号的频率抖动和漂移，由于采用码速调整，特别是指针调整会引起PDH支路输出信号很大的相位跳变，形成大的抖动，因此在输出端需要进行抖动衰减，以便输出信号满足ITU-T(国际电信联盟远程通信标准化组织)的相关标准。

数字抖动衰减器由比特泄露电路和中等带宽的数字锁相环构成，比特泄露电路通常是由软件和硬件共同实现，软件对硬件的控制是通过控制寄存器进行，主要算法由软件来实现，实现相对容易，硬件电路只完成数据存储，以及在数据流上加或扣脉冲，使得指针调整在时间上拉长，便于数字锁相环的设计。本发明就是用在比特泄露电路之后的具有中等带宽的数字锁相环设计的相关技术。

发明内容

基于上述背景，本发明提供了一种SDH***中E1支路信号输出平滑锁相环及分频方法，能够对本地高频振荡频率f_s按一定要求分频，以使SDH***的输出信号满足ITU-T的相关标准。

本发明的技术方案是：

SDH***中E1支路信号输出平滑锁相环，其特殊之处在于：包括数控振荡器、鉴频鉴相器和环路滤波器；所述鉴频鉴相器用于检测输入参考信号dplwr和目标时钟信号dplre之间的频率相位的差异，产生10位频率相位误差信号；所述环路滤波器将鉴频鉴相器输出的10位频率相位误差信号进行处理，产生11位低位控制信号；所述数控振荡器根据接收到的6位高位控制信号和11位低位控制信号将频率为f_s的高频时钟信号分频为频率为f_dplre的目标时钟信号dplre；所述f_s＝58.32MHz；所述f_dplre＝2.048MHz。所述6位高位控制信号为二进制数011110。

进一步地，所述输入参考信号dplwr是SDH***中STM-1的一个TU-12中除去所有开销字节以后的所有信息比特经过并串转换的时钟信号(每个信号对应数据线的一位有效的信息比特，对应于STM-1中的提取的一路E1信号，该E1信号是有空档或抖动的E1信号)，再经过比特泄露电路处理(采用特定的泄露算法)，把信息比特信号进行了一次去抖动处理以后产生的时钟信号。

所述目标时钟信号dplre是经过所述数字锁相环处理后输出的E1信号。

进一步地，上述6位高位控制信号由分频比确定，具体为：

(1)建立数学模型

对于任意数值，其小数部分可表示为：

上式中各项的系数a_i取值0或1；

(2)根据分频比计算小数位

f_s/f_dpler＝58.32/2.048＝28.4765625；

(3)将上述小数部分0.4765625用步骤(1)中的数学模型表示表示，求解得到a1＝0，a2＝1，a3＝1，a4＝1，a6＝0；将a1～a6值从高位向低位依次排列组成的六位二进制数011110即为所述6位高位控制信号。

进一步地，上述数控振荡器由17级串行累加器和5位模28/29计数器组成；所述17级串行累加器由17个累加器组成，这17个累加器的高端和低端依次连接，且第一个累加器的高端接模28/29计数器的控制端，最后一个累加器的低端接地；所述6位高位控制信号和11位低位控制信号依次从所述17个累加器的in端输入，用于控制模28/29计数器对所述高频时钟信号进行分频，得到目标时钟信号dplre；所述模28/29计数器的dcout端输出目标时钟信号dplre。

进一步地，上述鉴频鉴相器包括时间产生电路、鉴频电路、鉴相结果存储电路和鉴频鉴相结果存储电路；所述时间产生电路用于对v1信号和目标时钟信号dplre进行同步化处理，并产生鉴相锁存信号s180和鉴频鉴相锁存信号s222；鉴相锁存信号s180用于将模28/29计数器的输出信号dco4、dco8、dco16和dcout存入鉴相结果存储电路(如存入图1中B部分的4个D型触发器中)；鉴频鉴相锁存信号s222用于将鉴频结果和鉴相结果存入鉴频鉴相结果存储电路(如存入图1中E部分的10个D型触发器中)；所述v1信号是SDH***的TU-12中的V1字节指示脉冲，v1信号作为鉴频、鉴相时刻；所述鉴频电路包括dplwr计数电路、dplre计数电路、锁存模块和差值运算电路；鉴频电路用于对信号dplwr和信号dplre的频率进行动态比较；所述dplwr计数电路和dplre计数电路均为6位计数器；所述锁存模块由6个锁存器构成，6个锁存器的输入端分别与dplre计数电路的6个输出端相连；锁存模块用于锁存dplre计数电路的计数值；所述差值运算电路的输入端与dplwr计数电路的输出端和锁存模块的输出端均相连；所述差值运算电路用于完成dplwr计数电路和dplre计数电路的6位计数结果的差值，该差值即为鉴频结果；所述鉴相结果存储电路与所述模28/29计数器的输出端相连，用于锁存v1时刻对应的模28/29计数器的4位计数值，该4位计数值即为鉴相结果；所述鉴频鉴相结果存储电路的输入端与所述鉴频电路和鉴相结果存储电路的输出端均相连，其中，鉴频鉴相结果存储电路中高6位对应的输入端与鉴频电路的6个输出端相连，鉴频鉴相结果存储电路中低4位对应的输入端与鉴相结果存储电路的4个输出端相连；所述鉴频鉴相结果存储电路用于存储6位鉴频结果和4位鉴相结果；所述鉴频鉴相结果存储电路的输出端与所述环路滤波器的输入端相连；所述6位鉴频结果和4位鉴相结果组成所述10位频率相位误差信号。

进一步地，上述dplwr计数电路的初始值为二进制数100000；所述dplre计数电路的初始值为二进制数000000。

进一步地，上述环路滤波器的输入端与上述鉴频鉴相结果存储电路的输出端相连；所述环路滤波器为11位全减器，减数固定为11位二进制数110_0000_0000；；环路滤波器用于计算该11位二进制数与鉴频鉴相结果存储电路中的10位二进制数的差值，该差值即为所述11位低位控制信号。

进一步地，上述dplwr计数电路为模64计数电路，由六个D触发器构成，这六个D触发器的输出端分别与dplwr计数电路的六个输出端相连；其中，六位二进制计数值中低五位所对应的五个D触发器为带复位的D触发器，六位二进制计数值中高一位所对应的D触发器为带置位的D触发器。

基于上述的SDH***中E1支路信号输出平滑锁相环的分频方法，将频率为58.32MHz的高频时钟信号分频为频率为2.048MHz的目标时钟信号dplre，其特殊之处在于：包括以下步骤：

1)将外部参考信号dplwr和数控振荡器产生的目标时钟信号dplre送入鉴频鉴相器；

2)鉴频鉴相器输出10位频率相位误差信号；

3)环路滤波器对所述10位频率相位误差信号进行处理，产生11位低位控制信号；

4)将6位高位控制信号和所述11位低位控制信号输入数控振荡器对输入数控振荡器的高频时钟信号进行分频，输出目标时钟信号dplre；所述6位高位控制信号为011110。

进一步地，上述步骤4)的具体分频方法为：

4.1)由分频比58.32/2.048＝28.4765625可知所述高频时钟信号的分频结果是x次28分频和y次29分频的组合；

4.2)利用模28/29计数器控制28分频和29分频的次数，即控制x和y的值，使其满足实现2.048MH的目标时钟信号输出；具体控制方法为：

在模28/29计数器dcout的上升沿采样模28/29计数器的控制信号1fo，控制信号1fo为低电平时，模28/29计数器形成对所述高频时钟信号的28分频；控制信号1fo为高电平时，模28/29计数器形成对所述高频时钟信号的29分频；所述控制信号1fo由所述6位高位控制信号和所述11位低位控制信号进行控制。

进一步地，上述6位高位控制信号的确定方法为：

(1)建立数学模型

对于任意数值，其小数部分可表示为：

上述公式中各项的系数a_i取值0或1；

(2)根据分频比计算小数位

58.32/2.048＝28.4765625；

(3)将上述小数部分0.4765625用步骤4.1)中的数学模型表示，求解得到a1＝0，a2＝1，a3＝1，a4＝1，a6＝0；将a1～a6值从高位向低位依次排列组成的六位二进制数011110即为所述6位高位控制信号。

与现有数字锁相环相比，本发明的优点是：

在现代电路中数字锁相环的形式很多，由于应用场合的不同，电路结构也不同，本发明是用于SDH中E1信号的输出电路可用的数字平滑电路，使E1支路映射和指针调整所引起的结合抖动和漂移满足ITU-T的相关标准。

附图说明

图1是本发明的数字锁相环的总体结构图；

图中，f_s本地高频振荡频率；

图2是本发明的数字锁相环的电路图；

图中，A-鉴频、鉴相时间产生电路；B-鉴相结果存储电路；C-锁存模块；D-鉴频电路；E-鉴频鉴相结果存储电路；F-环路滤波器；G-17级串行累加器；count-模28/29计数器；rec-目标时钟信号dplre计数电路；wrc-参考信号dplwr计数电路；

图3是本发明17级串行累加器(对应图2中G电路)base模块的电路图；

图4是图2中count模块的电路图；

图5是count模块中biff模块的电路图；

图6a是图2中A电路的简化图；

图6b是图2中A电路的仿真波形图；

图7是图2中wrc模块的电路图；

图8是图2中rec模块的电路图；

图9是图2中C电路中单个锁存器的电路图；

图10是图2中D电路中一位全减法器的电路图。

具体实施方式

本发明所提供的SDH***中E1支路信号输出平滑锁相环由数控振荡器、鉴频鉴相器和环路滤波器三部分组成，电路的总体结构如图1所示。数控振荡器实际上是一个数控分频器，即将本地高频振荡频率f_s按一定的要求进行分频，产生目标时钟信号dplre。鉴频鉴相器是一个频率相位比较电路，用来检测输入参考信号dplwr(写FIFO时钟)和本地产生的时钟信号dplre(读FIFO时钟)之间的频率相位的差异，产生H位频率相位差异信号。环路滤波器为低通滤波器，将鉴频鉴相器输出的H位频率相位误差信号进行信号处理，产生相应的I位控制信号，以控制数控振荡器电路产生目标时钟信号dplre。这里H、I的值根据实际需要确定。

下面结合附图和具体实施例对本发明作详细说明。

SDH***中E1支路信号输出平滑锁相环的总体电路如图2所示，电路的输入、输出信号的定义为：

v1：脉冲的宽度为19.44MHz的一个周期，在SDH的SMT-1中TU-12的V1字节指示脉冲，19.44MHz是对155.520MHz进行8分频(串并变换)所得到的频率；SMT-1为速率155.520Mbps的同步传输模块，是SDH信号的最基本模块；155.520MHz为SDH专用的点频；

dco：锁相环外接晶体振荡器，输入频率为f_s＝58.32MHz的高频时钟信号；

hrd：高电平有效的复位信号，整个***的异步复位信号；

dplre：经过本发明所提供的数字锁相环平滑处理后的2.048MHz目标时钟信号，用于读取平滑FIFO(First In First Out)以及2.048MHz(标准频率)的时钟输出；

dplwr：STM-1中的TU-12去掉开销字节以后的含有抖动2.048MHz时钟信号；

nrdy：高电平有效的复位信号，hrd或FIFO溢出指示信号。

一、数控振荡器

数控振荡器由17级串行累加器(对应于图2中G部分)与模28/29计数器(对应于图2中count模块)组成。

17级串行累加器由17个base模块组成，这17个base模块的高端(up端)和低端(down端)依次相连，且第一个base模块的高端接count模块的控制端(1fo端)，最后一个base模块的低端接地。

向17级串行累加器中17个base模块的in端口输入17位控制信号(由6位高位控制信号011110和环路滤波器所产生的11位低位控制信号组成)，控制count模块对高频时钟信号按一定要求分频，产生目标时钟信号dplre。

上述6位控制信号011110是通过分频计算事先确定的，不由本发明的锁相环产生，具体方法为：

1.1建立数学模型

对于任意数值，其小数部分可表示为：

上述公式(1)中各项的系数a_i取值0或1；

1.2根据分频比计算小数位

58.32/2.048＝28.4765625；

1.3将上述小数部分0.4765625用步骤1.1中的数学模型表示，求解得到a1＝0，a2＝1，a3＝1，a4＝1，a6＝0；将a1～a6值从高位向低位依次排列组成的六位二进制数011110即为所述6位高位控制信号。当ai取值为0时，将该位控制信号的输入端接地；当ai取值为1时，将该位控制信号的输入端接高电位端。

1、17级串行累加器中单个Base模块

串行累加器中单个Base模块的电路图如图3所示：

·up输出为1的情况：s601、s602和s603三个信号中任意2位为1，另一位为0；或s601、s602和s603三个信号全为1，经过②的逻辑组合s604为0。

·up输出为0的情况：s601、s602和s603三个信号中任意1个为1，另两位为0；或s601、s602和s603三个信号全为0，经过②的逻辑组合s604为1。

·s608为1的情况：s601、s602和s603三个信号中任意1位为1，另2位为0；或s601、s602和s603三个信号全为1。

●s608为0的情况：s601、s602和s603三个信号都为0；或s601、s602和s603三个信号中任意2位为1，另一位为0。

因此，串行累加器在一个时钟信号clk内完成down、in和s601的一位全加器的功能；up为进位；s608为和，存储在D型触发器①中。

2、count模块

count模块的内部结构如图4所示，采用分频的方法实现2.048MHz的输出，图4中biff模块①～⑤是可选择输入的D型触发器，它们构成了五位分频器。biff模块的电路图如图5所示。

图4中，lfo用于控制count模块的28或29分频；clk为输入的时钟信号，频率为58.32MHz；rd为高电平有效的异步复位信号；dcout为平滑后的2.048MHz时钟输出；dco4、dco8、dco16的信号分别是clk信号的4分频、8分频、16分频输出。

由于58.32÷2.048＝28.4765625，故分频结果是28分频和29分频的组合，这也正是本发明中选用模28/29计数器的原因。28分频和29分频各自所占的比例由控制信号lfo决定。表1是图4所示count模块的计数状态表。

表1 count模块的状态转移表

注：上表中dco2是clk的2分频，为了完整地表示计数过程，需要将其列出，但电路中并不使用。

电路在dcout的上升沿即由状态15向状态16转化时采样lfo信号，当lfo为低电平时，则分频器将由状态28转移到状态1，形成对58.32MHz的28分频输出；当lfo为高电平时，则分频器将由状态28转移到状态29，然后才转移到1状态，于是形成对58.32MHz的29分频。

二、鉴频鉴相器

由于SDH的STM-1帧结构中，本发明选用SDH的TU-12中的V1字节指示脉冲v1作为鉴频、鉴相时刻，在该时刻比较输入参考信号dplwr和目标时钟信号dplre这两个信号的数量差异，即鉴频，以及比较这两个信号的相位差异，即鉴相。

由于本电路的最高时钟频率为58.32MHz，因此测量出来的结果是在每个脉冲v1时刻，相差了多少个整2.048MHz的脉冲数和多少个整58.32个脉冲数。28.4765625个58.32MHz脉冲数作为一个2.048MHz的进位数，形成进位关系，与十进制数关系类似。

鉴频鉴相器由时间产生电路、鉴频电路、鉴相结果存储电路和鉴频鉴相结果存储电路组成。下面分别对各组成子电路作详细介绍。

1、时间产生电路

由于输入参考信号dplwr与指示脉冲v1同步，而目标时钟信号dplre与***时钟信号dco同步。因此在锁相环中，首先要对指示脉冲v1和目标时钟信号dplre进行同步化处理，处理电路如图6a所示。

图6a中为图2所示电路中A部分的简化图，在图6a中为该部分电路的信号进行了编号，以便于进行描述。由于v1脉冲宽度是dco的3倍(脉冲v1的脉冲宽度是155.520÷8＝19.44MHz，dco的脉冲宽度是5.32MHz)，由于二者没有相位关系，经过D型触发器①，输出鉴相锁存信号s180，完成对v1的同步，鉴相锁存信号s180用于锁存鉴相的结果。D型触发器①的输出端Q与图2的B部分(鉴相电路)中四个D型触发器的CP端均相连，在s180的上升沿把它锁存的鉴相结果分别存入B部分的这四个D型触发器中。

D型触发器①同时接D型触发器②的输入端D，鉴相锁存信号s180经过D型触发器②，延迟一个dco时钟，从D型触发器②的QN输出，经两输入与非门③后输出信号s203，s203的宽度为3个dco时钟。

本发明产生的输出时钟信号dplre驱动D型触发器④和D型触发器⑤产生信号test_g和鉴频鉴相锁存信号s222，波形如图6b所示。鉴频鉴相锁存信号s222(D型触发器⑤的输出端QN)与图2的E部分中10个D型触发器的CP端均相连，在信号S222的上升沿将鉴频结果和鉴相结果分别存入鉴频鉴相结果存储电路的这10个D型触发器中。信号test_g用于锁存rec计数器的输出值。

2、鉴频电路

鉴频电路是对输入时钟f_ref(dplwr)和本地数控振荡器输出时钟fdco(dplre)进行动态比较，也就是对写、读平滑FIFO的频率进行比较，而这种比较又是通过对写时钟f_ref和读时钟f_dco分别进行计数，然后进行运算处理得到。

在本发明中，鉴频电路由四部分电路组成：dplwr计数电路、dplre计数电路、锁存模块和差值运算(减法)电路。

2.1 dplwr计数电路

dplwr计数电路对应于图2中的wrc模块，wrc模块具体电路如图7所示，这是一个模64计数电路，由六个D触发器构成。clk是时钟信号，下降沿有效；wrc模块的计数的结果逐位由c0、c1、c2、c3、c4、c5输出，表明动态写计数的个数；rd为高有效的初始化信号。值得注意的是图中低五位用的是带复位的D触发器(对应于图7中D触发器②～⑥)，高一位是带置位的D触发器(对应于图7中D触发器⑦)，这样，初始化后的值为二进制数100000，即从32开始计数。由于SDH的STM-1帧结构的特定原因，在V1字节对应脉冲v1时间，该计数器的计数值不会变化。

2.2 dplre计数电路

dplre计数电路对应于图2中的rec模块，rec模块的具体电路如图8所示，这是一个模64计数器，由六个D触发器构成。clk为时钟信号，上升沿有效；rd为异步复位信号，低电平有效；se为同步复位信号，高电平有效，若本发明之外的平滑缓冲器FIFO发生溢出或读空时，se使计数器同步复位。计数器的初始值为二进制数000000，即计数器从0开始读计数，计数的结果逐位从C0、C1、C2、C3、C4、C5输出。

2.3锁存模块

锁存模块对应于图2中的C部分，用于将rec模块的计数值进行锁存；锁存模块由六个ldrd模块构成，这六个ldrd模块的d端分别与rec模块的六个输出端C0～C5相连，这六个ldrd模块的rd端均相连，这六个ldrd模块的l端均相连。

ldrd模块就是锁存器，其结构如图9所示，保证在图6b中的test_g的低电平期间保持不变，不会把图6b中所示的v1脉冲之后的第一脉冲dplre变化的rec模块的计数值锁到锁存器中。

2.4差值运算电路

差值运算(减法)电路对应于图2中的D部分，差值运算电路的输入端分别与rec模块和wrc模块的输出端相连，用于完成两个六位计数器rec模块和wrc模块的差值运算，即计算dplwr计数值与dplre计数值的差值。差值运算电路由六个一位全减器串联组成，一位全减器单元电路如图10所示，图10中MID为被减数，MIS为减数，DEF为本位差值，DEX为本位给下位的借位，UEX为本位向上位的借位。一位全减法器真值见下表2。

表2一位全减法器真值表

这里需要特别注意的是，为提升平衡点，本发明的dplwr和dplre两个计数器初值相差32。这部分电路完成的是整2.048MHz数的差值，因此，认为是鉴频。

3、鉴相电路

鉴相电路对应于图2中B部分，其本质是V1字节指示脉冲v1时刻对应的count模块的计数值，即相差。

图2中鉴相电路由四个D型触发器构成，这四个D型触发器的输入端D分别与count模块的四个输出端相连，这四个D型触发器的CP端均与图2的A部分(时间产生电路)的D型触发器①的输出端Q相连，这四个D型触发器的输出端Q分别与图2的E部分(鉴频鉴相结果存储电路)中低四位的四个D型触发器的输出端D相连。

由于dplre是从fs＝58.32MHz的时钟分频而来，说明二者是同步关系，而v1脉冲与58.32MHz的时钟没有相位关系，用58.32MHz的时钟同步v1信号，得到鉴相锁存信号s180(如图6b)所示，用信号s180锁存count模块的计数结果，信号s180的上升沿把count模块的输出信号dco4、dco8、dco16和dcout分别存入图2中B部分的四个D型触发器中。

4、鉴频鉴相结果存储电路

鉴频鉴相结果存储电路对应于图2中的E部分，由10个D型触发器构成，用于存储鉴频结果和鉴相结果。这10个D型触发器的输入端D分别与图2的D部分(差值运算电路)的六个输出端，以及图2中B部分(鉴相结果存储电路)的四个输出端相连。

在图6b所示鉴频鉴相锁存信号s222的上升沿将鉴频结果(6位二进制数)和鉴相结果(4位二进制数)分别存入相应的这10个D型触发器中。

三、环路滤波器

环路滤波器的输入端与上述鉴频鉴相结果存储电路的输出端相连。环路滤波器对应于图2中的F部分，F部分为串行减法器，是十一位全减器的最基本单元，将减数固定为十一位二进制数110_0000_0000，以消除wrc模块计数器初值不为0的带来的影响。用这个二进制数减去图2的E部分(鉴频鉴相结果存储电路)中的10个D型触发器的输出值。全减器的电路结构如图10所示。由于被减数为二进制数110_0000_0000的关系，11位全减器的电路简化为图2的F部分。

Claims (8)

1.SDH***中E1支路信号输出平滑锁相环，其特征在于：包括数控振荡器、鉴频鉴相器和环路滤波器；

所述鉴频鉴相器用于检测输入参考信号dplwr和目标时钟信号dplre之间的频率相位的差异，产生10位频率相位误差信号；所述环路滤波器将鉴频鉴相器输出的10位频率相位误差信号进行处理，产生11位低位控制信号；

所述数控振荡器根据接收到的6位高位控制信号和11位低位控制信号将频率为f_s的高频时钟信号分频为频率为f_dplre的目标时钟信号dplre；所述f_s＝58.32MHz；所述f_dplre＝2.048MHz；所述6位高位控制信号为二进制数011110。

2.根据权利要求1所述的SDH***中E1支路信号输出平滑锁相环，其特征在于：所述数控振荡器由17级串行累加器和5位模28/29计数器组成；

所述17级串行累加器由17个累加器组成，这17个累加器的高端和低端依次连接，且第一个累加器的高端接模28/29计数器的控制端，最后一个累加器的低端接地；

所述6位高位控制信号和11位低位控制信号依次从所述17个累加器的in端输入，用于控制模28/29计数器对所述频率为f_s的高频时钟信号进行分频，所述模28/29计数器的dcout端输出分频所得到目标时钟信号dplre。

3.根据权利要求2所述的SDH***中E1支路信号输出平滑锁相环，其特征在于：所述鉴频鉴相器包括时间产生电路、鉴频电路、鉴相结果存储电路和鉴频鉴相结果存储电路；

所述时间产生电路用于对v1信号和目标时钟信号dplre进行同步化处理，并产生鉴相锁存信号s180和鉴频鉴相锁存信号s222；

鉴相锁存信号s180用于将模28/29计数器的输出信号存入鉴相结果存储电路；

鉴频鉴相锁存信号s222用于将鉴频结果和鉴相结果存入鉴频鉴相结果存储电路；

所述v1信号是SDH***的TU-12中的V1字节指示脉冲，v1信号作为鉴频、鉴相时刻；

所述鉴频电路包括dplwr计数电路、dplre计数电路、锁存模块和差值运算电路；鉴频电路用于对信号dplwr和信号dplre的频率进行动态比较；

所述dplwr计数电路和dplre计数电路均为6位计数器；

所述锁存模块由6个锁存器构成，6个锁存器的输入端分别与dplre计数电路的6个输出端相连；锁存模块用于锁存dplre计数电路的计数值；

所述差值运算电路的输入端与dplwr计数电路的输出端和锁存模块的输出端均相连；所述差值运算电路用于完成dplwr计数电路和dplre计数电路的6位计数结果的差值，该差值即为鉴频结果；

所述鉴相结果存储电路与所述模28/29计数器的输出端相连，用于锁存v1时刻对应的模28/29计数器的4位计数值，该4位计数值即为鉴相结果；所述鉴频鉴相结果存储电路的输入端与所述鉴频电路和鉴相结果存储电路的输出端均相连，其中，鉴频鉴相结果存储电路中高6位对应的输入端与鉴频电路的6个输出端相连，鉴频鉴相结果存储电路中低4位对应的输入端与鉴相结果存储电路的4个输出端相连；所述鉴频鉴相结果存储电路用于存储6位鉴频结果和4位鉴相结果；所述鉴频鉴相结果存储电路的输出端与所述环路滤波器的输入端相连；

所述6位鉴频结果和4位鉴相结果组成所述10位频率相位误差信号。

4.根据权利要求3所述的SDH***中E1支路信号输出平滑锁相环，其特征在于：所述dplwr计数电路的初始值为二进制数100000；所述dplre计数电路的初始值为二进制数000000。

5.根据权利要求4所述的SDH***中E1支路信号输出平滑锁相环，其特征在于：所述环路滤波器为11位全减器，减数固定为11位二进制数110_0000_0000；；环路滤波器用于计算该11位二进制数与存储电路中的10位二进制数的差值，该差值即为所述11位低位控制信号。

6.根据权利要求3所述的SDH***中E1支路信号输出平滑锁相环，其特征在于：所述dplwr计数电路为模64计数电路，由六个D触发器构成，所述六个D触发器的输出端分别与dplwr计数电路的六个输出端相连；其中，六位二进制计数值中低五位所对应的五个D触发器为带复位的D触发器，六位二进制计数值中高一位所对应的D触发器为带置位的D触发器。

7.基于权利要求1所述的SDH***中E1支路信号输出平滑锁相环的分频方法，将频率为58.32MHz的高频时钟信号分频为频率为2.048MHz的目标时钟信号dplre，其特征在于：包括以下步骤：

1)将外部参考信号dplwr和数控振荡器产生的目标时钟信号dplre送入鉴频鉴相器；

2)鉴频鉴相器输出10位频率相位误差信号；

3)环路滤波器对所述10位频率相位误差信号进行处理，产生11位低位控制信号；

4)将6位高位控制信号和所述11位低位控制信号输入数控振荡器对输入数控振荡器的高频时钟信号进行分频，输出目标时钟信号dplre；所述6位高位控制信号为011110。

8.根据权利要求7所述的分频方法，其特征在于：所述步骤4)具体为：

4.1)由分频比58.32/2.048＝28.4765625可知所述高频时钟信号的分频结果是x次28分频和y次29分频的组合；

4.2)利用模28/29计数器控制28分频和29分频的次数，使其满足实现2.048MH的目标时钟信号输出；具体为：

在模28/29计数器dcout的上升沿采样模28/29计数器的控制信号1fo，控制信号1fo为低电平时，模28/29计数器形成对所述高频时钟信号的28分频；控制信号1fo为高电平时，模28/29计数器形成对所述高频时钟信号的29分频；所述控制信号1fo由所述6位高位控制信号和所述11位低位控制信号进行控制。