CN115664397B - 一种pwm调节电路及芯片 - Google Patents
一种pwm调节电路及芯片 Download PDFInfo
- Publication number
- CN115664397B CN115664397B CN202211652902.4A CN202211652902A CN115664397B CN 115664397 B CN115664397 B CN 115664397B CN 202211652902 A CN202211652902 A CN 202211652902A CN 115664397 B CN115664397 B CN 115664397B
- Authority
- CN
- China
- Prior art keywords
- frequency
- value
- register
- duty ratio
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
本发明提供一种PWM调节电路及芯片包括：频率调节模块、占空比调节模块、时钟模块及比较模块，时钟模块给所述PWM调节电路提供时钟基准；频率调节模块通过第一阈值，使PWM信号的频率实现最大值为2N倍基频的精度提升；所述占空比调节模块通过第二阈值，使PWM信号的占空比实现最大值为2M倍的精度提升；比较模块连接于时钟模块、频率调节模块及占空比调节模块的输出端，基于时钟基准进行时钟计数，通过对比时钟计数值与频率调节模块的输出值及对比时钟计数值与占空比调节模块的输出值，生成频率与占空比的精度均得到提升的PWM信号。使PWM信号的频率和分辨率的最小可调精度不受主时钟频率的限制，等效提高了PWM信号的精度。结构简单，操作简便，适用范围广。
Description
技术领域
本发明涉及集成电路设计与应用技术领域，特别是涉及一种PWM调节电路及芯片。
背景技术
PWM即脉冲宽度调制(Pulse Width Modulation)技术，广泛应用于驱动电源、电机、LED照明、音频功放等。对于传统的计数型PWM电路，其占空比、频率均由共同的主时钟周期决定，通过寄存器配置设定PWM信号的频率和占空比，当寄存器配置完成后，PWM信号的频率和占空比的最高精度等于一个主时钟周期，在不使用预分频器的情况下，PWM信号的频率和占空比无法得到提升。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PWM调节电路及芯片，用于解决现有技术中在不使用预分频器的前提下，如何实现PWM信号的频率与占空比的精度均得到提升的问题。
为实现上述目的及其他相关目的，本发明提供一种PWM调节电路，所述PWM调节电路包括：频率调节模块、占空比调节模块、时钟模块及比较模块，其中：
所述时钟模块给所述PWM调节电路提供时钟基准；
所述频率调节模块通过第一阈值，使PWM信号的频率实现最大值为2N倍基频的精度提升，其中，N为大于等于1的自然数；
所述占空比调节模块通过第二阈值，使PWM信号的占空比实现最大值为2M倍的精度提升，其中，M为大于等于1的自然数；
所述比较模块连接于所述时钟模块、所述频率调节模块及所述占空比调节模块的输出端，基于时钟基准进行时钟计数，通过对比时钟计数值与所述频率调节模块的输出值及对比时钟计数值与所述占空比调节模块的输出值，生成频率与占空比的精度均得到提升的PWM信号。
可选地，所述频率调节模块包括频率寄存器与频率提升器，其中，所述频率提升器的输入端与所述频率寄存器的输出端连接，经所述频率提升器生成所述第一阈值。
可选地，所述频率寄存器包括整数位频率寄存器与小数位频率寄存器，其中，所述整数位频率寄存器确定所述第一阈值的整数位；所述小数位频率寄存器确定所述第一阈值的小数位，其中，所述小数位频率寄存器有N种输出值，各所述输出值构成等差数列，所述等差数列的首项为0，公差为1/2N，且所述等差数列的最大值小于1。
可选地，所述频率提升器包括：第一循环计数器、第一加1判断器、第一加法器及第一编码器，其中：
所述第一加法器与所述整数位频率寄存器及数字“1”连接；
所述第一循环计数器用于产生循环周期，其中，所述循环周期的数量为2N；
所述第一加1判断器的输入端与所述第一循环计数器的输出端及所述小数位频率寄存器的输出端连接；
所述第一编码器的输入端与所述第一加法器的输出端、所述整数位频率寄存器的输出端及所述第一加1判断器的输出端连接，其中，所述第一编码器的编码值的位数等于N，所述第一编码器的编码值与所述小数位频率寄存器的输出值一一对应；基于所述第一编码器的编码值，以确定所述第一加法器是否进行所述第一阈值的整数位与数字“1”的相加操作，其中，各所述循环周期中进行所述相加操作的数量等于所述第一编码器的编码值。
可选地，所述占空比调节模块包括占空比寄存器与占空比提升器，其中，所述占空比提升器的输入端与所述空比寄存器的输出端连接，经所述占空比提升器生成所述第二阈值。
可选地，所述占空比寄存器包括整数位占空比寄存器与小数位占空比寄存器，其中，所述整数位占空比寄存器的值等于所述第二阈值的整数位的值；所述小数位占空比寄存器的值等于所述第二阈值的小数位的值，其中，所述小数位占空比寄存器有M种输出值，各所述输出值构成等差数列，所述等差数列的首项为0，公差为1/2M，且所述等差数列的最大值小于1。
可选地，所述占空比提升器包括：第二循环计数器、第二加1判断器、第二加法器及第二编码器，其中：
所述第二加法器与所述整数位占空比寄存器及数字“1”连接；
所述第二循环计数器用于产生循环周期，其中，所述循环周期的数量为2M；
所述第二加1判断器的输入端与所述第二循环计数器的输出端及所述小数位占空比寄存器的输出端连接；
所述第二编码器的输入端与所述第二加法器的输出端、所述整数位占空比寄存器的输出端及所述第二加1判断器的输出端连接，其中，所述第二编码器的编码值的位数等于M，所述第二编码器的编码值与所述小数位占空比寄存器的输出值一一对应；基于所述第二编码器的编码值，以确定所述第二加法器是否进行所述第二阈值的整数位与数字“1”的相加操作，其中，各所述循环周期中进行所述相加操作的数量等于所述第二编码器的编码值。
可选地，所述时钟模块包括锁相环。
可选地，所述比较模块包括：计数器、频率比较器、占空比比较器及PWM输出控制单元，其中：
所述计数器的输入端与所述时钟模块的输出端连接；
所述频率比较器与所述计数器及所述频率调节模块连接，其中，当所述计数器的计数值超过所述第一阈值时，所述频率比较器输出清零信号，所述清零信号使所述计数器重新计数；
所述占空比比较器与所述计数器及所述占空比调节模块连接，其中，所述占空比比较器通过对比所述计数器与所述占空比调节模块的输出值，得到频率与占空比的精度均得到提升的PWM信号；
所述PWM输出控制单元的输入端与所述占空比比较器的输出端连接，将PWM信号输出；并将PWM信号的频率信息加载至所述频率比较器，使频率同步。
为实现上述目的及其他相关目的，本发明提供一种芯片，用于生成频率与占空比的精度均得到提升的PWM信号，所述芯片包括至少一个所述PWM调节电路。
如上所述，本发明的一种PWM调节电路及芯片，具有以下有益效果：
1) 本发明的PWM调节电路及芯片，使PWM信号的频率和分辨率的最小可调精度不受主时钟频率的限制，等效提高了PWM信号的精度。
2) 本发明的PWM调节电路及芯片，结构简单，操作简便，适用范围广。
附图说明
图1显示为本发明的PWM调节电路示意图。
图2显示为本发明的频率调节模块的电路示意图。
图3显示为频率的精度提升后的PWM信号示意图。
图4显示为本发明的占空比调节模块的电路示意图。
图5显示为占空比的精度提升后的PWM信号示意图。
附图标记说明
1-PWM调节电路；11-频率调节模块；111-频率寄存器；1111-整数位频率寄存器；1112-小数位频率寄存器；112-频率提升器；1121-第一循环计数器；1122-第一加1判断器；1123-第一加法器；1124-第一编码器；12-时钟模块；121-锁相环；13-占空比调节模块；131-占空比寄存器；1311-整数位占空比寄存器；1312-小数位占空比寄存器；132-占空比提升器；1321-第二循环计数器；1322-第二加1判断器；1323-第二加法器；1324-第二编码器；14-比较模块；141-频率比较器；142-占空比比较器；143-计数器；144-PWM输出控制单元。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1至图5所示，本实施例提供一种PWM调节电路1，所述PWM调节电路1包括：频率调节模块11、占空比调节模块13、时钟模块12及比较模块14，其中：
如图1所示，时钟模块12给PWM调节电路1提供时钟基准。
具体地，作为示例，时钟模块12包括锁相环121。需要说明的是，锁相环是一种反馈电路，锁相环的作用是使得电路上的时钟和某一外部时钟的相位同步，锁相环通过比较外部信号的相位和由压控晶振的相位来实现同步，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在本实施例中，锁相环121通过相位同步，为比较模块14中计数器143提供主时钟PLL_CLK，一个主时钟PLL_CLK的周期即为PWM信号原始最小的可调精度d。需要进一步说明的是，锁相环通常由鉴相器(PD，Phase Detector)、滤波器(LF，Loop Filter)和压控振荡器(VCO，Voltage ControlledOscillator)组成前向通路，由预分频器组成频率相位的反馈通路，锁相环121具体的具体设置在这里就不一一赘述，本实施例所要解决在不使用预分频器的前提下，如何提升PWM信号的频率与占空比的精度。
如图1所示，频率调节模块11通过第一阈值UFREQ，使PWM信号的频率实现最大值为2N倍基频的精度提升，其中，N为大于等于1的自然数。
具体地，作为示例，如图2所示，频率调节模块11包括频率寄存器111与频率提升器112，其中，频率提升器112的输入端与频率寄存器111的输出端连接，经频率提升器112生成所述第一阈值UFREQ。
更具体地，如图2所示，频率寄存器111包括整数位频率寄存器1111与小数位频率寄存器1112，其中，整数位频率寄存器1111确定第一阈值UFREQ的整数位，其中，第一阈值UFREQ的整数位的值为φ；小数位频率寄存器1112确定第一阈值UFREQ的小数位，其中，小数位频率寄存器1112有N种输出值，各所述输出值构成等差数列，等差数列的首项为0，公差为1/2N，且等差数列的最大值小于1。需要说明的是，当N等于2时，即PWM信号的频率实现最大值为4倍基频的精度提升，小数位频率寄存器1112有4种输出值，分别为0、0.25、0.5、0.75。需要补充说明的是，因为有小数位存在，第一阈值UFREQ为动态变化的数值，动态变化量由小数位频率寄存器1112决定，而小数位频率寄存器1112值的种类数量与第一编码器1124相关。
更具体地，如图2所示，频率提升器112包括：第一循环计数器1121、第一加1判断器1122、第一加法器1123及第一编码器1124，其中：
第一加法器1123与整数位频率寄存器1111及数字“1”连接，其中，第一加法器1123经过加法操作后，得到φ+1；
第一循环计数器1121用于产生循环周期，其中，循环周期的数量为2N，当N等于2时，循环周期的数量为4；
第一加1判断器1122的输入端与第一循环计数器1121的输出端及小数位频率寄存器1112的输出端连接；
第一编码器1124的输入端与第一加法器1123的输出端、整数位频率寄存器1111的输出端及第一加1判断器1122的输出端连接，其中，第一编码器1124的编码值的位数等于N，第一编码器1124的编码值与小数位频率寄存器1112的输出值一一对应，当N等于2时，第一编码器1124的编码值分别为00、01、10、11，其中，00、01、10、11均为二进制编码值，00对应的小数位频率寄存器1112的输出值为0、01对应的小数位频率寄存器1112的输出值为0.25、10对应的小数位频率寄存器1112的输出值为0.5、11对应的小数位频率寄存器1112的输出值为0.75；基于第一编码器1124的编码值，以确定第一加法器1123是否进行第一阈值UFREQ的整数位与数字“1”的相加操作，其中，各循环周期中进行相加操作的数量等于第一编码器1124的编码值，其中，当第一编码器1124的编码值为00，00换算成十进制为0，说明第一阈值UFREQ的整数位与数字“1”不进行加法操作；当第一编码器1124的编码值为01，01换算成十进制为1，说明第一阈值UFREQ的整数位与数字“1”进行1次加法操作；当第一编码器1124的编码值为10，10换算成十进制为2，说明第一阈值UFREQ的整数位与数字“1”进行2次加法操作；当第一编码器1124的编码值为11，11换算成十进制为3，说明第一阈值UFREQ的整数位与数字“1”进行3次加法操作，对应关系如下：
| 第一编码器[1:0] | 第1循环周期 | 第2循环周期 | 第3循环周期 | 第4循环周期 |
| 00 | φ | φ | φ | φ |
| 01 | φ | φ | φ | φ+1 |
| 10 | φ | φ+1 | φ | φ+1 |
| 11 | φ | φ+1 | φ+1 | φ+1 |
其中，00、01、10、11对应的时序关系如图3所示。
根据上述对应关系可知，当第一编码器1124的编码值为00时，PWM信号的频率提升的精度为0；当第一编码器1124的编码值为01时，PWM信号的频率提升的精度为0.25d，其中，一个主时钟PLL_CLK的周期即为PWM信号原始最小的频率可调精度d，这是因为第一阈值UFREQ的整数位与数字“1”进行1次加法操作，循环周期的数量为4，将数字“1”平均分配在4个循环周期中，即可以得到0.25，0.25与PWM信号原始最小的频率可调精度做加权操作后得到0.25d，同时，0.25为小数位频率寄存器1112的输出值。需要说明的是，第一阈值UFREQ的整数位与数字“1”进行1次加法操作并不一定局限在第4循环周期内，应根据具体的使用场景进行灵活设置。同理，当第一编码器1124的编码值为10时，PWM信号的频率提升的精度为0.5d；当第一编码器1124的编码值为11时，PWM信号的频率提升的精度为0.75d，具体的推导过程在这里就不一一赘述。
如图1所示，占空比调节模块13通过第二阈值UDUTY，使PWM信号的占空比实现最大值为2M倍的精度提升，其中，M为大于等于1的自然数。
具体地，作为示例，如图1所示，占空比调节模块13包括占空比寄存器131与占空比提升器132，其中，占空比提升器132的输入端与占空比寄存器131的输出端连接，经占空比提升器132生成所述第二阈值UDUTY。
更具体地，如图4所示，占空比寄存器131包括整数位占空比寄存器1311与小数位占空比寄存器1312，其中，整数位占空比寄存器1311的值等于第二阈值UDUTY的整数位的值，其中，第二阈值UDUTY的整数位的值为δ；小数位占空比寄存器1312的值等于第二阈值UDUTY的小数位的值，其中，小数位占空比寄存器1312有M种输出值，各输出值构成等差数列，等差数列的首项为0，公差为1/2M，且所述等差数列的最大值小于1。需要说明的是，当M等于2时，即PWM信号的占空比实现最大值为4倍基频的精度提升，小数位占空比寄存器1312有4种输出值，分别为0、0.25、0.5、0.75。需要补充说明的是，因为有小数位存在，第二阈值UDUTY为动态变化的数值，动态变化量由小数位占空比寄存器1312决定，而小数位占空比寄存器1312值的种类数量与第二编码器1324相关。
更具体地，作为示例，如图4所示，占空比提升器132包括：第二循环计数器1321、第二加1判断器1322、第二加法器1323及第二编码器1324，其中：
第二加法器1323与整数位占空比寄存器1311及数字“1”连接，其中，第二加法器1323与整数位占空比寄存器1311经过加法操作后，得到δ+1；
第二循环计数器1321用于产生循环周期，其中，循环周期的数量为2M，当M等于2时，循环周期的数量为4；
第二加1判断器1322的输入端与第二循环计数器1321的输出端及小数位占空比寄存器1312的输出端连接；
第二编码器1324的输入端与第二加法器1323的输出端、整数位占空比寄存器1311的输出端及第二加1判断器1322的输出端连接，其中，第二编码器的编码值的位数等于M，第二编码器1324的编码值与小数位占空比寄存器1312的输出值一一对应，当M等于2时，第二编码器1324的编码值分别为00、01、10、11，其中，00、01、10、11均为二进制编码值，00对应的小数位占空比寄存器1312的输出值为0、01对应的小数位占空比寄存器1312的输出值为0.25、10对应的小数位占空比寄存器1312的输出值为0.5、11对应的小数位占空比寄存器1312的输出值为0.75；基于第二编码器的编码值，以确定第二加法器1323是否进行第二阈值UDUTY的整数位与数字“1”的相加操作，其中，各循环周期中进行相加操作的数量等于第二编码器1324的编码值，其中，当第二编码器1324的编码值为00，00换算成十进制为0，说明第二阈值UDUTY的整数位与数字“1”不进行加法操作；当第二编码器1324的编码值为01，01换算成十进制为1，说明第二阈值UDUTY的整数位与数字“1”进行1次加法操作；当第二编码器1324的编码值为10，10换算成十进制为2，说明第二阈值UDUTY的整数位与数字“1”进行2次加法操作；当第二编码器1324的编码值为11，11换算成十进制为3，说明第二阈值UDUTY的整数位与数字“1”进行3次加法操作，对应关系如下：
| 第二编码器[1:0] | 第1循环周期 | 第2循环周期 | 第3循环周期 | 第4循环周期 |
| 00 | δ | δ | δ | δ |
| 01 | δ | δ | δ | δ+1 |
| 10 | δ | δ+1 | δ | δ+1 |
| 11 | δ | δ+1 | δ+1 | δ+1 |
其中，00、01、10、11对应的时序关系如图5所示。
根据上述对应关系可知，当第二编码器1324的编码值为00时，PWM信号的占空比提升的精度为0；当第二编码器1324的编码值为01时，PWM信号的频率提升的精度为0.25d，其中，一个主时钟PLL_CLK的周期即为PWM信号原始最小的占空比可调精度d，这是因为第二阈值UDUTY的整数位与数字“1”进行1次加法操作，循环周期的数量为4，将数字“1”平均分配在4个循环周期中，即可以得到0.25，0.25与PWM信号原始最小的占空比可调精度做加权操作后得到0.25d，同时，0.25为小数位占空比寄存器1312的输出值。需要说明的是，第二阈值UDUTY的整数位与数字“1”进行1次加法操作并不一定局限在第4循环周期内，应根据具体的使用场景进行灵活设置。同理，当第二编码器1324的编码值为10时，PWM信号的占空比提升的精度为0.5d；当第二编码器1324的编码值为11时，PWM信号的占空比提升的精度为0.75d，具体的推导过程在这里就不一一赘述。
如图1所示，比较模块14连接于时钟模块12、频率调节模块11及占空比调节模块13的输出端，基于时钟基准进行时钟计数，通过对比时钟计数值与频率调节模块11的输出值及对比时钟计数值与占空比调节模块13的输出值，生成频率与占空比的精度均得到提升的PWM信号，其中，频率调节模块11的输出值即为第一阈值UFREQ，占空比调节模块13的输出值即为第二阈值UDUTY。
具体地，作为示例，如图1所示，比较模块14包括：计数器143、频率比较器141、占空比比较器142及PWM输出控制单元144，其中：
计数器143的输入端与时钟模块12的输出端连接，其中，计数器143对时钟模块12提供的主时钟PLL_CLK进行计数；
频率比较器141与计数器143及频率调节模块11连接，其中，当计数器143的计数值CNT超过第一阈值UFREQ时，频率比较器141输出清零信号CNT_CLR，清零信号CNT_CLR使计数器的143重新计数；
占空比比较器142与计数器143及占空比调节模块13连接，其中，占空比比较器142通过对比计数器143的计数值CNT与占空比调节模块13的输出值(即第二阈值UDUTY)，得到频率与占空比的精度均得到提升的PWM信号，其中，占空比比较器142输出的信号为PWM_C；
PWM输出控制单元144的输入端与占空比比较器142的输出端连接，将PWM信号输出，其中，PWM输出控制单元144输出的信号为PWM_O；并将PWM信号(指PWM_O)的频率信息加载(RELOAD)至频率比较器141，使频率同步，其中，频率同步的过程包括：将PWM_O的频率部分加载(RELOAD)至频率比较器141，频率比较器141进一步对比第一阈值UFREQ、计数器143的计数值CNT及PWM_O的频率部分，最终使PWM_C与PWM_O在频率上保持一致。
本实施例还提供一种芯片，用于生成频率与占空比的精度均得到提升的PWM信号，所述芯片包括：至少一个所述PWM调节电路。需要说明的是，所述芯片可以通过IP核进行设置，其中，IP核（全称：Semiconductor intellectual property core，中文名全称：知识产权核）；IP核是指芯片中具有独立功能的电路模块的成熟设计。通过重复使用预先设计好的成熟的电路模块，来搭建复杂***，化繁为简，以求一键成“芯”。需要进一步说明的是，所述芯片的设置形式包括但不限于IP核，可以采用ASIC实现，其中，ASIC (ApplicationSpecific Integrated Circuit)即专用集成电路，是指应特定用户要求和特定电子***的需要而设计、制造的集成电路。进一步地，只要能生成频率与占空比的精度均得到提升的PWM信号，任意芯片的设置形式均适用，并不以本实施例为限。
综上所述，本发明的一种PWM调节电路及芯片包括：频率调节模块、占空比调节模块、时钟模块及比较模块，其中：所述时钟模块给所述PWM调节电路提供时钟基准；所述频率调节模块通过第一阈值，使PWM信号的频率实现最大值为2N倍基频的精度提升，其中，N为大于等于1的自然数；所述占空比调节模块通过第二阈值，使PWM信号的占空比实现最大值为2M倍的精度提升，其中，M为大于等于1的自然数；所述比较模块连接于所述时钟模块、所述频率调节模块及所述占空比调节模块的输出端，基于时钟基准进行时钟计数，通过对比时钟计数值与所述频率调节模块的输出值及对比时钟计数值与所述占空比调节模块的输出值，生成频率与占空比的精度均得到提升的PWM信号。本发明的PWM调节电路及芯片，使PWM信号的频率和分辨率的最小可调精度不受主时钟频率的限制，等效提高了PWM信号的精度。本发明的PWM调节电路及芯片，结构简单，操作简便，适用范围广。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (6)
1.一种PWM调节电路，其特征在于，所述PWM调节电路至少包括：频率调节模块、占空比调节模块、时钟模块及比较模块，其中：
所述时钟模块给所述PWM调节电路提供时钟基准；
所述频率调节模块通过第一阈值，使PWM信号的频率实现最大值为2N倍基频的精度提升，其中，N为大于等于1的自然数，其中，所述频率调节模块包括频率寄存器与频率提升器，其中，所述频率提升器的输入端与所述频率寄存器的输出端连接，经所述频率提升器生成所述第一阈值，其中，所述频率寄存器包括整数位频率寄存器与小数位频率寄存器，其中，所述整数位频率寄存器确定所述第一阈值的整数位；所述小数位频率寄存器确定所述第一阈值的小数位，其中，所述小数位频率寄存器有N种输出值，各所述输出值构成等差数列，所述等差数列的首项为0，公差为1/2N，且所述等差数列的最大值小于1，其中，所述频率提升器包括：第一循环计数器、第一加1判断器、第一加法器及第一编码器，其中：
所述第一加法器与所述整数位频率寄存器及数字“1”连接；
所述第一循环计数器用于产生循环周期，其中，所述循环周期的数量为2N；
所述第一加1判断器的输入端与所述第一循环计数器的输出端及所述小数位频率寄存器的输出端连接；
所述第一编码器的输入端与所述第一加法器的输出端、所述整数位频率寄存器的输出端及所述第一加1判断器的输出端连接，其中，所述第一编码器的编码值的位数等于N，所述第一编码器的编码值与所述小数位频率寄存器的输出值一一对应；基于所述第一编码器的编码值，以确定所述第一加法器是否进行所述第一阈值的整数位与数字“1”的相加操作，其中，各所述循环周期中进行所述相加操作的数量等于所述第一编码器的编码值；
所述占空比调节模块通过第二阈值，使PWM信号的占空比实现最大值为2M倍的精度提升，其中，M为大于等于1的自然数，其中，所述占空比调节模块包括占空比寄存器与占空比提升器，其中，所述占空比提升器的输入端与所述空比寄存器的输出端连接，经所述占空比提升器生成所述第二阈值；
所述比较模块连接于所述时钟模块、所述频率调节模块及所述占空比调节模块的输出端，基于时钟基准进行时钟计数，通过对比时钟计数值与所述频率调节模块的输出值及对比时钟计数值与所述占空比调节模块的输出值，生成频率与占空比的精度均得到提升的PWM信号。
2.根据权利要求1所述的PWM调节电路，其特征在于：所述占空比寄存器包括整数位占空比寄存器与小数位占空比寄存器，其中，所述整数位占空比寄存器的值等于所述第二阈值的整数位的值；所述小数位占空比寄存器的值等于所述第二阈值的小数位的值，其中，所述小数位占空比寄存器有M种输出值，各所述输出值构成等差数列，所述等差数列的首项为0，公差为1/2M，且所述等差数列的最大值小于1。
3.根据权利要求2所述的PWM调节电路，其特征在于：所述占空比提升器包括：第二循环计数器、第二加1判断器、第二加法器及第二编码器，其中：
所述第二加法器与所述整数位占空比寄存器及数字“1”连接；
所述第二循环计数器用于产生循环周期，其中，所述循环周期的数量为2M；
所述第二加1判断器的输入端与所述第二循环计数器的输出端及所述小数位占空比寄存器的输出端连接；
所述第二编码器的输入端与所述第二加法器的输出端、所述整数位占空比寄存器的输出端及所述第二加1判断器的输出端连接，其中，所述第二编码器的编码值的位数等于M，所述第二编码器的编码值与所述小数位占空比寄存器的输出值一一对应；基于所述第二编码器的编码值，以确定所述第二加法器是否进行所述第二阈值的整数位与数字“1”的相加操作，其中，各所述循环周期中进行所述相加操作的数量等于所述第二编码器的编码值。
4.根据权利要求1所述的PWM调节电路，其特征在于：所述时钟模块包括锁相环。
5.根据权利要求1所述的PWM调节电路，其特征在于：所述比较模块包括：计数器、频率比较器、占空比比较器及PWM输出控制单元，其中：
所述计数器的输入端与所述时钟模块的输出端连接；
所述频率比较器与所述计数器及所述频率调节模块连接，其中，当所述计数器的计数值超过所述第一阈值时，所述频率比较器输出清零信号，所述清零信号使所述计数器重新计数；
所述占空比比较器与所述计数器及所述占空比调节模块连接，其中，所述占空比比较器通过对比所述计数器与所述占空比调节模块的输出值，得到频率与占空比的精度均得到提升的PWM信号；
所述PWM输出控制单元的输入端与所述占空比比较器的输出端连接，将PWM信号输出；并将PWM信号的频率信息加载至所述频率比较器，使频率同步。
6.一种芯片，用于生成频率与占空比的精度均得到提升的PWM信号，其特征在于：所述芯片包括：至少一个如权利要求1-5任意一项所述的PWM调节电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211652902.4A CN115664397B (zh) | 2022-12-22 | 2022-12-22 | 一种pwm调节电路及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211652902.4A CN115664397B (zh) | 2022-12-22 | 2022-12-22 | 一种pwm调节电路及芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115664397A CN115664397A (zh) | 2023-01-31 |
| CN115664397B true CN115664397B (zh) | 2023-04-21 |
Family
ID=85022146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211652902.4A Active CN115664397B (zh) | 2022-12-22 | 2022-12-22 | 一种pwm调节电路及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115664397B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118199580A (zh) * | 2024-05-16 | 2024-06-14 | 西安智多晶微电子有限公司 | 一种多路pwm的实现方法和*** |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004364366A (ja) * | 2003-06-02 | 2004-12-24 | Seiko Epson Corp | Ｐｗｍ制御システム |
| CN102629863A (zh) * | 2012-04-06 | 2012-08-08 | 开源集成电路(苏州)有限公司 | Pwm电路和led驱动电路 |
| CN107222189B (zh) * | 2017-05-03 | 2020-10-23 | 中科众志信通(大连)科技有限公司 | 一种数字脉冲宽度调制器 |
-
2022
- 2022-12-22 CN CN202211652902.4A patent/CN115664397B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN115664397A (zh) | 2023-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8362940B2 (en) | Successive approximation register analog-to-digital converter, and operating clock adjustment method therefor | |
| US7098708B2 (en) | Low-power direct digital synthesizer with analog interpolation | |
| CN115664397B (zh) | 一种pwm调节电路及芯片 | |
| KR20090051143A (ko) | 자기 교정 디지털 펄스-폭 변조기(ｄｐｗｍ) | |
| CN108092662B (zh) | 频率合成装置及其方法 | |
| WO2022128049A1 (en) | Apparatus for digital representation of angular difference | |
| Familier et al. | Second and third-order noise shaping digital quantizers for low phase noise and nonlinearity-induced spurious tones in fractional-$ N $ PLLs | |
| Jin et al. | Quantization Noise Suppression in Fractional-$ N $ PLLs Utilizing Glitch-Free Phase Switching Multi-Modulus Frequency Divider | |
| CN111404550B (zh) | 模数转换器及其时钟产生电路 | |
| US9543960B1 (en) | Multi-stage frequency dividers having duty cycle correction circuits therein | |
| US7215211B2 (en) | Prescaler for a fractional-N synthesizer | |
| US20110089983A1 (en) | Loop type clock adjustment circuit and test device | |
| US9590637B1 (en) | High-speed programmable frequency divider with 50% output duty cycle | |
| CN113630118A (zh) | 时钟倍频的低功率装置和方法 | |
| US8867696B2 (en) | Fractional frequency divider | |
| CN114710154B (zh) | 基于时分复用增益校准的开环小数分频器和时钟*** | |
| CN207896957U (zh) | 一种高速分频器 | |
| CN108055040B (zh) | 一种基于多相位时钟的adc结构及其模数转换方法 | |
| CN207896958U (zh) | 一种具有占空比调节功能的高速分频器 | |
| CN214675120U (zh) | 一种高速连续整数分频电路 | |
| Gupta et al. | Performance Investigation of Binary Counter with Different Clock Gating Networks | |
| Akram et al. | All digital duty-cycle corrector for integrated phase noise improvement in phase-locked loop | |
| US9564904B2 (en) | Asynchronous high-speed programmable divider | |
| CN115664388B (zh) | 一种用于δς小数分频锁相环的三角波发生电路 | |
| Wang et al. | A generic multi-modulus divider architecture for fractional-N frequency synthesisers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |