CN106849946A - 一种小数分频频率综合器及小数分频方法 - Google Patents

一种小数分频频率综合器及小数分频方法 Download PDF

Info

Publication number
CN106849946A
CN106849946A CN201611143304.9A CN201611143304A CN106849946A CN 106849946 A CN106849946 A CN 106849946A CN 201611143304 A CN201611143304 A CN 201611143304A CN 106849946 A CN106849946 A CN 106849946A
Authority
CN
China
Prior art keywords
frequency
signal
input
output
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611143304.9A
Other languages
English (en)
Inventor
李路
朱进宇
邹光南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Space Star Technology Co Ltd
Original Assignee
Space Star Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Space Star Technology Co Ltd filed Critical Space Star Technology Co Ltd
Priority to CN201611143304.9A priority Critical patent/CN106849946A/zh
Publication of CN106849946A publication Critical patent/CN106849946A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种小数分频频率综合器及小数分频方法，其中，所述小数分频频率综合器包括依次连接并构成锁相环的压控振荡器、预分频电路、多模分频器、时钟加抖电路、鉴频鉴相器、电荷泵以及环路滤波器。所述预分频电路输出的两路信号中，一路信号输入所述多模分频器中，另一路信号作为采样触发信号输入所述时钟加抖电路中；所述时钟加抖电路的输出信号与预设参考时钟信号共同输入所述鉴频鉴相器中；所述鉴频鉴相器的输出信号控制所述电荷泵向所述环路滤波器注入或者收取电流。本发明提供的小数分频频率综合器及小数分频方法，能够抑制链路中的小数杂散，从而提高输出频谱的质量。

Description

一种小数分频频率综合器及小数分频方法
技术领域
本发明涉及射频前端技术领域，具体涉及一种小数分频频率综合器及小数分频方法。
背景技术
随着锁相环在现阶段RFIC(Radio Frequency Integrated Circuit，射频集成电路)及SoC(System on Chip，***级芯片)中的应用越来越广泛，高精度、低功耗的锁相环在近几十年得到了飞速的发展。当前，用于计量定标的高性能信号发生器通常要求输出频率分辨率达到赫兹量级。然而，传统的整数型锁相环由于其自身电路特点，其输出频率解析度较低，无法满足对输出频率精度要求较高的***要求。小数分频频率综合器以在同样的参考频率下可实现更高的频率分辨率的优点而取代了传统的整数分频频率综合器。然而在现有的技术条件下，还无法直接实现小数分频，只能用可变整数分频器采用一种平均的方法来实现小数分频功能。但小数分频锁相环虽然可以达到很高的调频精度，其本身也存在缺陷：小数杂散往往较高，从而影响锁相环输出频谱的质量。
发明内容
本发明实施例的目的在于提供一种小数分频频率综合器及小数分频方法，能够抑制链路中的小数杂散，从而提高输出频谱的质量。
为实现上述目的，本发明实施例一方面提供一种小数分频频率综合器，包括依次连接并构成锁相环的压控振荡器、预分频电路、多模分频器、时钟加抖电路、鉴频鉴相器、电荷泵以及环路滤波器；其中，所述预分频电路输出的两路信号中，一路信号输入所述多模分频器中，另一路信号作为采样触发信号输入所述时钟加抖电路中；所述时钟加抖电路的输出信号与预设参考时钟信号共同输入所述鉴频鉴相器中；所述鉴频鉴相器的输出信号控制所述电荷泵向所述环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。
进一步地，所述小数分频频率综合器还包括与所述多模分频器相连的Delta-sigma调制器，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。
进一步地，所述多模分频器输出的两路信号中，一路信号输入所述时钟加抖电路中，另一路信号作为时钟信号输入所述Delta-sigma调制器中。
进一步地，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器，其中，所述多模分频器输出的一路信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；所述预分频电路输出的一路信号输入各个D触发器的触发端；相邻两个D触发器中，前一个D触发器的输出端与后一个D触发器的输入端相连；各个D触发器输出的信号分别输入所述多路选通器的选通端口中；所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中；所述多路选通器的输出信号输入所述鉴频鉴相器中。
为实现上述目的，本申请实施例还提供一种小数分频方法，所述方法包括：将压电振荡器输出的反馈信号经过预分频电路进行分频处理，得到第一分频时钟信号；将所述第一分频时钟信号通过多模分频器再次进行分频处理，得到第二分频时钟信号；将所述第一分频时钟信号和所述第二分频时钟信号分别作为采样触发信号和待处理信号输入时钟加抖电路，得到经过加抖处理的输出时钟信号；将所述输出时钟信号和预设参考时钟信号共同输入鉴频鉴相器中，并利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。
进一步地，所述方法还包括：将所述第二分频时钟信号输入与所述多模分频器相连的Delta-sigma调制器中，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。
进一步地，控制所述多模分频器的分频比的步骤包括：所述Delta-sigma调制器将预设分数频率调节控制字转换为两位动态控制字；所述Delta-sigma调制器将所述两位动态控制字与预设整数频率调节控制字进行相加，并将相加的结果输入所述多模分频器的控制字端口，使得所述多模分频器根据所述相加的结果确定当前的分频比。
进一步地，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器；相应地，经过加抖处理的输出时钟信号按照下述方式确定：将所述第二分频时钟信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；将所述第一分频时钟信号输入各个D触发器的触发端；将各个D触发器输出的信号分别输入所述多路选通器的选通端口中；将所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中，以选择其中一个D触发器输出的信号作为所述经过加抖处理的输出时钟信号。
进一步地，利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流具体包括：所述鉴频鉴相器根据所述输出时钟信号和预设参考时钟信号之间的相位差，生成与所述相位差极性相同并且与所述相位差成正比的控制信号；根据所述控制信号的极性和绝对值，控制所述电荷泵向所述环路滤波器注入或者收取电流。
进一步地，根据所述控制信号的极性和绝对值，控制所述电荷泵向所述环路滤波器注入或者收取电流具体包括：当所述控制信号的极性为正时，控制所述电荷泵向所述环路滤波器注入与所述控制信号的绝对值成预设比例的电流；当所述控制信号的极性为负时，控制所述电荷泵向所述环路滤波器收取与所述控制信号的绝对值成预设比例的电流。
采用上述技术方案，本发明至少可取得下述技术效果：
时钟加抖电路通过对多模分频器的输出时钟加入随机抖动，从而可以降低鉴频鉴相器输出信号中相位误差的周期性，从而抑制小数分频频率综合器输出时钟频谱上的小数杂散，提高了输出频谱的质量，改善了因小数杂散过于严重而给小数分频频率综合器的应用带来的限制。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施例的内容和这些附图获得其他的附图。
图1是本实施例所述的小数分频频率综合器的结构示意图；
图2是本实施例中时钟加抖电路的示意图；
图3是本实施例所述的小数分频方法的流程图。
贯穿附图，应该注意的是，相似的标号用于描绘相同或相似的元件、特征和结构。
具体实施方式
提供以下参照附图的描述来帮助全面理解由权利要求及其等同物限定的本公开的各种实施例。以下描述包括帮助理解的各种具体细节，但是这些细节将被视为仅是示例性的。因此，本领域普通技术人员将认识到，在不脱离本公开的范围和精神的情况下，可对本文所述的各种实施例进行各种改变和修改。另外，为了清晰和简洁，公知功能和构造的描述可被省略。
以下描述和权利要求书中所使用的术语和词汇不限于文献含义，而是仅由发明人用来使本公开能够被清晰和一致地理解。因此，对于本领域技术人员而言应该明显的是，提供以下对本公开的各种实施例的描述仅是为了示例性目的，而非限制由所附权利要求及其等同物限定的本公开的目的。
应该理解，除非上下文明确另外指示，否则单数形式也包括复数指代。因此，例如，对“组件表面”的引用包括对一个或更多个这样的表面的引用。
请参阅图1，本申请实施例提供一种小数分频频率综合器。所述小数分频频率综合器包括依次连接并构成锁相环的压控振荡器100、预分频电路200、多模分频器300、时钟加抖电路400、鉴频鉴相器500、电荷泵600以及环路滤波器700。
在本实施方式中，所述预分频电路200输出的两路信号中，一路信号输入所述多模分频器300中，另一路信号作为采样触发信号输入所述时钟加抖电路400中。所述时钟加抖电路400的输出信号与预设参考时钟信号Ref_clk共同输入所述鉴频鉴相器500中。在本实施方式中，所述鉴频鉴相器500的输出信号可以控制所述电荷泵600向所述环路滤波器700注入或者收取电流，以调节提供给所述压控振荡器100的控制电压。
请参阅图2，所述时钟加抖电路400可以包括伪随机序列产生器401、多路选通器402以及依次相连的预设数量的D触发器403，其中，相邻两个D触发器中，前一个D触发器的输出端与后一个D触发器的输入端相连。以下以4个D触发器为例，阐述时钟加抖电路400中的连接关系和工作原理。
在本实施方式中，所述多模分频器300输出的一路信号div_clk输入第一个D触发器的输入端以及所述伪随机序列产生器401的输入端。所述预分频电路200输出的一路信号ctrl_clk输入各个D触发器的触发端。各个D触发器输出的信号分别输入所述多路选通器402的选通端口中。所述伪随机序列产生器401的输出信号输入所述多路选通器402的控制端口中。最终，所述多路选通器402的输出信号可以输入所述鉴频鉴相器500中。
在本实施方式中，4个D触发器可以构成延时链，对输入的信号div_clk依次进行延时。这样处理的目的是延时后信号的相位可以引入随机的抖动，这样便可以最终降低鉴频鉴相器500输出信号中相位误差的周期性，从而能够抑制小数杂散。在本实施方式中，伪随机序列产生器401可以产生两位伪随机码。这两位伪随机码可以构成四种不同的控制信号00、01、10、11。这四种不同的控制信号可以分别对应四个D触发器的输出信号。这样，通过伪随机序列产生器401生成的伪随机码，从而能够选择其中一个D触发器的输出信号通过多路选通器进行输出。在本实施方式中，所述伪随机序列产生器401可以由移位寄存器构成。
在本实施方式中，所述小数分频频率综合器还包括与所述多模分频器300相连的Delta-sigma调制器800。所述Delta-sigma调制器800可以采用MASH1-1结构，从而可以控制所述多模分频器300的分频比。具体地，所述多模分频器300可以输出两路信号，在输出的两路信号中，一路信号可以输入所述时钟加抖电路400中，另一路信号则可以作为时钟信号输入所述Delta-sigma调制器800中，以驱动所述Delta-sigma调制器800正常运行。
在本实施方式中，所述Delta-sigma调制器800可以将预设分数频率调节控制字转换为两位动态控制字。具体地，可以通过对预设分数频率调节控制字进行数字高通滤波，从而转换得到两位动态控制字。然后，所述Delta-sigma调制器可以将所述两位动态控制字与预设整数频率调节控制字进行相加，并将相加的结果输入所述多模分频器300的控制字端口，使得所述多模分频器300根据所述相加的结果确定当前的分频比。具体地，所述多模分频器300通常可以进行2分频和3分频。例如，当多模分频器300的控制字端口接收到的控制字为0时，可以进行2分频；当控制字端口接收到的控制字为1时，可以进行3分频。
在本实施方式中，所述两位动态控制字例如可以是0和1，所述预设整数频率调节控制字例如可以是0，那么在相加之后，可以得到0或者1。通过一段时间里对相加的结果求取平均值，便可以得到控制小数分频比的控制字。
请参阅图3，本申请实施例还提供一种小数分频方法。需要说明的是，虽然下文描述的流程包括以特定顺序出现的多个操作，但是应该清楚了解，这些过程可以包括更多或更少的操作，这些操作可以顺序执行或并行执行(例如使用并行处理器或多线程环境)。所述方法包括以下步骤。
S1：将压电振荡器输出的反馈信号经过预分频电路进行分频处理，得到第一分频时钟信号；
S2：将所述第一分频时钟信号通过多模分频器再次进行分频处理，得到第二分频时钟信号；
S3：将所述第一分频时钟信号和所述第二分频时钟信号分别作为采样触发信号和待处理信号输入时钟加抖电路，得到经过加抖处理的输出时钟信号；
S4：将所述输出时钟信号和预设参考时钟信号共同输入鉴频鉴相器中，并利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。
在本申请一个实施例中，所述方法还包括：
将所述第二分频时钟信号输入与所述多模分频器相连的Delta-sigma调制器中，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。
在本申请一个实施例中，控制所述多模分频器的分频比的步骤包括：
所述Delta-sigma调制器将预设分数频率调节控制字转换为两位动态控制字。然后，所述Delta-sigma调制器将所述两位动态控制字与预设整数频率调节控制字进行相加，并将相加的结果输入所述多模分频器的控制字端口，使得所述多模分频器根据所述相加的结果确定当前的分频比。
在本申请一个实施例中，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器；相应地，经过加抖处理的输出时钟信号按照下述方式确定：
将所述第二分频时钟信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；
将所述第一分频时钟信号输入各个D触发器的触发端；
将各个D触发器输出的信号分别输入所述多路选通器的选通端口中；
将所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中，以选择其中一个D触发器输出的信号作为所述经过加抖处理的输出时钟信号。
在本申请一个实施例中，利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流具体包括：
所述鉴频鉴相器根据所述输出时钟信号和预设参考时钟信号之间的相位差，生成与所述相位差极性相同并且与所述相位差成正比的控制信号。
具体地，所述相位差和控制信号之间可以预先设置一个比例系数，该比例系数可以是大于0的整数。利用相位差乘以该比例系数便可以得到所述控制信号。这样便可以保证相位差和控制信号的极性相同。
然后，可以根据所述控制信号的极性和绝对值，控制所述电荷泵向所述环路滤波器注入或者收取电流。
具体地，在本申请一个实施例中，根据所述控制信号的极性和绝对值，控制所述电荷泵向所述环路滤波器注入或者收取电流具体包括：
当所述控制信号的极性为正时，控制所述电荷泵向所述环路滤波器注入与所述控制信号的绝对值成预设比例的电流；
当所述控制信号的极性为负时，控制所述电荷泵向所述环路滤波器收取与所述控制信号的绝对值成预设比例的电流。
在本实施方式中，所述预设比例也可以是一个大于0的整数。这样，控制信号的绝对值越大，注入或者收取的电流量便越大，从而能够实时调整加载于压控振荡器上的控制电压。
采用上述技术方案，本发明至少可取得下述技术效果：
时钟加抖电路通过对多模分频器的输出时钟加入随机抖动，从而可以降低鉴频鉴相器输出信号中相位误差的周期性，从而抑制小数分频频率综合器输出时钟频谱上的小数杂散，提高了输出频谱的质量，改善了因小数杂散过于严重而给小数分频频率综合器的应用带来的限制。
应该注意的是，如上所述的本公开的各种实施例通常在一定程度上涉及输入数据的处理和输出数据的生成。此输入数据处理和输出数据生成可在硬件或者与硬件结合的软件中实现。例如，可在移动装置或者相似或相关的电路中采用特定电子组件以用于实现与如上所述本公开的各种实施例关联的功能。另选地，依据所存储的指令来操作的一个或更多个处理器可实现与如上所述本公开的各种实施例关联的功能。如果是这样，则这些指令可被存储在一个或更多个非暂时性处理器可读介质上，这是在本公开的范围内。处理器可读介质的示例包括只读存储器(ROM)、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光学数据存储装置。另外，用于实现本公开的功能计算机程序、指令和指令段可由本公开所属领域的程序员容易地解释。
本说明书中的各个实施方式均采用递进的方式描述，各个实施方式之间相同相似的部分互相参见即可，每个实施方式重点说明的都是与其他实施方式的不同之处。
尽管已参照本公开的各种实施例示出并描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。

Claims (10)

1.一种小数分频频率综合器，其特征在于，包括依次连接并构成锁相环的压控振荡器、预分频电路、多模分频器、时钟加抖电路、鉴频鉴相器、电荷泵以及环路滤波器；其中，所述预分频电路输出的两路信号中，一路信号输入所述多模分频器中，另一路信号作为采样触发信号输入所述时钟加抖电路中；所述时钟加抖电路的输出信号与预设参考时钟信号共同输入所述鉴频鉴相器中；所述鉴频鉴相器的输出信号控制所述电荷泵向所述环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。
2.根据权利要求1所述的小数分频频率综合器，其特征在于，所述小数分频频率综合器还包括与所述多模分频器相连的Delta-sigma调制器，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。
3.根据权利要求2所述的小数分频频率综合器，其特征在于，所述多模分频器输出的两路信号中，一路信号输入所述时钟加抖电路中，另一路信号作为时钟信号输入所述Delta-sigma调制器中。
4.根据权利要求1所述的小数分频频率综合器，其特征在于，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器，其中，所述多模分频器输出的一路信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；所述预分频电路输出的一路信号输入各个D触发器的触发端；相邻两个D触发器中，前一个D触发器的输出端与后一个D触发器的输入端相连；各个D触发器输出的信号分别输入所述多路选通器的选通端口中；所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中；所述多路选通器的输出信号输入所述鉴频鉴相器中。
5.一种应用于如权利要求1至4中任一所述的小数分频频率综合器中的小数分频方法，其特征在于，所述方法包括：
将压电振荡器输出的反馈信号经过预分频电路进行分频处理，得到第一分频时钟信号；
将所述第一分频时钟信号通过多模分频器再次进行分频处理，得到第二分频时钟信号；
将所述第一分频时钟信号和所述第二分频时钟信号分别作为采样触发信号和待处理信号输入时钟加抖电路，得到经过加抖处理的输出时钟信号；
将所述输出时钟信号和预设参考时钟信号共同输入鉴频鉴相器中，并利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流，以调节提供给所述压控振荡器的控制电压。
6.根据权利要求5所述的小数分频方法，其特征在于，所述方法还包括：
将所述第二分频时钟信号输入与所述多模分频器相连的Delta-sigma调制器中，所述Delta-sigma调制器采用MASH1-1结构，以控制所述多模分频器的分频比。
7.根据权利要求6所述的小数分频方法，其特征在于，控制所述多模分频器的分频比的步骤包括：
所述Delta-sigma调制器将预设分数频率调节控制字转换为两位动态控制字；
所述Delta-sigma调制器将所述两位动态控制字与预设整数频率调节控制字进行相加，并将相加的结果输入所述多模分频器的控制字端口，使得所述多模分频器根据所述相加的结果确定当前的分频比。
8.根据权利要求5所述的小数分频方法，其特征在于，所述时钟加抖电路包括伪随机序列产生器、多路选通器以及依次相连的预设数量的D触发器；相应地，经过加抖处理的输出时钟信号按照下述方式确定：
将所述第二分频时钟信号输入第一个D触发器的输入端以及所述伪随机序列产生器的输入端；
将所述第一分频时钟信号输入各个D触发器的触发端；
将各个D触发器输出的信号分别输入所述多路选通器的选通端口中；
将所述伪随机序列产生器的输出信号输入所述多路选通器的控制端口中，以选择其中一个D触发器输出的信号作为所述经过加抖处理的输出时钟信号。
9.根据权利要求5所述的小数分频方法，其特征在于，利用所述鉴频鉴相器的输出信号控制电荷泵向环路滤波器注入或者收取电流具体包括：
所述鉴频鉴相器根据所述输出时钟信号和预设参考时钟信号之间的相位差，生成与所述相位差极性相同并且与所述相位差成正比的控制信号；
根据所述控制信号的极性和绝对值，控制所述电荷泵向所述环路滤波器注入或者收取电流。
10.根据权利要求9所述的小数分频方法，其特征在于，根据所述控制信号的极性和绝对值，控制所述电荷泵向所述环路滤波器注入或者收取电流具体包括：
当所述控制信号的极性为正时，控制所述电荷泵向所述环路滤波器注入与所述控制信号的绝对值成预设比例的电流；
当所述控制信号的极性为负时，控制所述电荷泵向所述环路滤波器收取与所述控制信号的绝对值成预设比例的电流。
CN201611143304.9A 2016-12-13 2016-12-13 一种小数分频频率综合器及小数分频方法 Pending CN106849946A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611143304.9A CN106849946A (zh) 2016-12-13 2016-12-13 一种小数分频频率综合器及小数分频方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611143304.9A CN106849946A (zh) 2016-12-13 2016-12-13 一种小数分频频率综合器及小数分频方法

Publications (1)

Publication Number Publication Date
CN106849946A true CN106849946A (zh) 2017-06-13

Family

ID=59139921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611143304.9A Pending CN106849946A (zh) 2016-12-13 2016-12-13 一种小数分频频率综合器及小数分频方法

Country Status (1)

Country Link
CN (1) CN106849946A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109150177A (zh) * 2018-06-26 2019-01-04 杭州雄迈集成电路技术有限公司 一种带加抖机制的小数分频实现方法
CN109936363A (zh) * 2019-03-06 2019-06-25 北京中创锐科信息技术有限公司 宽带小数分频锁相环***及其杂散优化方法
CN110190847A (zh) * 2019-04-26 2019-08-30 西安邮电大学 一种应用于频率合成器的小数n分频电路及方法
CN112803945A (zh) * 2021-01-06 2021-05-14 昆腾微电子股份有限公司 一种小数分频时钟信号的获取方法及装置
CN114421967A (zh) * 2022-01-24 2022-04-29 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
CN114726365A (zh) * 2022-06-06 2022-07-08 深圳市德兴达科技有限公司 一种低噪声锁相环控制电路、装置及方法
CN116094527A (zh) * 2023-04-07 2023-05-09 核芯互联科技(青岛)有限公司 消除游走杂散的积分差分调制器
CN116647233A (zh) * 2023-05-18 2023-08-25 成都电科星拓科技有限公司 一种降低不同分频比相位差的多模分频器、锁相环及芯片

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1361592A (zh) * 2002-01-29 2002-07-31 东南大学 实现帕斯卡三角形数值运算的装置
US20030137359A1 (en) * 2002-01-18 2003-07-24 Nokia Corporation Fractional-n frequency synthesizer with sine wave generator
US20080024240A1 (en) * 2006-07-28 2008-01-31 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-n pll frequency synthesizer
CN102684686A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 一种降低带内相位噪声的锁相环及其相应的工作方法
CN102882520A (zh) * 2012-09-28 2013-01-16 兆讯恒达微电子技术(北京)有限公司 基于sigma-delta锁相环的时钟分频装置和方法
CN104467826A (zh) * 2014-12-18 2015-03-25 中国电子科技集团公司第五十四研究所 一种带加抖整形的△∑小数频率综合器
CN204290940U (zh) * 2014-07-24 2015-04-22 江苏星宇芯联电子科技有限公司 小数分频频率综合器的时钟加抖电路
CN105049039A (zh) * 2015-07-08 2015-11-11 中国电子科技集团公司第四十一研究所 一种用于杂散抑制的小数分频电路
CN105577178A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种宽带低相位噪声Sigma-Delta锁相环

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030137359A1 (en) * 2002-01-18 2003-07-24 Nokia Corporation Fractional-n frequency synthesizer with sine wave generator
CN1361592A (zh) * 2002-01-29 2002-07-31 东南大学 实现帕斯卡三角形数值运算的装置
US20080024240A1 (en) * 2006-07-28 2008-01-31 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-n pll frequency synthesizer
CN102684686A (zh) * 2012-05-09 2012-09-19 上海宏力半导体制造有限公司 一种降低带内相位噪声的锁相环及其相应的工作方法
CN102882520A (zh) * 2012-09-28 2013-01-16 兆讯恒达微电子技术(北京)有限公司 基于sigma-delta锁相环的时钟分频装置和方法
CN204290940U (zh) * 2014-07-24 2015-04-22 江苏星宇芯联电子科技有限公司 小数分频频率综合器的时钟加抖电路
CN104467826A (zh) * 2014-12-18 2015-03-25 中国电子科技集团公司第五十四研究所 一种带加抖整形的△∑小数频率综合器
CN105049039A (zh) * 2015-07-08 2015-11-11 中国电子科技集团公司第四十一研究所 一种用于杂散抑制的小数分频电路
CN105577178A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种宽带低相位噪声Sigma-Delta锁相环

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109150177B (zh) * 2018-06-26 2022-07-19 杭州雄迈集成电路技术股份有限公司 一种带加抖机制的小数分频实现方法
CN109150177A (zh) * 2018-06-26 2019-01-04 杭州雄迈集成电路技术有限公司 一种带加抖机制的小数分频实现方法
CN109936363A (zh) * 2019-03-06 2019-06-25 北京中创锐科信息技术有限公司 宽带小数分频锁相环***及其杂散优化方法
CN109936363B (zh) * 2019-03-06 2023-08-04 北京中创锐科信息技术有限公司 宽带小数分频锁相环***及其杂散优化方法
CN110190847A (zh) * 2019-04-26 2019-08-30 西安邮电大学 一种应用于频率合成器的小数n分频电路及方法
CN112803945A (zh) * 2021-01-06 2021-05-14 昆腾微电子股份有限公司 一种小数分频时钟信号的获取方法及装置
CN112803945B (zh) * 2021-01-06 2023-06-30 昆腾微电子股份有限公司 一种小数分频时钟信号的获取方法及装置
CN114421967A (zh) * 2022-01-24 2022-04-29 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
CN114421967B (zh) * 2022-01-24 2024-05-31 高澈科技(上海)有限公司 相位插值电路、锁相环、芯片及电子设备
CN114726365A (zh) * 2022-06-06 2022-07-08 深圳市德兴达科技有限公司 一种低噪声锁相环控制电路、装置及方法
CN114726365B (zh) * 2022-06-06 2022-08-19 深圳市德兴达科技有限公司 一种低噪声锁相环控制电路、装置及方法
CN116094527A (zh) * 2023-04-07 2023-05-09 核芯互联科技(青岛)有限公司 消除游走杂散的积分差分调制器
CN116647233A (zh) * 2023-05-18 2023-08-25 成都电科星拓科技有限公司 一种降低不同分频比相位差的多模分频器、锁相环及芯片
CN116647233B (zh) * 2023-05-18 2024-04-02 成都电科星拓科技有限公司 一种降低不同分频比相位差的多模分频器、锁相环及芯片

Similar Documents

Publication Publication Date Title
CN106849946A (zh) 一种小数分频频率综合器及小数分频方法
TWI574510B (zh) 電路、時間數位轉換器、積體電路、發射器、接收器及收發器
US8461885B2 (en) Hybrid digital-analog phase locked loops
US9484939B2 (en) Techniques for fractional-N phase locked loops
Lee et al. Jitter transfer characteristics of delay-locked loops-theories and design techniques
US8456206B2 (en) Phase-locked loop lock detect
KR101894868B1 (ko) 회로의 주파수 범위 확장 및 오버-클록킹 또는 언더-클록킹을 위한 장치 및 방법
US7760844B2 (en) Multi-modulus divider with extended and continuous division range
US20110208329A1 (en) Clock synthesis systems, circuits and methods
US8395428B2 (en) Reference clock sampling digital PLL
WO2010059938A1 (en) Method and systems for digital pulse width modulator
KR101611814B1 (ko) 분수 분주형 주파수 합성기의 광범위 멀티－모듈러스 분할기
CN101079632B (zh) 低抖动的扩频时钟发生器
KR101447803B1 (ko) 변조 프로파일 생성장치 및 이를 이용한 다중모드 확산대역 클록발생장치
US7424087B2 (en) Clock divider
US20040027181A1 (en) Clock multiplying PLL circuit
US10305498B1 (en) Frequency and phase measurement circuit
US10469088B1 (en) Multi-GHZ fully synthesizable CMOS fractional divider
US11012080B2 (en) Frequency locked loop, electronic device, and frequency generation method
TWI530102B (zh) 數位式鎖相迴路及其相位頻率偵測器模組
US11509314B2 (en) All-digital phase-locked loop
Ameur et al. Design and FPGA-based multi-channel, low phase-jitter ADPLL for audio data converter
US9036762B2 (en) Generating compatible clocking signals
US20220038106A1 (en) Digital loop filter in all-digital phase-locked loop
CN117997336A (zh) 一种锁相环及信号延迟处理方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170613

RJ01 Rejection of invention patent application after publication