CN110058797A - 存储器***及其操作方法 - Google Patents

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Abstract

本公开涉及一种存储器***，该存储器***包括：存储器装置，包括多个存储块；以及控制器，测量存储块的读取计数，基于所测量的读取计数计算全局读取计数，并且当全局读取计数等于或大于阈值时，控制存储器装置对牺牲块执行读取回收操作。

Description

存储器***及其操作方法
相关申请的交叉引用
本申请要求于2018年1月18日提交的申请号为10-2018-0006385的韩国专利申请的优先权，其公开全文通过引用整体并入本文。
技术领域
本发明的各个示例性实施例涉及一种存储器***，更特别地，涉及一种能够控制读取回收操作的存储器***及其操作方法。
背景技术
计算机环境范例已经转变至使计算***能够随时随地使用的普适计算。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增长。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器***来存储数据。存储器***可用作便携式电子装置的主存储器装置或辅助存储器装置。
与硬盘装置相比，因为存储器***没有移动部件(例如，具有读取/写入磁头的机械臂)，所以它们可提供优良的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的存储器***的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
本发明的各个实施例涉及一种能够执行读取回收操作的存储器***。读取回收操作可基于存储块的读取计数。本发明的各个实施例还涉及一种存储器***的操作方法。
根据本发明的实施例，一种存储器***包括：存储器装置，包括多个存储块；以及控制器，测量存储块的读取计数，基于所测量的读取计数计算全局读取计数，并且当全局读取计数等于或大于阈值时，控制存储器装置对牺牲块执行读取回收操作。
根据本发明的实施例，一种存储器***的操作方法包括：测量多个存储块的读取计数；基于所测量的读取计数计算全局读取计数；以及当全局读取计数等于或大于阈值时，对牺牲块执行读取回收操作。
根据本发明的实施例，一种存储器***包括：存储器装置，包括多个存储块；以及控制器：在基于主机读取量和固定主机读取量之间的关系确定的定时测量每一个存储块的读取计数，基于每一个存储块的读取计数计算全局读取计数；基于读取计数确定哪个块是牺牲块；以及当全局读取计数等于或大于阈值时，对牺牲块执行读取回收操作。
附图说明
图1是示出包括根据本发明的实施例的存储器***的数据处理***的框图。
图2是示出在图1所示的存储器***中采用的存储器装置的示例性配置的示意图。
图3是示出图1所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出包括在根据本发明的实施例的存储器***中的存储器装置和控制器的示意图。
图5是示出根据本发明的实施例的读取回收操作的流程图。
图6是示出常规读取回收操作与根据本发明的实施例的读取回收操作之间的时间线比较的示图。
图7至图15是示意性示出根据本发明的各个实施例的数据处理***的应用示例的示图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，注意到的是，本发明可以不同的其它实施例、形式及其变型来实施，且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将完整和全面并将本发明充分地传达给本发明所属领域的技术人员。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的某些特征，比例可能已经被夸大。
将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。
如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。
将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任意和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。
还注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有明确说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
图1是示出包括根据本发明的实施例的存储器***110的数据处理***100的框图。
参照图1，数据处理***100可包括被可操作地联接至存储器***110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、TV和投影仪的非便携式电子装置。
主机102可包括至少一个OS(操作***)。OS可管理和控制主机102的全部功能和操作。OS可支持在主机102和用户之间提供操作，这可通过数据处理***100或存储器***110来实现或实施。OS可支持用户请求的功能和操作。作为示例而非限制，根据其是否因主机102的移动性而进行定制，OS可被划分成通用OS和移动OS。根据用户的环境，通用OS可被分为个人OS和企业OS。例如，配置为支持向普通用户提供服务的功能的个人OS可包括Windows和Chrome，以及配置为确保和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，被配置为支持向用户提供移动服务的定制化功能和***省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS。主机102可执行OS以对存储器***110执行对应于用户请求的操作。此处，主机102可向存储器***110提供对应于用户请求的多个命令。因此，存储器***110可执行对应于多个命令的特定操作，即执行对应于用户请求的特定操作。
存储器***110可响应于主机102的请求存储用于主机102的数据。存储器***110的非限制性示例可包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC。SD卡可包括迷你-SD卡和微型-SD卡。
存储器***110可包括各种类型的存储装置。包括在存储器***110中的存储装置的非限制性示例可包括诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置：。
存储器***110可包括存储器装置150和控制器130。存储器装置150可存储用于主机102的数据，并且控制器130可控制将数据存储到存储器装置150中。
控制器130和存储器装置150可被集成到单个半导体装置中，单个半导体装置可被包括在如上所述的各种类型的存储器***中。作为示例而非限制，控制器130和存储器装置150可被集成为单个半导体装置以构成SSD。当存储器***110用作SSD时，可提高连接到存储器***110的主机102的操作速度。在另一示例中，控制器130和存储器装置150可集成为单个半导体装置以构成存储卡。例如，控制器130和存储器装置150可构成诸如以下的存储卡：PCMCIA(个人计算机存储卡国际协会)卡，CF卡，SMC(智能媒体卡)，记忆棒，包括RS-MMC和微型-MMC的MMC，包括迷你-SD、微型-SD和SDHC的SD卡，或UFS装置。
存储器***110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数码相机、数字多媒体广播(DMB)播放器、3维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置中的一个、构成计算机网络的各种电子装置中的一个、构成远程信息处理网络的各种电子装置中的一个、射频识别(RFID)装置或构成计算***的各种部件中的一个。
存储器装置150可以是非易失性存储器装置，其即使不供应电力，也可保留存储的数据。存储器装置150可通过写入操作存储从主机102提供的数据，同时通过读取操作将存储在其中的数据输出给主机102。在实施例中，存储器装置150可包括多个存储器管芯(未示出)。每一个存储器可包括多个平面(未示出)。每一个平面可包括多个存储块152至156。存储块152至156中的每一个可包括多个页面。页面中的每一个可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是具有三维(3D)堆叠结构的闪速存储器。
控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可向主机102提供从存储器装置150读取的数据。控制器130可将从主机102提供的数据存储到存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
更具体地，控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、存储器接口单元142和存储器144，其每一个都经由内部总线彼此接合。
主机接口单元132可处理主机102的命令和数据。主机接口单元132可通过诸如以下的各种接口协议中的一个或多个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、小型计算机***接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。主机接口单元132可经由固件来驱动，即经由用于与主机102交换数据的主机接口层(HIL)来驱动。
进一步地，ECC单元138可校正待由存储器装置150处理的数据的错误位，并且可包括ECC编码器和ECC解码器。ECC编码器可对待被编程到存储器装置150中的数据执行错误校正编码以生成添加了奇偶校验位的数据。包括奇偶校验位的数据可被存储在存储器装置150中。ECC解码器可检测并且校正从存储器装置150读取的数据中包含的错误。换言之，ECC单元138可以通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC单元138可输出信号，例如错误校正成功或失败信号。当错误位的数量大于可校正错误位的阈值时，ECC单元138可不校正错误位。ECC单元138可输出错误校正失败信号。
ECC单元138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon)码、卷积码、递归***码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)等。然而，ECC单元138不限于此。ECC单元138可包括用于错误校正的其它相关电路、模块、***或装置。
PMU 140可管理在控制器130中使用和提供的电力。
存储器接口单元142可用作为在控制器130和存储器装置150之间提供接口连接的存储器/存储接口，使得控制器130可响应于来自主机102的请求控制存储器装置150。当存储器装置150是闪速存储器，或具体地是NAND闪速存储器时，存储器接口单元142可以是NAND闪速控制器(NFC)，并且可生成用于存储器装置150的控制信号。存储器接口单元142可在处理器134的控制下提供用于存储器装置150的数据。存储器接口单元142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器接口单元142可支持控制器130和存储器装置150之间的数据传输。存储器接口单元142可使用固件，即闪存接口层(FIL)来与存储器装置150交换数据。
存储器144可用作存储器***110和控制器130的工作存储器。存储器144可存储用于驱动存储器***110和控制器130的数据。控制器130可响应于从主机102输入的请求来控制存储器装置150执行读取操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102。或者，控制器130可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可以是易失性存储器。作为示例而非限制，存储器144可以是静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。存储器144可被设置在控制器130的内部或外部。图1例示设置在控制器130内的存储器144。在实施例中，存储器144可以是具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器。
如上所述，存储器144可包括编程存储器、数据存储器、写入缓冲器/高速缓冲器、读取缓冲器/高速缓冲器、数据缓冲器/高速缓冲器以及映射缓冲器/高速缓冲器中的至少一个，以存储在主机102和存储器装置150之间执行数据写入和读取操作所需的一些数据以及控制器130和存储器装置150执行这些操作所需的其它数据。
处理器134可控制存储器***110的全部操作。处理器134可使用固件来控制存储器***110的全部操作。固件可被称为闪存转换层(FTL)。
例如，控制器130可通过利用微处理器、CPU等实施的处理器134在存储器装置150中执行主机102请求的操作。换言之，控制器130可执行与从主机102输入的命令相对应的命令操作。此处，控制器130可执行作为与从主机102输入的命令相对应的命令操作的前台操作。例如，前台操作可包括对应于写入命令的编程操作、对应于读取命令的读取操作、对应于擦除命令的擦除操作以及对应于作为设置命令的设置参数命令或设置特征命令的参数设置操作。
而且，控制器130可通过利用微处理器或CPU实施的处理器134对存储器装置150执行后台操作。此处，对存储器装置150执行的后台操作可包括：将存储在存储器装置150的存储块152至156之中的一些存储块中的数据复制并处理到其它存储块中的操作，例如垃圾收集(GC)操作；在存储器装置150的存储块152至156之间或存储块152至156的数据之间执行交换的操作，例如损耗均衡(WL)操作；将存储在控制器130中的映射数据存储在存储器装置150的存储块152至156中的操作，例如映射清除(flush)操作；或者管理存储器装置150的坏块的操作，例如检测和处理包括在存储器装置150中的存储块152至156之中的坏块的坏块管理操作。
而且，在根据本发明的实施例的存储器***110中，控制器130可执行与从主机102输入的多个命令相对应的多个命令执行。例如，控制器130可在存储器装置150中执行对应于多个写入命令的多个编程操作、对应于多个读取命令的多个读取操作以及对应于多个擦除命令的多个擦除操作。而且，控制器130可根据命令执行来更新元数据(特别是映射数据)。
控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可以对包括在存储器装置150中的多个存储块152至156中的、在编程操作期间由于NAND闪速存储器的特性而发生编程失败的坏块进行检查的坏块管理操作。管理单元可以将坏块的编程失败的数据写入新存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可降低存储器装置150的使用效率和存储器***110的可靠性。因此，需要更可靠地执行坏块管理操作。在下文中，参照图2至图3详细描述根据本发明的实施例的存储器***的存储器装置。
图2是示出存储器装置150的示意图。图3是示出存储器装置150中的存储块330的存储器单元阵列的示例性配置的电路图。图4是示出存储器装置150的示例性3D结构的示意图。
参照图2，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1。此处，N为大于1的整数。块BLOCK0至BLOCKN-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。此处，M为大于1的整数。此处，虽然描述了存储块中的每一个包括2M个页面，但存储块中的每一个也可包括M个页面。页面的每一个可包括联接到多个字线WL的多个存储器单元。
而且，包括在各个存储块BLOCK0至BLOCKN-1中的存储器单元可以是存储1位数据的单层单元(SLC)存储块或存储2位数据的多层单元(MLC)存储块中的一个或多个。因此，根据存储块中的存储器单元的每一个中可以表示或存储的位的数量，存储器装置150可而包括SLC存储块或MLC存储块。SLC存储块可包括通过每一个存储1位数据的存储器单元实现的多个页面。SLC存储块通常可具有比MCL存储块更高的数据计算性能和更高的耐用性。MLC存储块可包括通过每一个存储多位(例如，2位或更多位)数据的存储器单元实现的多个页面。MLC存储块通常可在空间中具有比SLC存储块更大的数据存储，即具有比SLC存储块更高的集成密度。在另一实施例中，存储器装置150可包括多个三层单元(TLC)存储块。在又一实施例中，存储器装置150可包括多个四层单元(QLC)存储块。TLC存储块可包括在每一个都能够存储3位数据的存储器单元中实现的多个页面。QLC存储块可包括在每一个都能够存储4位数据的存储器单元中实现的多个页面。
尽管为了便于描述，本发明的实施例示例性地描述了存储器装置150可以是非易失性存储器，但是存储器装置150可利用相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM(ReRAM))、铁电随机存取存储器(FRAM)和自旋转移力矩磁性随机存取存储器(STT-RAM(STT-MRAM))中的任意一个来实施。
存储块210、220、230、240可通过编程操作存储从主机102传输的数据。存储块210、220、230、240可通过读取操作将存储在其中的数据传输到主机102。
参照图3，存储块330可包括联接到多个相应的位线BL0至BLm-1的多个单元串340。每列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在漏极选择晶体管DST和源极选择晶体管SST之间，可串联联接多个存储器单元MC0至MCn-1。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可以由能够存储多个位的数据信息的MLC来实施。单元串340中的每一个可电联接到多个位线BL0至BLm-1中的相应的位线。例如，如图3所示，第一单元串联接到第一位线BL0。最后单元串联接到最后位线BLm-1。
虽然图3示出了NAND闪速存储器单元，但本公开不限于此。应注意的是，存储器单元可以是NOR闪速存储器单元，或者包括其中组合了两种或更多种存储器单元的混合闪速存储器单元。而且，应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置或包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器。
存储器装置150可进一步包括电压供给单元310，其产生不同的字线电压，包括编程电压、读取电压和通过电压，以根据操作模式将它们中的一个供应给各个字线。电压供给单元310的电压产生操作可以由控制电路(未示出)来控制。在控制电路的控制下，电压供给单元310可选择存储器单元阵列的存储块(或扇区)中的至少一个，选择所选择的存储块的字线中的至少一个，并且将字线电压提供给所选择的字线和可能需要的未选择的字线。
存储器装置150可包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取(感测和放大)数据。在编程操作期间，读取/写入电路320可用作写入驱动器，其用于根据待被存储在存储器单元阵列中的数据，将电压或电流供给到位线中。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326。页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
读取干扰现象表示以下现象：对包括在特定块中的多个页面执行读取操作并且包括在块中的另一页面的单元电平增加。当读取干扰现象累积时，可能会超过ECC单元138的错误校正能力。当读取计数等于或大于阈值时，读取回收操作表示以下操作：将存储在牺牲块中的有效页面存储在目标块中，并对包括在牺牲块中的剩余页面执行擦除操作以避免不可恢复的错误。
在没有从主机输入命令的情况下，读取回收操作是在控制器130的控制下在存储器装置150中执行的后台操作。当后台操作的执行超出预定时间时，在基于主机的命令而执行的前台操作中可能会出现开销(overhead)。因此，控制器130不会一次对大量的牺牲块执行读取回收操作。通常，控制器130可在预定时间间隔内对预定数量的存储块执行读取回收操作。执行读取回收操作的预定时间间隔可根据存储块的损坏程度(例如，特定存储块处的数据丢失的风险或可能性)来确定。可对在预定时间间隔累积的牺牲块执行读取回收操作。因此，可避免发生不可恢复的错误。
在常规存储器***中，当根据从主机输入的读取命令读取的数据的容量等于或大于预定阈值时，对检测到的读取回收目标块，即牺牲块，执行读取回收操作。
如果基于根据主机的读取命令读取的数据的容量来执行读取回收操作，则可不执行反映存储块的损坏程度的读取回收操作。
如果对特定存储块的数据频繁地执行读取操作，则存储块的读取计数增加，读取干扰现象的频率也会增加，导致发生不可恢复的错误。因此，读取计数等于或大于阈值的存储块可能比读取计数小于阈值的其它存储块具有更高概率发生不可恢复错误，即具有更高的损坏程度。存储块的损坏程度可与存储块的读取计数成比例。虽然响应于从主机输入的读取命令而读取的数据的容量基本相同，但根据测量读取计数的方法或命令的类型，每一个存储块的读取计数可能不同。也就是说，虽然数据的容量彼此相相等，但根据确定读取计数的方法和/或命令的类型，存储块的损坏程度也可能变化。
例如，存储块的损坏程度可以取决于主机命令的类型和/或处理主机命令的类型。例如，虽然根据命令读取的数据的容量彼此相等，但在顺序地访问和输出单个存储块中的数据的情况下测量的读取计数也可能大于随机地或任意地访问和输出数个块中的数据时测量的读取计数。因此，如果在执行顺序读取操作时仅基于根据命令读取的数据的容量来确定是否执行读取回收操作，则对于存储块实际损坏的程度来说，读取回收操作可能被执行得太过频繁。
此外，当执行随机读取操作时，存储块可能被快速损坏并且在根据主机的命令读取的数据的容量达到阈值之前，即在对牺牲块执行读取回收操作之前，可能发生不可恢复的错误。
存储块的损坏程度取决于确定和测量读取计数的方法。虽然根据主机的命令读取的数据的容量彼此相等，但以单个存储块为单位测量的读取计数可能不同于以超级块为单位测量的读取计数。也就是说，虽然数据的容量彼此相等，但存储块的损坏程度也可能根据确定和测量读取计数的方法而被不同地确定。因此，在现有的常规存储器***中，存在的问题在于：仅基于根据主机的命令读取的数据的容量难以正确地确定存储块的实际损坏的程度。
根据本发明的实施例，可基于存储块的实际读取计数而非根据主机的命令读取的数据的容量来执行读取回收操作。因此，根据本发明的实施例，可考虑到存储块的损坏程度来执行对存储块的读取回收操作。
图4是示出包括在根据本发明的实施例的存储器***110中的存储器装置150和控制器130的示意图。
图4示出了本发明涉及的、图1所示的存储器***110的简化的示例性配置。
如图1所示，处理器134可控制存储器***110的全部操作。例如，处理器134可控制在存储器装置150的后台操作中执行的编程操作和读取操作。处理器134可测量存储块的读取计数。
存储器144可存储由处理器134测量的读取计数和响应于从主机102输入的命令而读取的数据。
当从主机102输入读取命令时，处理器134可在包括在存储器装置150中的存储块处读取对应于读取命令的数据。当随命令从主机102一起输入待被读取的数据的逻辑地址时，处理器134可从具有对应于逻辑地址的物理地址的、通过映射操作被识别的存储块读取数据。
处理器134可将响应于从主机102输入的命令而从存储块读取的数据临时存储在存储器144中，并测量所存储的数据的容量。处理器134还可将测量的所存储的数据的容量单独存储在存储器144中。
每当处理器134从存储块读取数据时，处理器134可增加存储块的读取计数，并且可将存储块的读取计数存储在存储器144中。进一步地，处理器134可将存储块的读取计数存储在与存储块分离且独立于存储块的另一存储块中，以为诸如在发生突然断电(SPO)时的等异常情况做好准备。
每当被存储在存储器144中的数据的容量(以下称为“主机读取量TAHR”)变成具有特定常数值的数据容量(以下称为“固定主机读取量FAHR”)的整数倍时，处理器134可测量被存储在存储器144中的读取计数、检测牺牲块并且测量全局读取计数。如下所述，固定主机读取量FAHR可根据存储块的读取计数增加多少而变化。牺牲块是具有等于或大于阈值读取计数的块。全局读取计数可以是所有存储块或一组存储块的读取计数的总和。
当主机读取量TAHR不是固定主机读取量FAHR的整数倍时，处理器134可响应于从主机输入的命令从存储块读取数据。连续地，处理器134可执行增加存储块的读取计数的操作，直到主机读取量TAHR变成固定主机读取量FAHR的整数倍。
每当主机读取量TAHR变成固定主机读取量FAHR的整数倍时，处理器134可通过计算全局读取计数的平均增加率来计算全局读取计数增加率GRCI。当全局读取计数增加率GRCI大于参考增加率SRCI时，处理器134可减少固定主机读取量FAHR。当全局读取计数增加率GRCI小于参考增加率SRCI时，处理器134可增加固定主机读取量FAHR。
参考增加率SRCI可以是全局读取计数增加率GRCI的阈值。每当主机读取量TAHR变成第一固定主机读取量FAHR1的整数倍时，处理器134可测量全局读取计数并通过计算全局读取计数的平均增加率来计算第一全局读取计数增加率GRCI1。
当第一全局读取计数增加率GRCI1大于第一参考增加率SRCI1时，处理器134可计算具有小于第一固定主机读取量FAHR1的值的第二固定主机读取量FAHR2。第一参考增加率SRCI1和第一固定主机读取量FAHR1可以是初始值。处理器134可通过计算第一全局读取计数增加率GRCI1与第一参考增加率SRCI1的比率来从第一固定主机读取量FAHR1计算第二固定主机读取量FAHR2。
处理器134可选择第一全局读取计数增加率GRCI1作为阈值，即第二参考增加率SRCI2。处理器134可将第二全局读取计数增加率GRCI2的大小与第二参考增加率SRCI2的大小进行比较，从而计算随后的固定主机读取量FAHR3。
处理器134可改变固定主机读取量FAHR的大小。随后，处理器134可将存储在存储器144中的全局读取计数与阈值的大小进行比较。当全局读取计数大于阈值时，处理器134可对检测到的牺牲块执行读取回收操作。
图5是示出根据本发明的实施例的示例性读取回收操作的流程图。控制器130可控制存储器装置150执行读取回收操作。
参照图5，在步骤S501中，处理器134可响应于从主机输入的命令从存储块读取数据。处理器134可将其中存储了待基于主机的读取命令读取的数据的页面和包括这些页面的块的地址信息存储在存储器144中。
在步骤S503中，当从存储块读取数据时，处理器134可增加存储块的读取计数。每当处理器134从存储块读取数据时，处理器134可增加存储块的读取计数。处理器134可将存储块的读取计数存储在存储器144中。进一步地，处理器134可将存储块的读取计数存储在与存储块分离且独立于存储块的另一存储块中，以为诸如发生突然断电时的异常情况做准备。管理存储块的读取计数的方式可以变化。读取计数可以单独的块或超级块为单位来测量和增加，其中超级块中的每一个包括多个块。
在步骤S505中，处理器134可根据以下等式确定测量增加的读取计数的定时。因为每当存储块的读取计数增加时，存储器空间可能不足以测量读取计数，所以仅当满足预定条件时，才可对增加的读取计数进行测量和存储。
[等式]
TAHR＝FAHR*N
在等式中，“TAHR”表示主机读取量，“FAHR”表示固定主机读取量，“N”表示自然数。
主机读取量TAHR是基于主机的命令读取的数据的容量，固定主机读取量FAHR是具有特定常数值的数据的容量。每当主机读取量TAHR变成固定主机读取量FAHR的整数倍时，处理器134可测量存储在存储器144中的读取计数，检测牺牲块并测量全局读取计数。
作为在步骤S505中做出的确定的结果，当主机读取量TAHR不是固定主机读取量FAHR的整数倍时(即，在步骤S505中为“否”)，处理器134可基于主机的命令从存储块读取数据，并且连续执行增加存储块的读取计数的操作，直到主机读取量TAHR变成等于固定主机读取量FAHR的整数倍。
作为在步骤S505中做出的确定的结果，当主机读取量TAHR是固定主机读取量FAHR的整数倍时(即，在步骤S505中为“是”)，在步骤S507中，处理器134可测量存储在存储器144中的读取计数，检测牺牲块并计算全局读取计数。
处理器134可基于所测量的读取计数来在存储块之中检测读取回收目标块，即牺牲块。处理器134可检测读取计数等于或大于读取回收参考值的块作为牺牲块。读取回收参考读取计数可通过实验获得，其为具有高概率在存储块中发生不可恢复的错误的读取计数。处理器134可将检测到的牺牲块的地址信息存储在存储器144中，并且在发生突然断电(SPO)的情况下将地址信息单独存储在存储块中。
处理器134可将所有存储块的读取计数相加以计算全局读取计数。虽然根据读取计数的测量方法，主机读取量TAHR相同，但总读取计数的绝对值可能不相同。然而，根据读取计数的测量方法计算的全局读取计数越大，则读取存储块的数据越频繁，并且存储块的损坏程度可能越大。
在步骤S509中，处理器134可将全局读取计数增加率GRCI的大小与参考增加率SRCI的大小进行比较。
在步骤S509中，每当在步骤S507中主机读取量TAHR变成等于固定主机读取量FAHR的整数倍时，处理器134可通过计算全局读取计数的平均增加率来计算全局读取计数增加率GRCI。
参考增加率SRCI可以是全局读取计数增加率GRCI的阈值。每当主机读取量TAHR变成等于第一固定主机读取量FAHR1的整数倍时，处理器134可测量全局读取计数并通过计算全局读取计数的平均增加率来计算第一全局读取计数增加率GRCI1。
当第一全局读取计数增加率GRCI1大于第一参考增加率SRCI1时(即，在步骤S509中为“是”)，在步骤S511中，处理器134可计算具有小于第一固定主机读取量FAHR1的值的第二固定主机读取量FAHR2。第一参考增加率SRCI1和第一固定主机读取量FAHR1可以是初始值。处理器134可通过计算第一全局读取计数增加率GRCI1与第一参考增加率SRCI1的比率，从第一固定主机读取量FAHR1计算第二固定主机读取量FAHR2。
每当主机读取量TAHR以类似的方式变成等于第二固定主机读取量FAHR2的整数倍时，处理器134可测量全局读取计数并通过计算全局读取计数的平均增加率来计算第二全局读取计数增加率GRCI2。
处理器134可选择第一全局读取计数增加率GRCI1作为阈值，即第二参考增加率SRCI2。处理器134可将第二全局读取计数增加率GRCI2的大小与第二参考增加率SRCI2的大小进行比较，从而计算随后的固定主机读取量FAHR3。
当第一全局读取计数增加率GRCI1小于第一参考增加率SRCI1时(即，在步骤S509中为“否”)，在步骤S512中，处理器134可计算具有大于第一固定主机读取量FAHR1的值的第二固定主机读取量FAHR2。处理器134可通过计算第一全局读取计数增加率GRCI1与第一参考增加率SRCI1的比率，从第一固定主机读取量FAHR1计算第二固定主机读取量FAHR2。
根据本发明的实施例，当全局读取计数增加率GRCI大于参考增加率SRCI时，处理器134可确定存储块的损坏程度急剧劣化，因此可减少固定主机读量FAHR，从而确定是否更频繁地执行读取回收操作。
当在步骤S511中减少固定主机读取量FAHR的状态下全局读取计数没有超过阈值时，可再次实施步骤S501，并且可以增加在步骤S505中主机读取量TAHR的总和达到固定主机读取量FAHR的整数倍的频率。因此，在步骤S507中可更频繁地测量全局读取计数。因此，在步骤S513中，可更频繁将全局读取计数的大小与阈值大小进行比较。
在步骤S511和S512中基于全局读取计数增加率调整了固定主机读取量FAHR的大小之后，在步骤S513中处理器134可将全局读取计数的大小与阈值大小进行比较。
当确定全局读取计数小于阈值时(即，在步骤S513中为“否”)，处理器134不对检测到的牺牲块执行读取回收操作，并且返回到步骤S501以基于主机的新的读取命令来读取存储块的数据。
当确定全局读取计数大于阈值时(即，在步骤S513中为“是”)，在步骤S515中对检测到的牺牲块执行读取回收操作。
图6是示出根据现有技术的常规读取回收操作和根据本发明的实施例的读取回收操作之间的时间线比较的示图。
参照图6(a)，在常规的存储器***中，每当主机读取量TAHR达到阈值时，就对牺牲块执行读取回收操作。当主机读取量TAHR达到第一阈值TAHRTH1时，处理器134对检测到的牺牲块执行第一读取回收操作RRC1，直到主机读取量TAHR达到第二阈值TAHRTH2。当主机读取量TAHR达到第二阈值TAHRTH2时，处理器134对从主机读取量TAHR达到第一阈值TAHRTH1的时间到主机读取量TAHR达到第二阈值TAHRTH2的时间之间检测到的牺牲块执行第二读取回收操作RRC2。在常规的存储器***中，每当从存储块读取的数据量达到基于主机命令的特定阈值时，就执行读取回收操作。
参照图6(b)，根据本发明的实施例，每当主机读取量TAHR变成固定主机读取量FAHR的整数倍时，处理器134可测量全局读取计数，并且当测量的全局读取计数达到阈值时，对检测到的牺牲块执行读取回收操作。例如，在当主机读取量TAHR变成第一固定主机读取量FAHR1的五倍时，第一全局读取计数大于第一阈值GRCTH1的情况下，处理器134可对检测到的牺牲块执行第一读取回收操作RRC1。处理器134可基于第一全局读取计数增加率GRCI1和第一参考增加率SRCI1的比率来确定第二固定主机读取量FAHR2的大小。当在主机读取量TAHR变成第二固定主机读取量FAHR2的四倍时测量的第二全局读取计数大于第二阈值GRCTH2时，处理器134可对检测到的牺牲块执行第二读取回收操作RRC2。根据本发明的实施例，处理器134可不在主机读取量TAHR每达到阈值时执行读取回收操作，而是可在全局读取计数每达到阈值时执行读取回收操作。因此，可执行读取回收操作，以反映存储块的损坏程度。处理器134可通过基于全局读取计数增加率GRCI改变固定主机读取量FAHR的大小来调整测量全局读取计数的频率。
根据本发明的实施例，处理器134可根据主机的读取命令的属性来调整固定主机读取量FAHR。虽然主机读取量彼此相同，但存储块损坏的速度可以根据读取命令的属性而变化。当读取命令是顺序读取命令时，因为顺序地在一个块中读取数据并且然后读取另一个块的数据，所以存储块可能会被缓慢地损坏。当读取命令是随机读取命令时，因为任意地从多个块中读取数据，所以存储块可能会被快速地损坏。
当读取命令是顺序读取命令时，处理器134可增加固定主机读取量FAHR。当读取命令是随机读取命令时，处理器134可减少固定主机读取量FAHR。
因此，当读取命令是随机读取命令时，可确定是否更频繁地执行读取回收操作，以便可以避免在存储器被高速损坏的情况下发生不可恢复的错误的问题。
在下文中，将参照图7至图15详细描述根据本公开的实施例的如以上参照图1至图6所述的包括存储器装置150和控制器130的存储器***110的各种数据处理***和电子装置。
图7是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的示图。图7示意性示出了应用根据本实施例的存储器***的存储卡***。
参照图7，存储卡***6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，被配置为访问存储器装置6130的存储器控制器6120可电连接到由非易失性存储器实现的存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机之间的接口并使用固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器***110的控制器130，同时存储器装置6130可对应于参照图1描述的存储器***110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正单元。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。作为示例而非限制，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WIFI以及蓝牙。因此，根据本实施例的存储器***和数据处理***可应用于有线/无线电子装置，或者特别是移动电子装置。
存储器装置6130可通过非易失性存储器来实施。作为示例而非限制，存储器装置6130可通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成至单个半导体装置中构成固态驱动器(SSD)。而且，存储器控制器6120和存储器装置6130可构成存储卡，诸如PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪速存储(UFS)。
图8是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的示图。
参照图8，数据处理***6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图8所示的数据处理***6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可对应于图1所示的存储器***110中的存储器装置150。存储器控制器6220可对应于图1所示的存储器***110中的控制器130。
存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作。存储器控制器6220可包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224和诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件***管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据，反之亦然。当RAM 6222用作高速缓冲存储器时，RAM6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224将数据传输到主机6210/从主机6210接收数据。存储器控制器6220可通过NVM接口6225将数据传输到存储器装置6230/从存储器装置6230接收数据。主机接口6224可经由PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接至主机6210。存储器控制器6220可利用诸如WiFi或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可连接至外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/接收来自外部装置的数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置通信，因此根据本实施例的存储器***和数据处理***可被应用于有线/无线电子装置或特别是移动电子装置。
图9是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的示图。图9示意性示出应用根据本实施例的存储器***的SSD。
参照图9，SSD 6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1的存储器***110中的控制器130，并且存储器装置6340可对应于图1的存储器***中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及诸如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或者从包括在存储器装置6340中的多个闪速存储器NVM提供的数据。进一步地，缓冲存储器6325可临时存储多个闪速存储器NVM的元数据，例如包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图9示出了缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可被布置在控制器6320的外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1的存储器***110的多个SSD 6300来实施数据处理***，例如，RAID(独立磁盘冗余阵列)***。RAID***可包括多个SSD 6300和用于控制多个SSD6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD6300中选择一个或多个存储器***或SSD 6300，以将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器***或SSD 6300，并将从所选择的SSD 6300读取的数据输出给主机6310。
图10是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的示图。图10示意性示出应用了根据实施例的存储器***的嵌入式多媒体卡(eMMC)。
参照图10，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器***110中的控制器130。存储器装置6440可对应于图1的存储器***110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440与控制器6430之间的接口功能。作为示例而非限制，主机接口6431可用作诸如参照图1所述的MMC接口的并行接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图11至图14是示意性示出包括根据本实施例的存储器***的数据处理***的其它示例的示图。图11至图14示意性示出应用根据本实施例的存储器***的UFS(通用闪存)***。
参照图11至图14，UFS***6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。
各个UFS***6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1所示的存储器***110来实施。例如，在UFS***6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图8至图10描述的数据处理***6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图7描述的存储卡***6100的形式来实施。
此外，在UFS***6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，MIPI(移动行业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你SD和微型SD彼此通信。
在图11所示的UFS***6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接至主机6510的配置。然而，多个UFS装置和UFS卡可并行连接或以星型形式连接到主机6410。此处，星型形式是单个装置与多个装置联接以进行集中操作的一种布置。多个UFS卡可并行连接或以星型形式连接到UFS装置6520，或者串联连接或以链型形式连接到UFS装置6520。
在图12所示的UFS***6600中，主机6610、UFS装置6620以及UFS卡6630中的每一个可包括UniPro。主机6610可通过执行交换操作的交换模块6640，例如通过在UniPro中执行例如L3交换的链路层交换的交换模块6640来与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接至交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640。多个UFS卡可串联或以链型形式连接至UFS装置6620。
在图13所示的UFS***6700中，主机6710、UFS装置6720以及UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro中执行例如L3交换的链路层交换的交换模块6740来与UFS装置6720或UFS卡6730通信。UFS装置6720和UFS卡6730可通过UniPro处的交换模块6740的链路层交换来彼此通信。交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接至交换模块6740的配置。然而，每一个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710。在另一示例中，多个模块可串联连接或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。
在图14所示的UFS***6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在实施例中，为便于描述，已经例示了其中一个UFS装置6820连接至主机6810且一个UFS卡6830连接至UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或者串联或以链型形式连接至主机6810。多个UFS卡可并行连接或以星型形式连接到UFS装置6820，或者串联连接或以链型形式连接到UFS装置6820。
图15是示意性示出包括根据本发明的实施例的存储器***的数据处理***的另一示例的示图。图15是示意性示出应用了根据本实施例的存储器***的用户***的示图。
参照图15，用户***6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在诸如OS的用户***6900中的组件，并且包括控制包括在用户***6900中的组件的控制器、接口和图形引擎。应用处理器6930可作为片上***(SoC)被提供。
存储器模块6920可用作用户***6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDRSDARM、LPDDR2SDRAM或LPDDR3SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，可基于POP(堆叠式封装)封装和安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器***和数据处理***可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据，然后可将所存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户***6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器***110。此外，存储模块6950可被实施为如上参照图9至图14所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和电动机的用户输出接口。
此外，当图1的存储器***110应用于用户***6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据。用户接口6910可支持从触摸面板接收数据的功能。
根据本发明的实施例，因为基于存储块的读取计数而非基于主机读取量来对牺牲块执行读取回收操作，所以可考虑到存储块的实际损坏程度来调整读取回收操作的频率。
虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种存储器***，包括：
存储器装置，其包括多个存储块；以及
控制器，其测量所述存储块的读取计数，基于所测量的读取计数计算全局读取计数，并且当所述全局读取计数等于或大于阈值时，控制所述存储器装置对牺牲块执行读取回收操作。
2.根据权利要求1所述的存储器***，其中所述控制器通过计算所测量的所述存储块的读取计数的总和来计算所述全局读取计数。
3.根据权利要求1所述的存储器***，
其中所述控制器在基于固定主机读取量所确定的定时测量所述存储块的读取计数，并且
其中当所述全局读取计数增加率大于参考增加率时，所述控制器减少所述固定主机读取量。
4.根据权利要求3所述的存储器***，其中所述控制器基于主机读取量和所述全局读取计数的比率来计算所述全局读取计数增加率。
5.根据权利要求1所述的存储器***，其中所述控制器基于所测量的读取计数来检测所述牺牲块。
6.根据权利要求5所述的存储器***，其中所述牺牲块是读取计数等于或大于读取回收参考值的块。
7.根据权利要求1所述的存储器***，其中所述控制器将所述存储块中的每一个的所述读取计数和所述全局读取计数存储在所述存储块中的任意一个中。
8.根据权利要求1所述的存储器***，其中所述控制器确定主机的读取命令的至少一个属性，并且基于所述至少一个属性不同地应用固定主机读取量。
9.根据权利要求8所述的存储器***，其中当所述读取命令是顺序读取命令时，所述控制器增加所述固定主机读取量。
10.根据权利要求8所述的存储器***，其中当所述读取命令是随机读取命令时，所述控制器减少所述固定主机读取量。
11.一种存储器***的操作方法，包括：
测量多个存储块的读取计数；
基于所测量的读取计数计算全局读取计数；以及
当所述全局读取计数等于或大于阈值时，对牺牲块执行读取回收操作。
12.根据权利要求11所述的操作方法，其中通过计算所测量的所述存储块的读取计数的总和来计算所述全局读取计数。
13.根据权利要求11所述的操作方法，
其中在基于固定主机读取量确定的定时执行对多个存储块的读取计数的测量，并且
其中：当所述全局读取计数增加率大于参考增加率时，减少所述固定主机读取量。
14.根据权利要求13所述的操作方法，其中基于主机读取量和所述全局读取计数的比率来计算所述全局读取计数增加率。
15.根据权利要求11所述的操作方法，进一步包括：
基于所测量的读取计数来检测所述牺牲块。
16.根据权利要求15所述的操作方法，其中所述牺牲块是其的读取计数等于或高于读取回收参考值的块。
17.根据权利要求11所述的操作方法，进一步包括：
将所述存储块中的每一个的读取计数和所述总读取计数存储在所述存储块中的任意一个中。
18.根据权利要求11所述的操作方法，进一步包括：
确定主机的读取命令的至少一个属性，并且基于所述至少一个属性不同地应用固定主机读取量。
19.根据权利要求18所述的操作方法，其中当所述读取命令是顺序读取命令时，增加所述固定主机读取量。
20.根据权利要求18所述的操作方法，其中当所述读取命令是随机读取命令时，减少所述固定主机读取量。
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