CN108121665A - 存储器***及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器***，其可包括：存储器装置，其包括多个存储块，每一存储块包括多个堆叠的字线；以及控制器，其适用于根据字线高度将多个字线划分成两个或更多个字线组，在包括在存储块中的每一个中的字线组中，将相对高访问频率的数据编程到具有相对低物理高度的字线的字线组中，将相对低访问频率的数据编程到具有相对高物理高度的字线的字线组中。

Description

存储器***及其操作方法
相关申请的交叉引用
本申请要求于2016年11月29日提交的申请号为10-2016-0159799的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种存储器***，且更特别地，涉及一种包括多个物理堆叠的字线的存储器***及其操作方法。
背景技术
计算机环境范例已经变为可在任何时间和任何地点使用的普适计算***。因此，诸如移动电话、数码照相机和笔记本电脑的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器***来存储数据。存储器***可用作便携式电子装置的主存储器或辅助存储器。
因为存储器***没有移动部件，所以它们可提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的存储器***的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态硬盘(SSD)。
发明内容
本发明的实施例涉及一种能够根据物理定位，诸如多个物理堆叠的字线的物理高度，来将不同种类的数据编程在其中的存储器***及其操作方法。
根据本发明的实施例，存储器***可包括：存储器装置，其包括多个存储块，每一存储块包括多个堆叠的字线；以及控制器，其适用于根据字线的高度将多个字线划分为两个或更多个字线组，将具有相对高访问频率的数据编程到包括在存储块的每一个中的字线组中的具有相对低物理高度的字线的字线组中并将具有相对低访问频率的数据编程到在包括在存储块的每一个中的字线组中的具有相对高物理高度的字线的字线组中。
控制器可基于数据的逻辑地址和数据大小来检测数据的访问频率，并且控制器可基于检测的访问频率来调整在存储块中的每一个中的各个字线组中包括的一些字线。
控制器可增加在存储块中的每一个中的字线组中包括在相对低物理高度的字线组中的字线的数量并减少在存储块中的每一个中的字线组中包括在相对高物理高度的字线组中的字线的数量。
控制器可减少在存储块中的每一个中的字线组中包括在相对低物理高度的字线组中的字线的数量，并增加在存储块中的每一个中的字线组中包括在相对高物理高度的字线组中的字线的数量。
控制器将各个存储块的多个字线划分成第一字线组至第三字线组，第一字线组可包括一个或多个最低物理高度的字线，并且控制器可存储访问频率高于第一阈值的热数据，第三字线组可包括一个或多个具有最高物理高度的字线，并且控制器可存储访问频率低于比第一阈值小的第二阈值的冷数据，并且第二字线组可包括物理高度在第一字线组和第三字线组的字线的物理高度之间的的一个或多个字线，并且控制器可存储访问频率在第一阈值和第二阈值之间的中间数据。
在编程操作期间，控制器可将热数据仅存储在各个存储块的第一组中，并且在编程操作之后的合并操作期间，控制器可将存储的热数据合并到存储块中的预定的存储块中。
在编程操作期间，控制器可将热数据存储在各个存储块的第一组中、将中间数据存储在各个存储块的第二组中并将冷数据存储在各个存储块的第三组中，并且在编程操作之后的合并操作期间，控制器可将存储的热数据合并到预定的第一存储块中、将存储的中间数据合并到预定的第二存储块中并将存储的冷数据合并到预定的第三存储块中。
当在编程操作期间K个中间数据和K+L个冷数据从主机被应用时，控制器可将K个中间数据和K个冷数据存储在存储块中的K个存储块的第二组和第三组中，并将L个冷数据存储在存储块中的四舍五入的L/2个存储块的第二组和第三组中，并且在编程操作之后的合并操作期间，控制器可将K个存储的中间数据合并到第一存储块中，并将K+L个存储的冷数据合并到预定的第二存储块中。
控制器可控制存储器***利用具有最低电压电平的第一初始编程脉冲对热数据编程，利用具有最高电压电平的第二初始编程脉冲对冷数据编程，并且利用具有处于第一初始编程脉冲和第二初始编程脉冲之间的电压电平的第三初始编程脉冲对中间数据编程。
相对高访问频率的数据可包括具有彼此无关的逻辑地址的预定数量的随机数据和较小(small size)数据，该较小数据的大小(size)小于第一大小，并且相对低访问频率的数据可包括具有彼此相关的逻辑地址的预定数量的序列数据和较大数据，该较大数据的大小大于比第一大小(first size)大的第二大小。
根据本发明的另一实施例，一种存储器***的操作方法，该存储器***包括存储器装置，存储器装置包括多个存储块，每一个存储块包括多个堆叠字线，该方法可包括：基于数据的逻辑地址和数据大小来检测数据的访问频率；根据字线高度将多个字线划分成两个或更多个字线组；以及在将相对高访问频率的数据编程到包括在存储块的每一个中的字线组之中具有相对低物理高度的字线的字线组中，以及将具有相对低访问频率的数据编程到包括在存储块的每一个中的字线组之中具有相对高物理高度的字线的字线组中。
该方法可进一步包括基于检测的访问频率调整存储块中的每一个中的各个字线组中包括的多个字线。
该调整可包括：在存储块的每一个中的字线组之中，增加包括在相对低物理高度的字线组中的字线的数量；并且在存储块的每一个中的字线组之中，减少包括在相对高物理高度的字线组中的字线的数量。
该调整可包括：在存储块中的每一个中的字线组之中，减少包括在相对低物理高度的字线组中的字线的数量；并且存储块的每一个中的字线组之中，增加包括在具有相对高物理高度的字线组中的字线的数量。
各个存储块的多个字线可被划分为第一字线组至第三字线组，第一字线组可包括一个或多个最低物理高度的字线，并且适用于存储访问频率高于第一阈值的热数据，第三字线组可包括一个或多个具有最高物理高度的字线，并且适用于存储访问频率低于比第一阈值小的第二阈值的冷数据，并且第二字线组可包括物理高度在第一字线组的字线物理高度和第三字线组的字线物理高度之间的一个或多个字线，并且适用于存储访问频率在第一阈值和第二阈值之间的中间数据。
编程可包括在编程操作期间将热数据仅存储在各个存储块的第一组中，并且可进一步包括在编程操作之后将存储的热数据合并到存储块之中的预定的存储块中。
编程可包括在编程操作期间将热数据存储在第一组中、将中间数据存储在第二组中以及将冷数据存储在第三组中，并且可进一步包括在编程操作之后，将存储的热数据合并到预定的第一存储块中、将存储的中间数据合并到预定的第二存储块中，以及将存储的冷数据合并到预定的第三存储块中。
编程可包括：当在编程操作期间K个中间数据和K+L个冷数据被从主机应用时，将K个中间数据和K个冷数据存储在在存储块之中K个存储块的第二组和第三组中，将L个冷数据存储在存储块之中四舍五入的L/2个存储块的第二组和第三组中，并且可进一步包括在编程操作之后，将K个存储的中间数据合并到第一存储块中，并将K+L个存储的冷数据合并到预定的第二存储块中。
编程可包括控制存储器***以利用具有最低电压电平的第一初始编程脉冲对热数据编程，利用具有最高电压电平的第二初始编程脉冲对冷数据编程，并且利用具有处于第一初始编程脉冲和第二初始编程脉冲之间的电压电平的第三初始编程脉冲对中间数据编程。
相对高访问频率的数据可包括预定数量的具有彼此无关的逻辑地址的随机数据和较小数据，该较小数据的大小小于第一大小，并且相对较低的访问频率的数据可包括预定数量的具有彼此相关的逻辑地址的序列数据和较大数据，该较大数据的大小大于比第一大小大的第二大小。
附图说明
图1是示出根据本发明的实施例的包括存储器***的数据处理***的框图。
图2是示出图1所示的存储器***中采用的存储器装置的示例性配置的示意图。
图3是示出图2所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4和图5是示出图2所示的存储器装置的示例性3D结构的简图。
图6是示出根据本发明的实施例的对图4和图5所示的存储块的编程操作的示意图。
图7是更详细地示出根据本发明的实施例的图6所示的存储器***的编程操作的示意图。
图8和图9是例示出根据本发明的实施例的存储器***的编程操作的示意图。
图10A是示出根据本发明的实施例的施加到每一字线组的编程电压的简图。
图10B是示出根据本发明的实施例的存储器***的编程操作的流程图。
图11至图19是示意性示出根据本发明的各个实施例的图1的数据处理***的应用示例的简图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，应注意到，本发明可以不同的实施例、形式及其变型实施，并不应被解释为受限于本文所阐述的实施例。相反，提供所描述的实施例使得本公开将是彻底的且完整的，并将本发明全面地传达给本发明所属领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
将理解的是，虽然可在本文中使用术语“第一”、“第二”、“第三”等来描述各个元件，但是这些元件不受这些术语限制。这些术语用于区分一个元件与另一个元件。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可能已经被放大以便清楚地示出实施例的各个特征。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，其可直接在其它元件上、连接到或联接到其它元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之中的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例，并不旨在限制本发明。如本文所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，但不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员基于本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量的具体细节。可在没有一些或全部这些具体细节的情况下实施本发明。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还应注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用，除非另有特别说明。
在下文中，将参照附图详细描述本发明的各个实施例。
图1是示出根据本发明的实施例的包括存储器***110的数据处理***100的框图。
参照图1，数据处理***100可包括主机102和存储器***110。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、TV和投影仪的非便携式电子装置。
主机102可包括至少一个OS(操作***)，并且OS可管理和控制主机102的全部功能和操作，并使用数据处理***100或存储器***110提供主机102和用户之间的操作。OS可支持对应于用户的使用目的和用途的功能和操作。例如，OS可根据主机102的移动性被划分为普通OS和移动OS。通用OS可根据用户的环境被分为个人OS和企业OS。例如，被配置为支持向一般用户提供服务的功能的个人OS可包括Windows和Chrome，被配置为保护和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，被配置为支持向用户提供移动服务功能和***省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS，并且执行OS以对存储器***110执行对应于用户的请求的操作。
存储器***110可响应于主机102的请求来为主机102存储数据。存储器***110的非限制示例可包括固态硬盘(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型-MMC。SD卡可包括迷你-SD卡和微型-SD卡。
存储器***110可由各种类型的存储装置实施。包括在存储器***110中的非限制性存储装置的示例可包括诸如动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置。闪速存储器可具有三维(3D)堆叠结构。
存储器***110可包括存储器装置150和控制器130。存储器装置150可为主机120存储数据，并且控制器130可控制到储器装置150中的数据存储。
控制器130和存储器装置150可集成到单个半导体装置中，单个半导体装置可被包括在如上所例示的各种类型的存储器***中。
存储器***110的非限制性应用示例可包括计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑盒、数码照相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储器、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、无线射频识别(RFID)装置或构成计算***的各种部件之一。
存储器装置150可以是非易失性存储器装置，并且即使不提供电力，也可保留其中存储的数据。存储器装置150可通过写入操作存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可包括多个存储器管芯(未示出)，每一存储器管芯包括多个平面(未示出)，每一平面包括多个存储块152至156，存储块152至156中的每一个可包括多个页面，并且每一个页面可包括联接到字线的多个存储器单元。
控制器130可响应于来自主机102的请求来控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将由主机102提供的数据存储到存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)142的存储器装置控制器以及存储器144，其全部通过内部总线可操作地联接。
主机接口单元132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、小型计算机***接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可检测并校正包括在从存储器装置150读取的数据中的错误。换言之，ECC单元138可通过在ECC编码处理期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码处理。根据错误校正解码处理的结果，ECC单元138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC单元138不会校正错误位，并且可输出错误校正失败信号。
ECC单元138可通过诸如以下的编码调制执行错误校正：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归***码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。然而，ECC单元138不限于此。ECC单元138可包括用于错误校正的所有的电路、模块、***或装置。
PMU 140可提供和管理控制器130的电力。
存储器装置控制器142可用作接口连接控制器130和存储器装置150的存储器/存储接口，使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，存储器装置控制器142可以是NFC，并且在处理器134的控制下，NFC可生成用于存储器装置150的控制信号并处理待被提供给存储器装置150的数据。存储器装置控制器142可用作处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器装置控制器142可支持控制器130和存储器装置150之间的数据传输。
存储器144可用作存储器***110和控制器130的工作存储器，并且存储用于驱动存储器***110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供给主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器实施。
处理器134可控制存储器***110的全部操作。处理器134可驱动固件来控制存储器***110的全部操作。固件可被称为闪存转换层(FTL)。
控制器130的处理器134可包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可执行对在存储器装置150中包括的多个存储块152至156中，由于NAND闪速存储器的特性而在编程操作期间发生编程失败的坏块进行检查的坏块管理操作。管理单元可将坏块的编程失败数据写入新的存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可能降低存储器装置150的使用效率和存储器***110的可靠性。因此，需要更可靠地执行坏块管理操作。
图2是示出存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块0至N-1，并且块0至N-1中的每一个可包括多个页面，例如2M个页面，页面的数量可根据电路设计而变化。包括在各个存储块0至N-1中的存储器单元可以是存储1位数据的单层单元(SLC)或存储2位或更多位数据的多层单元(MLC)中的一个或多个。存储3位数据的MLC也被称为三层单元(TLC)，并且存储4位数据的MLC也被称为四层单元(QLC)。
图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。
参照图3，可对应于包括在存储器***110的存储器装置150中的多个存储块152至156中的任一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。多个存储器单元MC0至MCn-1可串联地被联接在漏极选择晶体管DST和源极选择晶体管SST之间。在实施例中，存储器单元晶体管MC0至MCn-1的每一个可通过能够存储多个位的数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的相应位线。例如，如图3所示，第一单元串被联接到第一位线BL0，最后一个单元串被联接到最后一个位线BLm-1。
虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。应注意的是，存储器单元可以是NOR闪速存储器单元或者包括在其中组合的两种或更多种存储器单元的混合闪速存储器单元。另外，应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或是包括作为电荷存储层的绝缘层的电荷撷取闪存(CTF)存储器装置。
存储器装置150可进一步包括电压供应单元310，其根据操作模式提供包括编程电压、读取电压和通过电压的字线电压以供应给字线。电压供应单元310的电压生成操作可通过控制电路(未示出)来控制。在控制电路的控制下，电压供应单元310可选择存储器单元阵列的存储块(或扇区)中的一个，选择被选择的存储块的字线中的一个，并根据需要将字线电压提供给被选择的字线和未被选择的字线。
存储器装置150可包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可用作读出放大器，其用于从存储器单元阵列读取数据。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据所接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。
图4和图5是示出存储器装置150的示例性3D结构的简图。
参照图4，如上所述，存储器装置150可包括多个存储块BLK1至BLKH。图4是图3所示的存储装置150的存储块的透视图。每一存储块BLK可以三维结构(或垂直结构)来实现。例如，每一存储块BLK可包括在第一方向至第三方向(例如x轴方向、y轴方向和z轴方向)上延伸的结构。
每一存储块BLK可包括在第二方向上延伸的多个NAND串NS。此外，多个NAND串NS可在第一方向和第三方向上延伸。NAND串NS中的每一个可被联接到位线BL、至少一个源极选择线SSL、至少一个漏极选择线DSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。换言之，每一存储块BLK可被联接到多个位线BL、多个源极选择线SSL、多个漏极选择线DSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。
参照图5，存在示出图4所示的三维结构的任意存储块BLKj的电路图，其中一个单元串被形成为通过管道栅PG彼此联接的一个上部串和一个下部串。此外，图5示出包括一对第一串ST1和第二串ST2的任意存储块BLKj。
具体地说，在任意存储块BLKj中，沿着诸如至少一个源极选择栅和至少一个漏极选择栅的第一通道堆叠的存储器单元，可形成第一串ST1；沿着诸如至少一个源极选择栅和至少一个漏极选择栅的第二通道堆叠的存储器单元可形成第二串ST2。
此外，第一串ST1和第二串ST2可被联接到相同的漏极选择线DSL和相同的源极选择线SSL。此外，第一串ST1可被联接到第一位线BL1，第二串ST2可联接到第二位线BL2。
此外，同一行的NAND串ST1和ST2的相同高度的存储器单元可共享字线。换言之，在相同的高度，联接到NAND串ST1和ST2的存储器单元的字线可共同地联接到单个字线。例如，第一串ST1的存储器单元MC0和MC31以及第二串ST2的存储器单元MC0和MC31可共同地联接到单个字线。
因此，由于存储器单元具有不同的高度，所以分别联接不同高度的存储器单元的字线也具有不同的高度。
字线和存储器单元的高度不同可能导致在不同高度的存储器单元之间的特性差异。
较低物理高度的存储器单元可具有较薄的氧化层和较短的栅，这会导致对其的编程操作更快。
例如，可对第一串ST1和第二串ST2中具有较低物理高度的存储器单元MC15和MC16执行更快的编程操作。
图6是示出根据本发明的实施例的对图4和图5所示的存储块的编程操作的示意图。
参照图6，3D存储块152至156中的每一个可包括多个不同高度的存储器单元和字线。
存储块152至156中的每一个的字线可根据字线的物理高度被划分成预定数量的组WGR1、WGR2和WGR3。例如，在第一存储块152中，字线可被划分成对应于最低物理高度的第一组WGR1、对应于中间物理高度的第二组WGR2以及对应于最高物理高度的第三组WGR3。
在本公开中，字线组WGR1至WGR3将表示在各自的存储块152至156中分别联接到其的存储空间(例如，存储器单元)。
控制器130可将具有最高访问频率的数据编程到最低物理高度的字线组(即，第一组WGR1)中，并将具有最低访问频率的数据编程到具有最高物理高度的字线组(即，第三组WGR3)中。控制器130可将具有中间访问频率的数据编程到中间物理高度的字线组(即，第二组WGR2)中。
这里，每一数据的访问频率可根据每一数据的逻辑地址和数据大小来检测。
例如，具有最高访问频率的数据可包括被频繁地请求多于第一参考频率数的热频率数据，具有彼此无关的逻辑地址的预定数量的随机数据和大小小于第一大小的较小数据，这将在下文中被代表性地称为热数据。
此外，具有中间访问频率的数据可包括被请求的次数处于第一参考频率数和比第一参考频率数小的第二参考频率数之间的中间频率数据，以及大小处于第一大小和比第一大小大的第二大小之间的中间大小数据，这将在下文中被代表性地称为中间数据。
此外，具有最低访问频率的数据可包括被频繁请求的次数小于第二参考频率数的冷频率数据，具有彼此相关的逻辑地址的预定数量的序列数据和大小大于第二大小的较大数据，这将在下文中被代表性地称为冷数据。另外，诸如“日志数据”、“可靠数据”和“强制刷新数据”的这些数据可被包括在冷数据中。
这里，第一参考频率数和第二参考频率数以及第一大小和第二大小可根据***设计而变化。
图7是示出根据本发明的实施例的存储器***110的编程操作的示意图。
参照图7，控制器130可根据每一待编程数据的逻辑地址和数据大小来检测待编程的每一数据的访问频率。
控制器130可基于访问频率检测结果来控制在存储块152至156中的每一个的各个组WGR1、WGR2和WGGR3中的字线的数量。例如，如图7所示，控制器130可在存储块152至156中的每一个中包括的字线WL{BOTTOM}至WL{TOP}中，将从最低物理高度的字线WL(BOTTOM)到字线WL{N}的N个字线分组成第一组WGR1，将从字线{N+1}到字线WL{N+M}的M个字线分组成第二组WGR2，并且将从字线{N+M+1}到最高物理高度的字线WL{TOP}的剩余字线分组成第三组WGR3，其中N和M是大于“1”的自然数。
在操作中，当作为待编程数据的访问频率检测的结果，在编程操作期间，具有相对高访问频率的数据比具有相对低访问频率的数据多时，控制器130可增加分别包括在第一组WGR1和第二组WGR2中的N个和M个字线，从而减少包括在第三组WGR3中的字线的数量。
相反地，当作为待编程数据的访问频率检测的结果，在编程操作期间，具有相对低访问频率的数据比具有相对高访问频率的数据多时，控制器130可减少分别包括在第一组WGR1和第二组WGR2中的N个和M个字线，从而增加包括在第三组WGR3中的字线的数量。
此外，控制器130可将分别表示包括在存储块152至156中的每一个中的第一组WGR1至第三组WGR3中的字线的数量的元数据GROUP_INFO<1：3>编程在存储块152至156中的每一个中，以便即使在发生突然断电时保护元数据。
在实施例中，每当控制器130将数据编程到存储块152至156的目标字线中时，控制器130还可将表示目标字线属于组WGR1、WGR2和WGR3中的哪一个的元数据编程到目标字线中。
图8和图9是示出存储器***100的编程操作的示意图。
图8例示了仅热数据HOT DATA从主机102被连续地应用到存储器***110的编程操作。
当在编程操作期间仅热数据HOT DATA从主机102被应用到存储器***110时，控制器130可仅将热数据HOT DATA存储到存储块1501至1506中的每一个的第一组WGR1中。
这里，图8示出热数据HOT DATA仅被存储在存储块1501至1506中的第一组WGR1中的示例，但这仅仅是示例。例如，如果在存储器装置150中空闲块的数量不足，并且不可能将热数据HOT DATA仅存储在存储块1501至1506中的第一组WGR1中，则一些热数据HOT DATA可被存储在第二组WGr2中，并且如果也不可能将热数据HOT DATA存储在第二组WGR2中，则一些热数据HOT DATA也可被存储在第三组WGR3中。
在编程操作之后的合并操作期间，控制器130可将存储块1501至1506中的第一组WGR1的热数据HOT DATA合并到预定存储块1501和1504的第一组WGR1至第三组WGR3中，然后将预定存储块1501和1504设置为热存储块HOT BLOCK。
然后，控制器130可使除热存储块HOT BLOCK以外的存储块1501至1506中的第一组WGR1中保留的热数据HOT DATA无效。
这里，可在诸如垃圾收集操作、损耗均衡操作或读取回收操作的后台操作期间执行合并操作。
当需要时或紧接着热数据的无效之后，控制器130可释放联接到第一组WGR1并存储无效的热数据的存储器单元。
在实施例中，存储块152至156可被包括在单个存储器装置150中。在实施例中，存储块152至156可被分别包括在多个存储器装置或存储器平面中。在这种情况下，存储块152至156可形成一个或多个超级块。
图9例示了根据本发明实施例的热数据、冷数据和中间数据从主机102被应用到存储器***110的编程操作。
此外，图9例示了在冷数据的数量大于中间数据的数量时的情况。
在存储块1501至1509中的每一个中，控制器130可将热数据HOT DATA存储在第一组WGR1中、将中间数据INTERMEDIATE DATA存储在第二组WGR2中并将冷数据COLD DATA存储在第三组WGR3中。
当在编程操作期间K个中间数据INTERMEDIATE DATA和K+L个冷数据COLD DATA从主机102被应用时，控制器130可将K个中间数据INTERMEDIATE DATA存储在存储块1501至1509之中的K个存储块的第二组WGR2中，并将K个冷数据COLD DATA存储在存储有K个中间数据INTERMEDIATE DATA的K个存储块的第三组WGR3中。此外，控制器130可在存储块之中将剩余的L个冷数据分散地存储在除了存储有K个冷数据COLD DATA的K个存储块以外的L/2个存储块的第二组WGR2和第三组WGR3中。这里，K和L是大于“1”的自然数，并且当L/2的值不是自然数时，该值可四舍五入到最接近的自然数。
例如，如图9所示，控制器130可在九个存储块1501至1509之中，将六个热数据HOTDATA存储在六个存储块1501至1506的第一组WGR1中。此外，控制器130可在九个存储块1501至1509中，将三个中间数据INTERMEDIATE DATA存储在三个存储块1501、1502和1504中。此外，控制器130可在九个存储块1501至1509中，将在五个冷数据COLD DATA之中的前三个冷数据COLD DATA存储在具有存储三个中间数据INTERMEDIATE DATA的第二组WGR2的三个存储块1501、1502和1504的第三组WGR3中，并且在九个存储块1501至存储块1509中，将剩余的两个冷数据COLD DATA存储在除存储有前三个中间数据INTERMEDIATE DATA的三个存储块1501、1502和1504以外的一个存储块1503的第二组WGR2和第三组WGR3中。
如上所述，当数据从主机102被应用时，控制器130可将中间数据INTERMEDIATEDATA存储在在各自的存储块1501至1509中的第二组WGR2中，并将冷数据COLD DATA存储在在各自的存储块1501至1509中的第三组WGR3中。然而，考虑到操作效率，可将冷数据COLDDATA分散地存储的在存储块1501至1509之中的一些块的第二组WGR2和第三组WGR3中。当然，尽管在图中没有直接示出，但是也可以将中间数据INTERMEDIATE DATA分散地存储在在存储块1501至1509之中的一些块的第二组WGR2和第三组WGR3中。根据本发明的实施例，控制器130可以最高优先级来将从主机102应用的热数据HOT DATA编程在存储块1501至1509的第一组WGR1中，以最高优先级将中间数据INTERMEDIATE DATA编程在存储块1501至1509的第二组WGR2中，并以最高优先级将冷数据COLD DATA编程在存储块1501至1509的第三组WGR3中。
在编程操作之后的合并操作期间，控制器130可将热数据HOT DATA合并到预定的第一存储块1505和1507的第一组WGR1至第三组WGR3中，然后将预定的第一存储块1505和1507设置为热存储块HOT BLOCK。
然后，控制器130可使在除热存储块HOT BLOCK以外的存储块1501至1509中的第一组WGR1中保留的热数据HOT DATA无效。
此外，在合并操作期间，控制器130可将中间数据INTERMEDIATE DATA合并到预定的第二存储块1508的第一组WGR1至第三组WGR3中，然后将预定的第二存储块1508设置为中间存储块INTERMEDIATE BLOCK。
然后，控制器130可使在除中间存储块INTERMEDIATE BLOCK以外的存储块1501至存储块1509的第二组WGR2中保留的中间数据INTERMEDIATE DATA无效。
此外，在合并操作期间，控制器130可将冷数据COLD DATA合并到预定的第三存储块1509的第一组WGR1至第三组WGR3中，然后将预定的第三存储块1509设置为冷存储块COLDBLOCK。
然后，控制器130可使在除冷存储块COLD BLOCK以外的存储块1501至存储块1509的第二组WGR2和第三组WGR3中的一个或多个中保留的冷数据COLD DATA无效。
这里，控制器130可通过以3个数据为单位合并冷数据COLD DATA，其数量对应于单个存储块的第一组WGR1至第三组WGR3。控制器130可留下被存储在除冷存储块COLD BLOCK以外的存储块1501至1509中的冷数据COLD DATA，而无需合并，直到3个冷数据COLD DATA被编程到除冷存储块COLD BLOCK以外的存储块1501至1509中。如图9所示，由于冷数据COLDDATA的数量为“5”，被分别存储在第二存储块1502的第三组WGR3以及第三存储块1503的第二组WGR2和第三组WGR3中的前三个冷数据COLD DATA被合并在预定的第三存储块1509中，同时存储在第一存储块1501的第三组WGR3和第四存储块1504的第三组WGR3中的剩余的两个冷数据COLD DATA被留下而无需合并，直到又一个冷数据COLD DATA被编程到除冷存储块COLD BLOCK以外的存储块1501至存储块1509中。
在实施例中，如上参考冷数据COLD DATA所述，控制器130还可以3个数据为单元合并热数据HOT DATA或中间数据INTERMEDIATE DATA。
图10A是示出根据本发明的实施例的施加到第一组WGR1至第三组WGR3中的每一个的编程电压的简图。
参照图10A，由于对应于最低物理高度的第一组WGR1具有最快的编程操作速率，所以控制器130可对第一组WGR1施加具有最低电压电平的第一编程初始化脉冲。此外，由于对应于最高物理高度的第三组WGR3具有最慢的编程操作速率，所以控制器130可对第三组WGR3施加具有最高电压电平的第三编程初始化脉冲。此外，由于对应于中间物理高度的第二组WGR2具有中间的编程操作速率，所以控制器130可对第二组WGR2施加具有处于第一编程初始化脉冲和第三编程初始化脉冲之间的电压电平的第二编程初始化脉冲。
图10B是示出根据本发明的实施例的存储器***110的编程操作的流程图。
参照图10B，在步骤S10中，存储器装置150可响应于从控制器130施加的编程命令、地址和数据执行编程操作。
在步骤S21、S31和S41中，控制器130可确定数据具有高访问频率、中间访问频率还是低访问频率。包括在存储装置150中的各个存储块1501至1506中的各个组WGR1、WGR2和WGR3中的字线的数量可以被预定。
因此，在步骤S21、S22、S50和S60中，存储器装置150可执行以下编程操作：将具有确定的高访问频率的待编程数据编程在包括在存储装置150中的存储块1501至1506的每一个中的第一组WGR1的字线WL{BOTTOM}至WL{N}中。
此外，在步骤S31、S32、S50和S60中，存储装置150可执行以下编程操作：将具有确定的中间访问频率待编程数据编程在包括在存储装置150中的存储块1501至1506的每一个中的第二组WGR2的字线WL{N+1}至WL{N+M}中。
此外，在步骤S41、S42、S50和S60中，存储装置150可执行以下编程操作：将具有确定的低访问频率的待编程数据编程在包括在存储装置150中的存储块1501至1506的每一个中的第三组WGR3的字线WL{N+M+1}至WL{TOP}中。
图11至图19是示意性示出根据各个实施例的图1的数据处理***的应用示例的简图。
图11是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的简图。图11示意性示出应用了根据本实施例的存储器***的存储卡***。
参照图11，存储卡***6100可包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可被连接到通过非易失性存储器实施的存储器装置6130，并被配置为访问存储器装置6130。例如，存储器控制器6120可被配置为控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置为提供存储器装置6130和主机之间的接口并驱动用于控制存储器装置6130的固件。也就是说，存储器控制器6120可对应于参照图1至图10B描述的存储器***110的控制器130，并且存储器装置6130可对应于参照图1至图10B描述的存储器***110的存储器装置150。
因此，存储器控制器6120可包括RAM、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器130可进一步包括图1和图6所示的元件。
存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置为通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA，并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、WI-FI以及蓝牙等。因此，根据本实施例的存储器***和数据处理***可应用于有线/无线电子装置，或者特别是应用于移动电子装置。
存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可通过诸如以下各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋扭矩转移磁性RAM(STT-MRAM)。存储器装置6130可包括如图5的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过集成到单个半导体装置中来构造固态硬盘(SSD)。此外，存储器控制器6120和存储器装置6130可构成存储卡，诸如PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪速存储(UFS)。
图12是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的简图。
参照图12，数据处理***6200可包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。如图12所示的数据处理***6200可作为如参照图1所描述的诸如存储卡(CF、SD、微型-SD等)或USB装置的存储介质。存储器装置6230可对应于图1和图6所示的存储器***110中的存储器装置150，并且存储器控制器6220可对应于图1和图6所示的存储器***110中的控制器130。
存储器控制器6220可响应于主机6210的请求来控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个CPU 6221、诸如RAM6222的缓冲存储器、ECC电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。
CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件***管理和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，通过CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230的数据或从存储器装置6230传输到主机6210的数据。当RAM6222用作高速缓冲存储器时，RAM 6222可辅助低速存储器装置6230以高速运行。
ECC电路6223可对应于图1所示的控制器130的ECC单元138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可对提供给存储器装置6230的数据执行错误校正编码，从而形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用LDPC码、BCH码、turbo码、里德-所罗门(RS)码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可通过主机接口6224向主机6210传输数据/从主机6210接收数据，并通过NVM接口6225向存储器装置6230传输数据/从存储器装置6230接收数据。主机接口6224可通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接到主机6210。存储器控制器6220可具有使用诸如WiFi或长期演进(LTE)的移动通信协议的无线通信功能。存储器控制器6220可连接到外部装置，例如主机6210或另一个外部装置，然后向外部装置传输数据/从外部装置接收数据。特别地，由于存储器控制器6220被配置为通过各种通信协议中的一种或多种与外部装置进行通信，因此根据本实施例的存储器***和数据处理***可应用于有线/无线电子装置或特别是移动电子装置。
图13是示意性示出包括根据本实施例的存储器***的数据处理***的另一示例的简图。图13示意性示出应用了根据本实施例的存储器***的SSD。
参照图13，SSD6300可包括控制器6320和包括多个非易失性存储器的存储器装置6340。控制器6320可对应于图1和图6的存储器***110中的控制器130，并且存储器装置6340可对应于图1和图6的存储器***中的存储器装置150。
更具体地，控制器6320可通过多个通道CH1至CHi连接到存储器装置6340。控制器6320可包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324以及例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可通过诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为便于描述，图12示出了缓冲存储器6325存在于控制器6320内部。然而，缓冲存储器6325可存在于控制器6320外部。
ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可提供应用了图1和图6的存储器***110的多个SSD 6300来实施数据处理***，例如，RAID(独立磁盘冗余阵列)***。此时，RAID***可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从SSD 6300中的主机6310提供的写入命令的RAID级别信息，来选择一个或多个存储器***或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取命令时，RAID控制器可根据多个RAID级别，即，从SSD 6300中的主机6310提供的读取命令的RAID级别信息，来选择一个或多个存储器***或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。
图14是示意性示出包括根据实施例的存储器***的数据处理***的另一示例的简图。图14示意性示出应用了根据实施例的存储器***的嵌入式多媒体卡(eMMC)。
参照图14，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1和图6的存储器***110中的控制器130，并且存储器装置6440可对应于图1和图6的存储器***110中的存储器装置150。
更具体地，控制器6430可通过多个通道连接到存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可作为并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可作为串行接口，例如UHS((超高速)-I/UHS-II)接口。
图15至图18是示意性示出包括根据实施例的存储器***的数据处理***的其他示例的简图。图15至图18示意性示出应用根据实施例的存储器***的UFS(通用闪速存储)***。
参照图15至图18，UFS***6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移动UFS卡。
在各个UFS***6500、6600、7600和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与诸如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过图1和图6所示的存储器***110实施。例如，在UFS***6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以参照图12至图14描述的数据处理***6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图7描述的存储卡***6100的形式来实施。
而且，在UFS***6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS接口，例如，MIPI(移动工业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)来彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过UFS协议以外的各种协议，例如，UFD、MMC、SD、迷你-SD和微型-SD彼此通信。
在图15所示的UFS***6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过诸如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接到主机6410，并且多个UFS卡可并联或以星型形式连接到UFS装置6520，或者串联或以链型形式连接到UFS装置6520。
在图16所示的UFS***6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的切换模块6640，例如，通过在UniPro处执行链路层交换(例如L3交换)的交换模块6640，来与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过在UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接到交换模块6640，并且多个UFS卡可串联或以链型形式连接到UFS装置6620。
在图17所示的UFS***6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro，并且主机6710可通过执行交换操作的交换模块6740，例如，通过在UniPro处执行链路层交换(例如L3交换)的交换模块6740，来与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过在UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示了其中一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每一个包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接到主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星形形式连接到UFS装置6720。
在图18所示的UFS***6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之中的目标ID交换来彼此通信。在本实施例中，为便于描述，已经例示了其中一个UFS装置6820连接到主机6810，一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可并联或以星形形式连接到主机6810或串联或以链型形式连接到主机6810，并且多个UFS卡可并联或以星型形式连接到UFS装置6820或串联或以链型形式连接到UFS装置6820。
图19是示意性示出包括根据实施例的存储器***的数据处理***的另一示例的简图。图19是示意性示出应用根据实施例的存储器***的用户***的简图。
参照图19，用户***6900可包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可驱动包括在用户***6900中的诸如OS的部件，并且包括控制包括在用户***6900中的部件的控制器、接口和图形引擎。应用处理器6930可作为片上***(SoC)被提供。
存储器模块6920可用作用户***6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR3SDRAM或LPDDR3SDRAM的易失性RAM，或诸如PRAM、ReRAM、MRAM或FRAM的非易失性RAM。例如，可基于POP(堆叠封装)来封装并安装应用处理器6930和存储器模块6920。
网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，而且可支持各种无线通信协议，诸如码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示器(WI-DI)等，因此与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器***和数据处理***可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。
存储模块6950可存储数据，例如从应用处理器6930接收的数据的，然后可将所存储的数据传输到应用处理器6930。存储模块6950可通过诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存的非易失性半导体存储器装置来实施，并且可被提供为诸如用户***6900的存储卡或外部驱动器的可移动存储介质。存储模块6950可对应于参照图1和图6描述的存储器***110。此外，存储模块6950可被实施为如上参照图13至图18所述的SSD、eMMC和UFS。
用户接口6910可包括用于向应用处理器6930输入数据或命令或者用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和马达的用户输出接口。
此外，当图1和图6的存储器***110被应用于用户***6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示通过处理器6930处理的数据，或支持从触摸面板接收数据的功能。
根据本发明的各个实施例，提供一种存储器装置，其包括多个存储块，存储块中的每一个包括具有物理堆叠结构的多个字线。具有相对低物理高度的字线，即具有相对快的编程操作速率的字线利用经常访问的数据被编程。具有相对高物理高度的字线，即具有相对慢的编程操作速率的字线利用被相对低频访问的数据被编程。
虽然已经关于具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种存储器***包括：
存储器装置，其包括多个存储块，所述存储块的每一个包括多个堆叠的字线；以及
控制器，其适用于根据所述字线的高度将所述多个字线划分成两个或更多个字线组，在包括在所述存储块中的每一个中的字线组中，将具有相对高访问频率的数据编程到具有相对低物理高度的字线的字线组中，并且将具有相对低访问频率的数据编程到具有相对高物理高度的字线的字线组中。
2.根据权利要求1所述的存储器***，
其中所述控制器基于所述数据的逻辑地址和数据大小来检测数据的访问频率，并且
其中所述控制器基于所述检测的访问频率来调整包括在所述存储块中的每一个中的所述各个字线组中的字线的数量。
3.根据权利要求2所述的存储器***，其中所述控制器在所述存储块中的每一个中的所述字线组之中，增加包括在所述相对低物理高度的字线组中的字线的数量，并减少包括在所述相对高物理高度的字线组中的字线的数量。
4.根据权利要求2所述的存储器***，其中所述控制器在所述存储块中的每一个中的所述字线组之间，减少包括在所述相对低物理高度的字线组中的字线的数量，并增加包括在所述相对高物理高度的字线组中的字线的数量。
5.根据权利要求2所述的存储器***，
其中所述控制器将所述各个存储块的多个字线划分成第一字线组至第三字线组，
其中所述第一字线组包括一个或多个最低物理高度的字线，并且所述控制器存储访问频率高于第一阈值的热数据，
其中所述第三字线组包括一个或多个最高物理高度的字线，并且所述控制器存储访问频率低于比所述第一阈值小的第二阈值的冷数据，并且
其中所述第二字线组包括物理高度处于所述第一字线组和所述第三字线组的字线物理高度之间的一个或多个字线，并且所述控制器存储访问频率处于所述第一阈值和所述第二阈值之间的中间数据。
6.根据权利要求5所述的存储器***，
其中在编程操作期间，所述控制器将所述热数据仅存储在所述各个存储块的所述第一组中，并且
其中在所述编程操作之后的合并操作期间，所述控制器将所述存储的热数据合并到所述存储块之中的预定的一个中。
7.根据权利要求5所述的存储器***，
其中在编程操作期间，所述控制器将所述热数据存储在所述各个存储块的所述第一组中，将所述中间数据存储在所述各个存储块的所述第二组中，并且将所述冷数据存储在所述各个存储块的所述第三组中，并且
其中在所述编程操作之后的合并操作期间，所述控制器将所述存储的热数据合并到预定的第一存储块中，将所述存储的中间数据合并到预定的第二存储块中，并将所述存储的冷数据合并到预定的第三存储块中。
8.根据权利要求5所述的存储器***，
其中当在编程操作期间，K个中间数据和K+L个冷数据从主机被应用时，所述控制器将所述K个中间数据和所述K个冷数据存储在所述存储块中的K个存储块的所述第二组和所述第三组中，将L个冷数据存储在所述存储块中的四舍五入的L/2个存储块的所述第二组和所述第三组中，并且
其中在所述编程操作之后的合并操作期间，所述控制器将所述K个存储的中间数据合并到第一存储块中，并将所述K+L个存储的冷数据合并到预定的第二存储块中。
9.根据权利要求5所述的存储器***，其中所述控制器控制所述存储器***来利用具有最低电压电平的第一初始编程脉冲对所述热数据编程，利用具有最高电压电平的第二初始编程脉冲对所述冷数据编程，并且利用具有处于所述第一初始编程脉冲和所述第二初始编程脉冲之间的电压电平的第三初始编程脉冲对中间数据编程。
10.根据权利要求1所述的存储器***，
其中所述相对高访问频率的数据包括具有彼此无关的逻辑地址的预定数量的随机数据和大小小于第一大小的较小数据，并且
其中所述相对低访问频率的数据包括具有彼此相关的逻辑地址的预定数量的序列数据和大小大于比所述第一大小大的第二大小的较大数据。
11.一种存储器***的操作方法，所述存储器***包括存储器装置，所述存储器装置包括多个存储块，每一所述存储块包括多个堆叠字线，所述方法包括：
基于所述数据的逻辑地址和数据大小来检测数据的访问频率；
根据字线高度将所述多个字线划分成两个或多个字线组；以及
在包括在所述存储块中的每一个中的所述字线组之中，将高访问频率的数据编程到具有相对低物理高度的字线的字线组中，以及将相对低访问频率的数据编程到具有相对高物理高度的字线的字线组中。
12.根据权利要求11所述的方法，其进一步包括基于所述检测的访问频率调整包括在所述存储块中的每一个中的所述各个字线组中的字线的数量。
13.根据权利要求12所述的方法，其中所述调整包括：
增加在所述存储块中的每一个中的字线组之中的包括在相对低物理高度的所述字线组中的字线的数量；并且
减少在所述存储块中的每一个中的字线组之中的包括在相对高物理高度的所述字线组中的字线的数量。
14.根据权利要求12所述的方法，其中所述调整包括：
减少在所述存储块中的每一个中的字线组之中的包括在相对低物理高度的所述字线组中的字线的数量；并且
增加在所述存储块中的每一个中的字线组之中的包括在相对高物理高度的所述字线组中的字线的数量。
15.根据权利要求12所述的方法，
其中所述各个存储块的所述多个字线被划分成第一字线组至第三字线组，
其中所述第一字线组包括一个或多个最低物理高度的字线，并且适用于存储访问频率高于第一阈值的热数据，
其中所述第三字线组包括一个或多个最高物理高度的字线，并且适用于存储访问频率低于比所述第一阈值小的第二阈值的冷数据，并且
其中所述第二字线组包括物理高度处于所述第一字线组的字线的物理高度和所述第三字线组的字线的物理高度之间的一个或多个字线，并且适用于存储访问频率处于所述第一阈值和所述第二阈值之间的中间数据。
16.根据权利要求15所述的方法，
其中所述编程包括在编程操作期间，将所述热数据仅存储在所述各个存储块的所述第一组中，并且
其进一步包括在所述编程操作之后，将所述存储的热数据合并到所述存储块之中的预定的一个中。
17.根据权利要求15所述的方法，
其中在编程操作期间，所述编程包括将所述热数据存储在所述各个存储块的所述第一组中，将所述中间数据存储在所述各个存储块的所述第二组中，并且将所述冷数据存储在所述各个存储块的所述第三组中，并且
其进一步包括在所述编程操作之后，将所述存储的热数据合并到预定的第一存储块中，将所述存储的中间数据合并到预定的第二存储块中，并将所述存储的冷数据合并到预定的第三存储块中。
18.根据权利要求15所述的方法，
其中所述编程包括，当在编程操作期间，K个中间数据和K+L个冷数据从主机被应用时，将所述K个中间数据和所述K个冷数据存储在所述存储块中的K个存储块的所述第二组和所述第三组中，并且将L个冷数据存储在在所述存储块中的四舍五入的L/2个存储块的所述第二组和所述第三组中，并且
其进一步包括在所述编程操作之后，将K个所述存储的中间数据合并到第一存储块中，并将所述K+L个存储的冷数据合并到预定的第二存储块中。
19.根据权利要求14所述的方法，其中所述编程包括控制所述存储器***来利用具有最低电压电平的第一初始编程脉冲对所述热数据编程，利用具有最高电压电平的第二初始编程脉冲对所述冷数据编程，并且利用具有处于所述第一初始编程脉冲和所述第二初始编程脉冲之中的电压电平的第三初始编程脉冲对中间数据编程。
20.根据权利要求11所述的方法，
其中所述相对高访问频率的数据包括具有彼此无关的逻辑地址的预定数量的随机数据和大小小于第一大小的较小数据，并且
其中所述相对低访问频率的所述数据包括具有彼此相关的预定数量的逻辑地址的序列数据和大小大于比所述第一大小大的第二大小的较大数据。
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