CN108389602A - 存储器***及其操作方法 - Google Patents

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Abstract

一种存储器***可以包括：存储器装置，其包括多个存储块，该存储块的每一个均具有多个子存储块；以及控制器，其适于：在对存储块的读取操作期间对存储块执行错误校正操作；在对存储块的每次错误校正操作时更新存储块的特性列表；根据特性列表中的更新的值对存储块和子存储块进行分类；以及根据分类对存储块执行编程操作。

Description

存储器***及其操作方法
相关申请的交叉引用
本申请要求于2017年2月2日向韩国知识产权局提交的申请号为10-2017-0015167的韩国专利申请的优先权，其公开内容通过引用而被全部并入本文。
技术领域
示例性实施例涉及一种存储器***，并且更特别地，涉及一种利用存储器装置处理数据的存储器***及其操作方法。
背景技术
计算机环境范例已经转变至可随时随地使用的普适计算***。由于该事实，诸如例如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有用于存储数据的一个或多个存储器装置的存储器***。存储器***可以用作便携式电子装置的主存储器装置或辅助存储器装置。
因为存储器***不具有移动部件，所以它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的存储器***的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
本发明的各种实施例涉及一种存储器***及其操作方法，该存储器***能够最小化其复杂度和性能劣化，最大化存储器装置的使用效率，并且将数据快速且稳定地处理到存储器装置。
在实施例中，存储器***可以包括：存储器装置，包括多个存储块，该存储块的每一个均具有多个子存储块；以及控制器，其适于：在对存储块的读取操作期间对存储块执行错误校正操作；在对存储块的每次错误校正操作时更新存储块的特性列表；根据特性列表中的被更新的值对存储块和子存储块分类；以及根据分类对存储块执行编程操作。
特性列表可以包含用于每个存储块的错误校正计数，并且其中控制器通过对在读取操作期间对每个存储块的各个子存储块执行的错误校正解码操作进行计数来更新特性列表中的错误校正计数。
各个存储块可以包括多个子存储块，并且子存储块可以被配置为包括在存储块中的多个字线被分组或者包括在存储块中的多个页面被分组。
控制器可以进一步通过将作为对存储块中的每一个的错误校正计数的、在读取操作期间对包括在相应的存储块中的子存储块执行的错误校正解码操作的总数计数到特性列表中来更新特性列表。
控制器可以进一步通过将作为存储块中的每一个的分配程度(distributiondegree)的、在读取操作期间在相应的存储块中对其执行错误校正操作的子存储块的数量计数到特性列表中来更新特性列表。
控制器可以通过错误校正计数、分配程度和失败信息来确定存储块的特性和存储块的子存储块的特性。
控制器可以根据存储块的特性和子存储块的特性来对存储块和子存储块进行分级(levelize)和分类。
控制器可以以相同的方式分类和管理相同特性的存储块和相同特性的子存储块。
控制器可以在一般模式下对较高特性的存储块和子存储块执行与从主机接收的命令相对应的命令操作，并且控制器可以在特定模式下对较低特性的存储块和子存储块执行与从主机接收的命令相对应的命令操作。
控制器可以通过交错(interleaving)相同特性的子存储块，对存储块执行与从主机接收的命令相对应的命令操作。
在实施例中，一种存储器***的操作方法，其中该存储器***包括多个存储块，该存储块的每一个均具有多个子存储块，该方法包括：在对存储块的读取操作期间对存储块执行错误校正操作；在对存储块的每次错误校正操作时更新存储块的特性列表；根据在特性列表中更新的值对存储块和子存储块进行分类；以及根据分类对存储块执行编程操作。
更新可以包括将在读取操作期间对各个存储块的各个子存储块执行的错误校正解码操作的数量计数到特性列表中。
各个存储块可以包括多个子存储块，并且子存储块可以被配置为包括在存储块中的多个字线被分组或者包括在存储块中的多个页面被分组。
更新可以包括将作为存储块中的每一个的错误校正计数的、在读取操作期间对包括在相应的存储块中的子存储块执行的错误校正解码操作的总数计数到特性列表中。
更新可以包括将作为存储块中的每一个的分配程度的、在读取操作期间在相应的存储块中对其执行错误校正操作的子存储块的数量计数到特性列表中。
管理可以包括：通过错误校正计数、分配程度和失败信息来确定存储块的特性和存储块的子存储块的特性。
管理可以进一步包括：根据存储块的特性和子存储块的特性来对存储块和子存储块进行分级和分类。
管理可以以相同的方式分类和管理相同特性的存储块和相同特性的子存储块。
管理可以进一步包括：在一般模式下对较高特性的存储块和子存储块执行与从主机接收的命令相对应的命令操作；以及在特定模式下对较低特性的存储块和子存储块执行与从主机接收的命令相对应的命令操作。
管理可以进一步包括：通过交错相同特性的子存储块，对存储块执行与从主机接收的命令相对应的命令操作。
附图说明
图1是示出包括根据本发明的实施例的存储器***的数据处理***的框图。
图2是示出在图1的存储器***中采用的存储器装置的示例性配置的示意图。
图3是示出图2的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。
图4是示出图2的存储器装置的示例性三维结构的示意图。
图5至图7示出图1所示的存储器***的操作。
图8和图9是示出图1所示的存储器***的操作的流程图。
图10至图18是示意性示出图1所示的数据处理***的应用示例的简图。
具体实施方式
以下参照附图更详细地描述本发明的各个实施例。然而，应注意的是，本发明可以以不同的其它实施例、形式和变化实施，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完整的，并且将向本发明所属领域的技术人员完全传达本发明。在整个公开中，相同的附图标记在整个本发明的各个附图和实施例中表示相同的部件。
将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。这些术语被用于区分一个元件与另一元件。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，可能已经夸大了比例。
将进一步理解的是，当一个元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件或也可存在一个或多个中间元件。
本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，它们指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的，术语“和/或”包括一个或多个相关的所列项目的任何一个和所有组合。
除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。
在以下描述中，为了提供本发明的彻底理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了不使本发明不必要模糊，未详细地描述公知的进程结构和/或进程。
也应注意的是，在一些情况下，对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可单独使用或与另一实施例的其它特征或元件结合使用，除非另有明确说明。
图1是示出根据本发明的实施例的包括存储器***110的数据处理***100的框图。
参照图1，数据处理***100可以包括操作地联接到存储器***110的主机102。
主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、TV和投影仪的非便携式电子装置。
存储器***110可以响应于主机102的请求来操作以存储用于主机102的数据。存储器***110的非限制性示例可以包括固态驱动器(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可以包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC。SD卡可以包括迷你-SD卡和微型-SD卡
存储器***110可以由各种类型的存储装置来体现。包括在存储器***110的存储装置的非限制性示例可以包括诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置。闪速存储器可以具有3维(3D)堆叠结构。
存储器***110可以包括存储器装置150和控制器130。存储器装置150可以存储用于主机120的数据，并且控制器130可以控制将数据存储到存储器装置150中。
控制器130和存储器装置150可以被集成到单个半导体装置中，其可以被包括在如上所例示的各种类型的存储器***中。
存储器***110的非限制性应用示例可以包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航***、黑匣子、数码相机、数字多媒体广播(DMB)播放器、3维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输/接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理的各种电子装置中的一个、射频识别(RFID)装置或配置计算***的各种部件中的一个。
存储器装置150可以是非易失性存储器装置，并且即使不供给电力，也可以保留其中存储的数据。存储器装置150可以通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供给主机102。存储器装置150可以包括多个存储器管芯(未示出)，每个存储器管芯包括多个平面(未示出)，每个平面包括多个存储块152至156，存储块152至156的每一个可以包括多个页面，并且页面的每一个可以包括联接到字线的多个存储器单元。
控制器130可以响应于来自主机102的请求来控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供给主机102，并且将从主机102提供的数据存储到存储器装置150中。对于该操作，控制器130可以控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。
控制器130可以包括经由内部总线全部操作性地联接的主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪存控制器(NFC)142和存储器144。
主机接口单元132可以被配置为处理主机102的命令和数据，并且可以通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速***组件互连(PCI-E)、小型计算机***接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)和集成驱动电路(IDE)。
ECC单元138可以检测并且校正从存储器装置150读取的数据中包含的错误。换言之，ECC单元138可以通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC单元138可以输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC单元138不能校正错误位，并且可以输出错误校正失败信号。
ECC单元138可以通过诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归***码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等的编码调制执行错误校正操作。然而，ECC单元138不限于此。ECC单元138可以包括用于错误校正的所有电路、模块、***或装置。
PMU 140可提供和管理用于控制器130的电源。
NFC 142可以用作用于将控制器130和存储器装置150接口连接的存储器/存储接口，使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体是NAND闪速存储器时，NFC142可以在处理器134的控制下生成用于存储器装置150的控制信号并且处理待提供给存储器装置150的数据。NFC 142可以用作用于处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，NFC 142可以支持控制器130和存储器装置150之间的数据传送。
存储器144可以用作存储器***110和控制器130的工作存储器，并且存储用于驱动存储器***110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。。控制器130可以将从存储器装置150读取的数据提供给主机102，并且将从主机102提供的数据存储到存储器装置150中。存储器144可以存储控制器130和存储器装置150执行这些操作所需的数据。
存储器144可以由易失性存储器来实施。例如，存储器144可以由静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可以被设置在控制器130的内部或外部。图1例示设置在控制器130内的存储器144。在实施例中，存储器144可以由具有在存储器144和控制器130之间传送数据的存储器接口的外部易失性存储器实施。
处理器134可以控制存储器***110的总体操作。处理器134可以驱动固件以控制存储器***110的总体操作。固件可以被称为闪存转换层(FTL)。
控制器130的处理器134可以包括用于执行存储器装置150的坏块管理操作的管理单元(未示出)。管理单元可以对包括在存储器装置150中的多个存储块152至156中的且在编程操作期间由于NAND闪速存储器的特征而发生编程失败的坏块进行检查的坏块管理操作。管理单元可以将坏块的编程失败的数据写入新存储块。在具有3D堆叠结构的存储器装置150中，坏块管理操作可降低存储器装置150的使用效率和存储器***110的可靠性。因此，坏块管理操作需要被更可靠性地执行。
图2是示出存储器装置150的示意图。
参照图2，存储器装置150可以包括多个存储块0至N-1，并且块0到N-1中的每一个可以包括例如2M个页面的多个页面，其数量可以根据电路设计而变化。包含在各个存储块0至N-1中的存储器单元可以是存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)、存储4位数据的四层单元(QLC)、存储5位或更多位数据的多层(multiple level)单元等。
图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图。
参照图3，可以对应于包括在存储器***110的存储器装置150中的多个存储块152至156中的任意一个的存储块330可以包括联接到多个相应位线BL0至BLm-1的多个单元串340。每个列的单元串340可以包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在漏极选择晶体管DST和源极选择晶体管SST之间，多个存储器单元MC0至MCn-1可以串联联接。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可以由能够存储多个位的数据信息的MLC来实施。单元串340中的每一个可以电联接到多个位线BL0至BLm-1中的相应位线。例如，如图3所示，第一单元串联接到第一位线BL0，并且最后的单元串联接到最后的位线BLm-1。
虽然图3示出NAND闪速存储器单元，但是本发明不限于此方式。应注意的是，存储器单元可以是NOR闪速存储器单元，或者包括组合在其中的两种或更多种存储器单元的混合闪速存储器单元。并且，应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置或包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器。
存储器装置150可以进一步包括电压供给单元310，其提供包括根据操作模式供给到字线的编程电压、读取电压和通过电压的字线电压。电压供给单元310的电压产生操作可以由控制电路(未示出)来控制。在控制电路的控制下，电压供给单元310可以选择存储器单元阵列的存储块(或扇区)中的一个，选择所选择的存储块的字线中的一个，并且将字线电压提供给所选择的字线和未选择的字线。
存储器装置150可以包括由控制电路控制的读取/写入电路320。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的读出放大器。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可以从缓冲器(未示出)接收待存储到存储器单元阵列中的数据并且根据接收的数据来驱动位线。读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可以包括多个锁存器(未示出)。
图4是示出存储器装置150的示例性3D结构的示意图。
存储器150可以由2D或3D存储器装置来实施。具体地，如图4所示，存储器装置150可以由具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可以包括多个存储块BLK0至BLKN-1，存储块的每一个具有3D结构(或竖直结构)。
图5至图7示出存储器***110的操作。
当从主机102接收读取命令时，控制器130响应于读取命令从存储器装置150读取数据并且然后将读取数据提供给主机102。在读取操作期间，当发生读取失败时，控制器130执行错误校正解码操作。特别地，控制器130以预设的最大计数重复地执行错误校正解码操作，直到读取成功。
在本公开的实施例中，控制器130根据存储块的特性对存储块进行分类并且通过分类来管理存储块，其中该存储块的特性根据对存储块的错误校正解码操作而变化。
此外，在本公开的实施例中，包括在存储器装置150中的多个存储块中的每一个可以被划分成多个子存储块。当检查存储块的特性时，控制器130检查对子存储块的错误校正解码操作的失败信息。在通过其特性对存储块进行分类之后，通过分类来管理存储块。当在存储块中执行读取操作时，控制器130根据错误校正解码操作来更新用于存储块的特性列表，并且通过利用特性列表检查存储块的特性来管理存储块。
参照图5，在读取操作期间，控制器130将与读取命令相对应的用户数据的映射段，例如第一映射数据的L2P段522和第二映射数据的P2L段524，加载到第二缓冲器520中，并且检查L2P段522和P2L段524。此后，控制器130读取存储器装置150的存储块552、554、562、564、572、574、582和584中的相应存储块中包括的页面中存储的用户数据，并且将读取的用户数据的数据段512存储在第一缓冲器510中，并且将数据段512提供给主机102。
参照图6和图7，响应于读取命令，控制器130对例如存储块10、存储块25、存储块35、存储块50、存储块70和存储块80(统称为“目标存储块”)的多个存储块中的一个或多个执行读取操作。当在对各个目标存储块的读取操作期间在各个目标存储块中发生读取失败时，控制器130对各个目标存储块执行错误校正解码操作(例如，硬解码操作和软解码操作中的一个或多个)。
例如，控制器130对各个目标存储块中的读取失败的目标存储块中的每一个重复地执行错误校正解码操作预定次数，直到读取操作成功。
如参照图1所述，控制器130可以通过ECC单元138执行上述错误校正解码操作。
在对各个目标存储块的读取操作期间，每当控制器130对各个目标存储块执行错误校正解码操作时，控制器130更新用于目标存储块的特性列表700。
每当控制器130对各个目标存储块执行一次错误校正解码操作时，控制器130更新各个目标存储块的错误校正计数704、对各个目标存储块中包括的子存储块的错误校正解码操作的失败信息708、710、712、714、716和718，以及取决于对子存储块的错误校正解码操作的失败信息的各个目标存储块的分配程度706。
在特性列表700的错误校正计数704中，对各个目标存储块的错误校正解码操作的操作次数被记录。例如，图7例示对目标存储块中的存储块10的错误校正解码操作的13次操作。
此外，假设各个目标存储块包括六个子存储块，在对特性列表700中的每一个目标存储块中包括的六个子存储块的错误校正解码操作的失败信息708、710、712、714、716和718中，记录通过对各个目标存储块的错误校正解码操作而被识别的对各个子存储块的错误校正解码操作的操作次数。例如，图7例示对存储块10的子存储块1(在图7中由附图标记“708”表示)的错误校正解码操作的6次操作。
另外，在特性列表700的分配程度706中，记录在各个目标存储块中对其执行错误校正解码操作的子存储块的数量。例如，图7例示存储块10的3个子存储块(即，如图7所示的子存储块1、4和6)。
如上所述，每当控制器130对各个目标存储块执行一次错误校正解码操作时，控制器130更新目标存储块的特性列表700。
例如，控制器130根据存储块的错误校正计数704和阈值将存储块分类成若干特性存储块组。例如，在存储块中其错误校正计数704小于第一计数阈值的一个或多个存储块可以被分类成第一特性存储块组，在存储块中其错误校正计数704在第一计数阈值和第二计数阈值之间的一个或多个存储块可以被分类成第二特性存储块组，并且在存储块中其错误校正计数704大于第二计数阈值的一个或多个存储块可以被分类成第三特性存储块组。例如，第一特性存储块组至第三特性存储块组可以分别表示良好特性的存储块组、差特性的存储块组和更差特性的存储块组。
例如图7，假设第一计数阈值为10并且第二计数阈值为15，则控制器130将存储块10、存储块25、存储块35和存储块80分类为第二特性存储块组，并且将存储块50和存储块70分类为第三特性存储块组。
控制器130根据第二特性存储块组的存储块的分配程度706对第二特性存储块组的存储块进一步分类。例如，在第二特性存储块组的存储块中，对其执行错误校正解码操作且其的每一个均具有部分子存储块的一个或多个存储块可以被进一步分类为较高第二特性存储块组。例如，在第二特性存储块组的存储块中，对其执行错误校正解码操作且其的每一个均具有全部子存储块的一个或多个存储块可以被进一步分类成较低第二特性存储块组。
如图7所例示的，第二特性存储块组的存储块10、25、35和80分别具有值为3、6、2和6的分配程度706。因此，控制器130可以将对其执行错误校正解码操作且其的每一个均具有部分子存储块的部分(即，分别为3个子存储块和2个子存储块)的存储块10和存储块35进一步分类为较高第二特性存储块组。进一步地，控制器130可以将对其执行错误校正解码操作且其的每一个均具有全部子存储块(即，6个子存储块)的存储块25和存储块80进一步分类为较低第二特性存储块组。
根据对较高第二特性存储块组的各个存储块中的子存储块的错误校正解码操作的失败信息708、710、712、714、716和718，控制器130对较高第二特性存储块组的子存储块进一步分类。例如，在较高第二特性存储块组的各个存储块中，每一个均具有零值的失败信息708、710、712、714、716和718的一个或多个子存储块可以被进一步分类为第一特性子存储块组。并且，在较高第二特性存储块组的各个存储块中，每一个均具有非零值的失败信息708、710、712、714、716和718的一个或多个子存储块可以被进一步分类为第二特性子存储块组。如图7所例示的，在较高第二特性存储块组的存储块10中，子存储块2、3和5分别具有零值的失败信息710、712和716。因此，控制器130可以将存储块10的子存储块2、3和5进一步分类为第一特性子存储块组。此外，在较高第二特性存储块组的存储块10中，子存储块1、4和6分别具有非零值的失败信息708、714和718。因此，控制器130可以将存储块10的子存储块1、4和6进一步分类为第二特性子存储块组。此外，在较高第二特性存储块组的存储块35中，子存储块1、2、4和6分别具有零值的失败信息708、710、714和718。因此，控制器130可以将存储块35的子存储块1、2、4和6进一步分类为第一特性子存储块组。此外，在较高第二特性存储块组的存储块35中，子存储块3和5分别具有非零值的失败信息712和716。因此，控制器130可以将存储块35的子存储块3和5进一步分类为第二特性子存储块组。
根据对较低第二特性存储块组的各个存储块的子存储块的错误校正解码操作的失败信息708、710、712、714、716和718，控制器130进一步分类较低第二特性存储块组的子存储块。例如，在较低第二特性存储块组的各个存储块中，每一个均具有等于或小于错误阈值的值的失败信息708、710、712、714、716和718的一个或多个子存储块可以被进一步分类为第一特性子存储块组。
假设错误阈值是2，参照图7的示例，在较低第二特性存储块组的存储块25中，子存储块1、2、4和5分别具有等于或小于错误阈值的值的失败信息708、710、714和716。因此，控制器130可以将存储块25的子存储块1、2、4和5进一步分类为第二特性子存储块组。此外，在较低第二特性存储块组的存储块80中，子存储块1、3和6分别具有等于或小于错误阈值的值的失败信息708、712和718。因此，控制器130可以将存储块80的子存储块1、3和6进一步分类为第二特性子存储块组。
控制器130以相同的方式管理相同特性存储块组的存储块，并且以相同的方式管理相同特性子存储块组的子存储块。
例如，在正常模式下，控制器130使用较高第二特性存储块组的存储块10中的第一特性子存储块组的子存储块2、3和5，以及较高第二特性存储块组的存储块35中的第一特性子存储块组的子存储块1、2、4和6。例如，控制器130可以控制存储器装置150以对较高第二特性存储块组中的第一特性子存储块组的子存储块执行正常编程操作。在该方面，在正常编程操作期间，控制器可以通过交错方案收集较高第二特性存储块组的存储块中的第一特性子存储块组的那些子存储块(例如，存储块10的子存储块2、3和5以及存储块35的子存储块1、2、4和6)作为新的存储块。
另外，在紧急模式下，控制器130使用较低第二特性存储块组的存储块25中的第二特性子存储块组的子存储块1、2、4和5，以及较低第二特性存储块组的存储块80中的第二特性子存储块组的子存储块1、3和6。例如，控制器130可以控制存储器装置150以对较低第二特性存储块组中的第二特性子存储块组的子存储块执行紧急编程操作。紧急编程操作可以是当存储器装置150用尽存储容量时或当主机102请求使用需要大存储容量的数据进行编程操作时待执行的操作。在该方面，控制器可以在紧急编程操作期间通过交错方案在较低第二特性存储块组的存储块中收集第二特性子存储块组的那些子存储块(例如，存储块25的子存储块1、2、4和5以及存储块80的子存储块1、3和6)作为新的存储块。
在特定模式下控制器130可以使用较高第二特性的存储块中的第二特性的子存储块。控制器130可以对被分级(levelized)并被分类为第三特性的存储块的存储块50和存储块70执行坏块管理操作，并且可以对第二特性的存储块中的第三特性的子存储块执行坏块管理操作。
控制器130可以按照类型对与来自主机102的命令一起提供的数据进行分类，并且将分类的数据存储在如上所述的按照特性分类的存储块和子存储块中。
图8和图9是根据实施例的用于帮助说明用于在存储器***中处理数据的操作进程的示意性流程图的示例的表示。
参照图8，在步骤810处，存储器***110从主机102接收用于多个存储块的读取命令。
在步骤820，对多个存储块执行与读取命令相对应的读取操作，并且，当在存储块中执行读取操作时，对其中发生读取失败的存储块执行错误校正解码操作并且对应于错误校正解码操作的执行来更新存储块的特性列表。以最大计数对其中发生读取失败的存储块重复地执行错误校正解码操作直到读取成功，并且对应于这种重复的错误校正解码操作的执行来更新用于存储块的特性列表。
然后，在步骤830，通过存储块的特性列表，检查存储块的特性，并且按照存储块的特性来分级并分类存储块。在该方面，通过特性列表，检查包括在存储块中的多个子存储块的特性，并且通过子存储块的特性来分级并分类子存储块。
在步骤840，管理包括在存储块中且被分级并分类的子存储块。可以以相同的方式管理相同特性的存储块或相同特性的子存储块。在下文中，以下将参照图9详细地描述根据实施例的用于分类并管理存储器***中的存储块的操作进程。
参照图9，在步骤910，如上所述，当对存储块中发生读取失败的存储块执行错误校正解码操作时，即，当对多个存储块执行错误校正解码操作时，存储器***110更新多个存储块的特性列表。在该方面，在通过扫描读取操作对多个存储块中的发生读取失败的存储块执行硬解码(或硬判决解码)操作或执行软解码(或软判决解码)操作的情况下，可以更新多个存储块的特性列表。如上所述，在本公开的实施例中，为了便于说明，将以每次对多个存储块执行错误校正解码操作时更新存储块的特性列表为例来进行详细描述。在更新存储块的特性列表中，对应于对各个目标存储块执行错误校正解码操作，通过表示存储器装置150的存储块的索引(indexes)来更新各个目标存储块的错误校正计数、对包括在各个目标存储块中的子存储块的错误校正解码操作的失败信息以及取决于对子存储块的错误校正解码操作的失败信息的各个目标存储块的分配程度。
在步骤920，通过经由存储块的特性列表来检查各个目标存储块的错误校正计数，检查各个目标存储块的特性。在该校正中，当存储块的错误校正计数等于或小于计数阈值时，将存储块作为第一特性的存储块来管理，并且对第一特性的存储块执行错误校正解码操作。
当存储块的错误校正计数大于计数阈值时，在步骤930，检查各个目标存储块的分配程度。当各个目标存储块的错误校正计数大于计数阈值时，将存储块作为第二特性的存储块或第三特性的存储块来管理。在步骤930，检查第二特性的存储块的分配程度或第三特性的存储块的分配程度。换言之，检查对包括在第二特性的存储块或第三特性的存储块中的子存储块的错误校正解码操作的失败信息。即，通过经由特性列表检查各个目标存储块的分配程度，检查对包括在各个目标存储块中的子存储块的错误校正解码操作的操作次数的分配程度。
在步骤940，通过检查对包括在各个目标存储块中的子存储块的错误校正解码操作的操作次数的分配程度，检查错误校正解码操作的操作次数是被分配在各个目标存储块中的部分区域还是全部区域上。
然后，在步骤950，将其中错误校正解码操作的操作次数被分配在各个目标存储块中的部分区域上的存储块作为较高第二特性的存储块来管理。
在步骤960，在检查其中错误校正解码操作的操作次数被分配在各个目标存储块中的全部区域上的存储块之后，检查对其中错误校正解码操作的操作次数被分配在全部区域上的存储块中的子存储块的错误校正解码操作的失败信息和错误阈值。
然后，在步骤970，在其中错误校正解码操作的操作次数被分配在全部区域上的存储块中，当对子存储块的错误校正解码操作的失败信息等于或小于错误阈值时，将子存储块作为第二特性的子存储块来管理。
在步骤980，在其中错误校正解码操作的操作次数被分配在全部区域上的存储块中，当对子存储块的错误校正解码操作的失败信息大于错误阈值时，将子存储块作为第三特性的子存储块来管理。
由于参照图5至图7详细描述了在多个存储块中执行与读取命令相对应的读取操作的情况下执行错误校正解码操作的操作、对应于错误校正解码操作的执行更新特性列表的操作、以及通过使用特性列表来检查存储块的特性的操作、通过按照其特性分层存储块来对存储块分类并且然后表征和管理存储块的操作，本文将省略其进一步描述。
图10至图18是示意性示出图1的数据处理***的应用示例的图。
图10是示意性示出数据处理***100的另一示例的图。图10示意性地示出应用了根据本实施例的存储器***的存储卡***。
参照图10，存储卡***6100可以包括存储器控制器6120、存储器装置6130和连接器6110。
更具体地，存储器控制器6120可以连接到通过非易失性存储器实施的存储器装置6130，并且被配置为访问存储器装置6130。例如，存储器控制器6120可以被配置为控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可以被配置为提供存储器装置6130和主机之间的接口并且驱动固件以控制存储器装置6130。即，存储器控制器6120可以对应于参照图1和图5描述的存储器***110的控制器130，并且存储器装置6130可以对应于参照图1和图5描述的存储器***110的存储器装置150。
因此，存储器控制器6120可以包括RAM、处理单元、主机接口、存储器接口和错误校正单元。存储器控制器130可以进一步包括图5所示的元件。
存储器控制器6120可以通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1描述的，存储器控制器6120可以被配置为通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、***组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机***接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪速存储器(UFS)、WIFI和蓝牙。因此，根据本实施例的存储器***和数据处理***可以应用于有线/无线电子装置或特别是移动电子装置。
存储器装置6130可以由易失性存储器来实施。例如，存储器装置6130可以通过诸如以下的各种非易失性存储器装置来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋转移力矩磁性RAM(STT-RAM)。存储器装置6130可以包括如在图5的存储器装置150中的多个管芯。
存储器控制器6120和存储器装置6130可以被集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可以通过集成到单个半导体装置中来构造固态驱动器(SSD)。并且，存储器控制器6120和存储器装置6130可以构造诸如以下的存储卡：PC卡(PCMCIA：个人计算机存储卡国际协会)、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)和通用闪速存储器(UFS)。
图11是示意性地示出根据本实施例的包括存储器***的数据处理***的另一示例的简图。
参照图11，数据处理***6200可以包括具有一个或多个非易失性存储器的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。图11所示的数据处理***6200可以用作如参照图1描述的诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质。存储器装置6230可以对应于图1和图5所示的存储器***110的控制器150，并且存储器控制器6220可以对应于图1和图5所示的存储器***110的存储器控制器130。
存储器控制器6220可以响应于主机6210的请求来控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可以包括一个或多个CPU 6221、诸如RAM 6222的缓冲存储器、ECC电路6223、主机接口6224和诸如NVM接口6225的存储器接口。
CPU 6221可以控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件***管理操作和坏页面管理操作。RAM 6222可以根据CPU6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可被临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM6222可以用于缓冲从主机6210传输到存储器装置6230或从存储器装置6230传输到主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM 6222可以辅助低速存储器装置6230以高速操作。
ECC电路6223可以对应于图1所示的控制器130的ECC单元138。如参照图1描述的，ECC电路6223可以生成用于校正从存储器装置6230提供的数据的失效位或错误位的ECC(错误校正码)。ECC电路6223可以对被提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可以被存储在存储器装置6230中。ECC电路6223可以对从存储器装置6230输出的数据执行错误校正解码。此时，ECC电路6223可以使用奇偶校验位来校正错误。例如，如参照图1描述的，ECC电路6223可以使用LDPC码、BCH码、涡轮码、里德-所罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可以通过主机接口6224将数据传输到主机6210/从主机6210接收数据，并且通过NVM接口6225将数据传输到存储器装置6230/从存储器装置6230接收数据。主机接口6224可以通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口连接到主机6210。存储器控制器6220可以具有诸如WiFi或长期演进(LTE)的移动通信协议的无线通信功能。存储器控制器6220可以连接到例如主机6210或另一外部装置的外部装置，并且然后将数据传输到外部装置/从外部装置接收数据。特别地，当存储器控制器6220被配置为通过各种通信协议的一种或多种与外部装置通信时，根据本实施例的存储器***和数据处理***可被应用于有线/无线电子装置或特别是移动电子装置。
图12是示意性地示出包括根据实施例的存储器***的数据处理***的另一示例的简图。图12示意性地示出包括存储器***110的SSD。
参照图12，SSD 6300可以包括控制器6320和包括多个非易失性存储器的存储器装置6340。存储器控制器6320可以对应于图1和图5的存储器***110的控制器130，并且存储器装置6340可以对应于图1和图5的存储器***110的存储器装置150。
更具体地，控制器6320可以通过多个通道CH1至CHi连接到存储器装置6340。控制器6320可以包括一个或多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324和例如非易失性存储器接口6326的存储器接口。
缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或临时存储例如包括映射表的映射数据的多个闪速存储器NVM的元数据。缓冲存储器6325可以由诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为了便于描述，图11示出缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可以存在于控制器6320的外部。
ECC电路6322可以在编程操作期间计算待编程到存储器装置6340中的数据的ECC值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并且在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可以提供与例如主机6310的外部装置的接口功能，非易失性存储器接口6326可以提供与通过多个通道连接的存储器装置6340的接口功能。
此外，可以提供被应用了图1和图5的存储器***110的多个SSD6300以实施例如RAID(独立磁盘的冗余阵列)***的数据处理***。此时，RAID***可以包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可以根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，SSD 6300中选择一个或多个存储器***或SSD 6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取命令时，RAID控制器可以根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD 6300中选择一个或多个存储器***或SSD 6300，并且将从选择的SSD6300读取的数据提供给主机6310。
图13是示意性地示出包括根据实施例的存储器***的数据处理***的另一示例的简图。图13示意性地示出包括存储器***110的嵌入式多媒体卡(eMMC)。
参照图13，eMMC 6400可以包括控制器6430和由一个或多个NAND闪速存储器体现的存储器装置6440。存储器控制器6430可以对应于图1和图5的存储器***110的控制器130，并且存储器装置6440可以对应于图1和图5的存储器***110的存储器装置150。
更具体地，控制器6430可以通过多个通道连接到存储器装置6440。控制器6430可以包括一个或多个内核6432、主机接口6431和例如NAND接口6433的存储器接口。
内核6432可以控制eMMC 6400的全部操作，主机接口6431可以在控制器6430和主机6410之间提供接口功能，并且NAND接口6433可以在存储器装置6440和控制器6430之间提供接口功能。例如，主机接口6431可以用作例如参照图1描述的MMC接口的并行接口。此外，主机接口6431可用作串行接口，例如UHS((超高速)-I/UHS-II)接口。
图14至图17是示意性地示出根据实施例的包括存储器***的数据处理***的其它示例的图。具体地，图14至图17示意性地示出包括存储器***110的通用闪速存储(UFS)***。
参照图14至图17，UFS***6500、6600、6700和6800可以分别包括主机6510、6610、6710和6810、UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可以用作有线/无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可以用作嵌入式UFS装置，并且UFS卡6530、6630、6730和6830可以用作外部嵌入式UFS设备或可移除UFS卡。
在各个UFS***6500、6600、6700和6800中的主机6510、6610、6710和6810、UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过UFS协议与例如有线/无线电子装置或特别是移动电子装置的外部装置通信，并且UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过图1和图5所示的存储器***110实施。例如，在UFS***6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可以以参照图11至图13描述的数据处理***6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以以参照图10描述的存储卡***6100的形式来实施。
此外，在UFS***6500、6600、6700和6800中，主机6510、6610、6710和6810、UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过例如移动工业处理器接口(MIPI)中的MIPI M-PHY和MIPI统一协议(UniPro)的UFS接口彼此通信。此外，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过除UFS协议之外的例如UFD、MMC、SD、迷你SD和微型SD的各种协议来彼此通信。
在图14所示的UFS***6500中，主机6510、UFS装置6520和UFS卡6530中的每一个可以包括UniPro。主机6510可以执行切换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可以通过例如在UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可以通过在主机6510的UniPro处的链路层交换来与彼此通信。在本实施例中，为了便于描述，已经例示其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可以并联地或以星型形式连接到主机6410，并且多个UFS卡可以并联地或以星型形式连接到UFS装置6520，或者串联地或以链型形式连接到UFS装置6520。
在图15所示的UFS***6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可以包括UniPro，并且主机6610可以通过执行交换操作的交换模块6640，例如，通过在UniPro处执行例如L3交换的链路层交换的交换模块6640来与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可以通过在UniPro处的交换模块6640的链路层交换来与彼此通信。在本实施例中，为了便于描述，已经例示一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，多个UFS装置和UFS卡可以并联地或以星型形式连接到交换模块6640，并且多个UFS卡可以串联地或以链型形式连接到UFS装置6620。
在图16所示的UFS***6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可以包括UniPro，并且主机6710可以通过执行交换操作的交换模块6740，例如，通过在UniPro处执行例如L3交换的链路层交换的交换模块6740来与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可以通过在UniPro处的交换模块6740的链路层交换来彼此通信，并且交换模块6740可以在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为了便于描述，已经例示一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每个包括交换模块6740和UFS装置6720的多个模块可以并联地或以星型形式连接到主机6710，或者串联地或以链型形式连接到彼此。此外，多个UFS卡可以并联地或以星型形式连接到UFS装置6720。
在图17所示的UFS***6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可以包括M-PHY和UniPro。UFS装置6820可以执行切换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标ID(标识符)交换操作来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可以通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中，为了便于描述，已经例示其中一个UFS装置6820连接到主机6810和一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可以并联地或以星型形式连接到主机6810，或串联地或以链型形式连接到主机6810，并且多个UFS卡可以并联地或以星型形式连接到UFS装置6820，或者串联地或以链型形式连接到UFS装置6820。
图18是示意性地示出根据实施例的包括存储器***的数据处理***的另一示例的图。图18是示意性地示出包括存储器***110的用户***的简图。
参照图18，用户***6900可以包括应用处理器6930、存储器模块6920、网络模块6940、存储模块6950和用户接口6910。
更具体地，应用处理器6930可以驱动包括在例如OS的用户***6900中的部件，并且包括控制包括在用户***6900中的部件的控制器、接口、图形引擎。应用处理器6930可以被设置为片上***(SoC)。
存储器模块6920可以用作用户***6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性RAM或诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。例如，应用处理器6930和存储器模块6920可以基于POP(堆叠封装)的被封装并安装。
网络模块6940可以与外部装置通信。例如，网络模块6940不仅可以支持有线通信，还可以支持诸如以下的各种无线通信：码分多址(CDMA)、全球移动通信***(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例的存储器***和数据处理***可以应用于有线和/或无线电子装置。网络模块6940可以被包括在应用处理器6930中。
存储模块6950可以存储数据，例如从应用处理器6930接收的数据，并且将存储的数据传输到应用处理器6930。存储模块6950可以由诸如以下的非易失性半导体存储器装置实现：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3维NAND闪存，并且被设置为诸如用户***6900的存储卡和外部驱动器的可移除存储介质。存储模块6950可以对应于以上参照图1和图5描述的存储器***110。此外，存储模块6950可以被实施为以上参照图12至图17描述的SSD、eMMC和UFS。
用户接口6910可以包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和马达的用户输出接口。
此外，当图1和图5的存储器***110被应用于用户***6900的移动电子装置时，应用处理器6930可以控制移动电子装置的全部操作，并且网络模块6940可以用作用于控制与外部装置的有线/无线通信的通信模块。用户接口6910可以在移动电子装置的显示/触摸模块上显示由处理器6930处理的数据，或支持从触摸面板接收数据的功能。
在根据实施例的存储器***及其操作方法中，可以最小化存储器***的复杂度和性能劣化，最大化存储器装置的使用效率，并且将数据快速且稳定地处理到存储器装置。
虽然为了说明的目的已经描述各个实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和变型。

Claims (20)

1.一种存储器***，其包括：
存储器装置，其包括多个存储块，所述存储块的每一个均具有多个子存储块；以及
控制器，其适于：在对所述存储块的读取操作期间对所述存储块执行错误校正操作；在对所述存储块的每次错误校正操作时更新所述存储块的特性列表；根据所述特性列表中的更新的值对所述存储块和所述子存储块进行分类；以及根据所述分类对所述存储块执行编程操作。
2.根据权利要求1所述的存储器***，其中所述特性列表包含用于每个存储块的错误校正计数，并且其中所述控制器通过对在所述读取操作期间对每个存储块的各个子存储块执行的所述错误校正解码操作进行计数来更新所述特性列表中的所述错误校正计数。
3.根据权利要求2所述的存储器***，
其中所述各个存储块包括多个子存储块，以及
其中所述子存储块被配置为包括在所述存储块中的多个字线被分组或者包括在所述存储块中的多个页面被分组。
4.根据权利要求2所述的存储器***，其中所述控制器进一步通过将作为所述存储块中的每一个的错误校正计数的、在所述读取操作期间对包括在相应的存储块中的子存储块执行的所述错误校正解码操作的总数计数到所述特性列表中来更新所述特性列表。
5.根据权利要求4所述的存储器***，其中所述控制器进一步通过将作为所述存储块中的每一个的分配程度的、在所述读取操作期间在相应的存储块中对其执行所述错误校正操作的子存储块的数量计数到所述特性列表中来更新所述特性列表。
6.根据权利要求5所述的存储器***，其中所述控制器通过所述错误校正计数、所述分配程度和失败信息来确定所述存储块的特性和所述存储块的子存储块的特性。
7.根据权利要求6所述的存储器***，其中所述控制器根据所述存储块的特性和所述子存储块的特性来对所述存储块和所述子存储块进行分级和分类。
8.根据权利要求7所述的存储器***，其中所述控制器以相同的方式分类并管理相同特性的所述存储块和相同特性的所述子存储块。
9.根据权利要求8所述的存储器***，
其中所述控制器在一般模式下对较高特性的存储块和子存储块执行与从主机接收的命令相对应的命令操作，以及
其中所述控制器在特定模式下对较低特性的存储块和子存储块执行与从所述主机接收的命令相对应的命令操作。
10.根据权利要求8所述的存储器***，其中所述控制器通过交错相同特性的所述子存储块，对所述存储块执行与从主机接收的命令相对应的命令操作。
11.一种存储器***的操作方法，所述存储器***包括多个存储块，所述存储块的每一个均具有多个子存储块，所述方法包括：
在对所述存储块的读取操作期间对所述存储块执行错误校正操作；
在对所述存储块的每次错误校正操作时更新所述存储块的特性列表；
根据在所述特性列表中更新的值对所述存储块和所述子存储块进行分类；以及
根据所述分类对所述存储块执行编程操作。
12.根据权利要求11所述的方法，其中所述更新包括将在所述读取操作期间对所述各个存储块的所述各个子存储块执行的所述错误校正解码操作的数量计数到所述特性列表中。
13.根据权利要求12所述的方法，
其中所述各个存储块包括多个子存储块，以及
其中所述子存储块被配置为包括在所述存储块中的多个字线被分组或者包括在所述存储块中的多个页面被分组。
14.根据权利要求12所述的方法，其中所述更新包括将作为所述存储块中的每一个的错误校正计数的、在所述读取操作期间对包括在相应的存储块中的子存储块执行的所述错误校正解码操作的总数计数到所述特性列表中来更新所述特性列表。
15.根据权利要求14所述的方法，其中所述更新包括将作为所述存储块中的每一个的分配程度的、在所述读取操作期间在相应的存储块中对其执行所述错误校正操作的子存储块的数量计数到所述特性列表中来更新所述特性列表。
16.根据权利要求15所述的方法，其中所述管理包括：
通过所述错误校正计数、所述分配程度和失败信息来确定所述存储块的特性和所述存储块的子存储块的特性。
17.根据权利要求16所述的方法，其中所述管理进一步包括：
根据所述存储块的特性和所述子存储块的特性来对所述存储块和所述子存储块进行分级和分类。
18.根据权利要求17所述的方法，其中所述管理以相同的方式分类并管理相同特性的所述存储块和相同特性的所述子存储块。
19.根据权利要求18所述的方法，其中所述管理进一步包括：
在一般模式下对较高特性的存储块和子存储块执行与从主机接收的命令相对应的命令操作；以及
在特定模式下对较低特性的存储块和子存储块执行与从所述主机接收的命令相对应的命令操作。
20.根据权利要求18所述的方法，其中所述管理进一步包括：
通过交错相同特性的所述子存储块，对所述存储块执行与从主机接收的命令相对应的命令操作。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110908829A (zh) * 2018-09-17 2020-03-24 爱思开海力士有限公司 存储器***及其操作方法
CN111400082A (zh) * 2019-01-02 2020-07-10 爱思开海力士有限公司 控制器及控制器的操作方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10942757B2 (en) * 2017-02-27 2021-03-09 Red Hat, Inc. Virtual machine security through guest-side emulation
CN111124262B (zh) 2018-10-31 2023-08-22 伊姆西Ip控股有限责任公司 独立盘冗余阵列（raid）的管理方法、设备和计算机可读介质
KR102651440B1 (ko) * 2018-11-15 2024-03-27 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US20230418491A1 (en) * 2022-06-22 2023-12-28 Micron Technology, Inc. Memory block utilization in memory systems

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7757147B2 (en) * 2006-04-06 2010-07-13 Intersil Americas Inc. Method for accuracy improvement allowing chip-by-chip measurement correction
US20100251075A1 (en) * 2009-03-30 2010-09-30 Kabushiki Kaisha Toshiba Memory controller and semiconductor memory apparatus
CN102403039A (zh) * 2010-09-06 2012-04-04 海力士半导体有限公司 半导体存储器件及其操作方法
CN102543204A (zh) * 2010-12-30 2012-07-04 海力士半导体有限公司 存储***及其操作方法
US20130111301A1 (en) * 2011-11-02 2013-05-02 Phison Electronics Corp. Block management method, memory controller and memory storage device thereof
CN103329104A (zh) * 2011-02-08 2013-09-25 桑迪士克科技股份有限公司 使用另外的错误校正编码数据的数据恢复
US8874825B2 (en) * 2009-06-30 2014-10-28 Sandisk Technologies Inc. Storage device and method using parameters based on physical memory block location
US9208022B2 (en) * 2012-03-29 2015-12-08 Intel Corporation Techniques for adaptive moving read references for memory cell read error recovery
CN106205683A (zh) * 2015-05-29 2016-12-07 华邦电子股份有限公司 存储器***以及其错误校正方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9092361B2 (en) * 2005-07-15 2015-07-28 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile storage device, memory controller, and defective region detection method
US7765426B2 (en) 2007-06-07 2010-07-27 Micron Technology, Inc. Emerging bad block detection
JP4439569B2 (ja) * 2008-04-24 2010-03-24 株式会社東芝 メモリシステム
US8719668B2 (en) * 2011-11-01 2014-05-06 Hitachi, Ltd. Non-volatile storage system compensating prior probability for low-density parity check codes
US20130159610A1 (en) * 2011-12-16 2013-06-20 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device related method of operation
US20140281678A1 (en) * 2013-03-14 2014-09-18 Kabushiki Kaisha Toshiba Memory controller and memory system
KR20150091693A (ko) 2014-02-03 2015-08-12 삼성전자주식회사 플래쉬 메모리 읽기 방법
US9092362B1 (en) * 2014-03-13 2015-07-28 NXGN Data, Inc. Programmable data write management system and method for operating the same in a solid state drive

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7757147B2 (en) * 2006-04-06 2010-07-13 Intersil Americas Inc. Method for accuracy improvement allowing chip-by-chip measurement correction
US20100251075A1 (en) * 2009-03-30 2010-09-30 Kabushiki Kaisha Toshiba Memory controller and semiconductor memory apparatus
US8874825B2 (en) * 2009-06-30 2014-10-28 Sandisk Technologies Inc. Storage device and method using parameters based on physical memory block location
CN102403039A (zh) * 2010-09-06 2012-04-04 海力士半导体有限公司 半导体存储器件及其操作方法
CN102543204A (zh) * 2010-12-30 2012-07-04 海力士半导体有限公司 存储***及其操作方法
CN103329104A (zh) * 2011-02-08 2013-09-25 桑迪士克科技股份有限公司 使用另外的错误校正编码数据的数据恢复
US20130111301A1 (en) * 2011-11-02 2013-05-02 Phison Electronics Corp. Block management method, memory controller and memory storage device thereof
US9208022B2 (en) * 2012-03-29 2015-12-08 Intel Corporation Techniques for adaptive moving read references for memory cell read error recovery
CN106205683A (zh) * 2015-05-29 2016-12-07 华邦电子股份有限公司 存储器***以及其错误校正方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110908829A (zh) * 2018-09-17 2020-03-24 爱思开海力士有限公司 存储器***及其操作方法
CN111400082A (zh) * 2019-01-02 2020-07-10 爱思开海力士有限公司 控制器及控制器的操作方法

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