CN109905123A - 延迟锁相环电路和操作延迟锁相环电路的方法 - Google Patents

延迟锁相环电路和操作延迟锁相环电路的方法 Download PDF

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Abstract

公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。

Description

延迟锁相环电路和操作延迟锁相环电路的方法
本申请要求于2017年12月8日提交到韩国知识产权局的第10-2017-0168018号韩国专利申请的优先权权益，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思的示例实施例涉及半导体装置，更具体地讲，涉及包括在半导体装置中的延迟锁相环电路和操作所述延迟锁相环电路的方法。
背景技术
通常，时钟信号被广泛用作用于同步半导体装置的操作时序的信号。当从外部装置施加的时钟信号被用于半导体装置内部时，可产生由内部电路引起的时延或时钟偏差。延迟锁相环(DLL)电路可通过补偿这种时延以执行同步内部时钟信号和外部时钟信号的功能。具体地讲，DLL电路在需要用于时钟信号的同步操作的同步存储器装置(诸如，同步动态随机存取存储器(SDRAM))中被广泛使用。然而，随着半导体装置的操作速度增加，时钟信号失真以致时钟信号的占空比无法被维持在约50％的现象经常发生，这导致使用时钟信号的上升沿和下降沿二者的双倍数据速率(DDR)SDRAM的异常操作。因此，用于DDR SDRAM的DLL电路不仅应执行同步时钟信号的锁相，还应执行占空比校正(DCC)。然而，在DCC和锁相一起被执行的情况下，DCC可影响锁相，这会导致操作错误。
发明内容
一些示例实施例提供一种在有限的时间内精确地执行占空比校正和锁相的延迟锁相环电路。
一些示例实施例提供一种操作在有限的时间内精确地执行占空比校正和锁相的延迟锁相环电路的方法。
根据一些示例实施例，一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比被执行的第二时间段不同的第一时间段期间，对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相。
第一时间段和第二时间段可互不重叠。
所述延迟锁相环核可被配置为：在完成粗略锁相之后执行精细占空比校正和精细锁相。
所述延迟锁相环核可被配置为：在同一时间段内执行精细占空比校正和精细锁相。
所述延迟锁相环核可被配置为：在不同的时间段内执行精细占空比校正和精细锁相。
所述占空比检测器可被配置为：当检测的占空比处于参考占空比范围之内时，确定将不执行粗略占空比校正；当检测的占空比处于参考占空比范围之外时，确定将要执行粗略占空比校正。
所述占空比检测器可包括：分相器，被配置为：基于所述时钟信号，生成具有与所述时钟信号相同的相位的第一泵输入信号和具有与所述时钟信号相反的相位的第二泵输入信号；占空比校正泵电路，被配置为：生成具有与第一泵输入信号的占空比相应的电压电平的第一泵电压和具有与第二泵输入信号的占空比相应的电压电平的第二泵电压；数字码生成器，被配置为：生成与第一泵电压和第二泵电压之间的电压电平差相应的数字码；粗略占空比校正确定器，被配置为：基于数字码确定是否执行粗略占空比校正。
所述占空比校正泵电路可包括：第一电容器，被配置为输出第一泵电压；第二电容器，被配置为输出第二泵电压；充电泵，被配置为：在第一泵输入信号的高电平时间段期间对第一电容器充电，在第二泵输入信号的高电平时间段期间对第二电容器充电。
所述数字码生成器可包括：电平检测器，被配置为：通过将第一泵电压的电压电平与第二泵电压的电压电平进行比较，来生成比较结果信号；电平计数器，被配置为：通过对比较结果信号进行计数来生成数字码。
所述粗略占空比校正确定器可被配置为：存储与所述时钟信号的参考占空比范围相应的参考数字码范围；当数字码处于参考数字码范围之内时，确定将不执行粗略占空比校正；当数字码处于参考数字码范围之外时，确定将要执行粗略占空比校正。
所述延迟锁相环核可包括：粗略占空比校正电路，被配置为：根据所述占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正；粗略延迟链，被配置为：在第一时间段期间对所述时钟信号执行粗略锁相；精细占空比校正电路，被配置为：在所述延迟锁相环核完成粗略占空比校正后，对所述时钟信号执行精细占空比校正；精细延迟链，被配置为：在所述延迟锁相环核完成粗略锁相后，对所述时钟信号执行精细锁相。
包括在所述粗略延迟链中的每个延迟单元的延迟量可大于包括在精细延迟链中的每个延迟单元的延迟量。
所述延迟锁相环电路还可包括：缓冲器，被配置为：从外部电路接收所述时钟信号，并缓冲接收到的时钟信号，以将缓冲后的时钟信号提供给所述延迟锁相环核。
所述延迟锁相环核可被配置为将所述时钟信号输出到外部中继器，其中，所述延迟锁相环电路还可包括：复制延迟电路，被配置为：从所述延迟锁相环核接收反馈时钟信号，并将反馈时钟信号延迟从外部中继器的延迟量复制的延迟量。
所述延迟锁相环电路还可包括：相位检测器，被配置为：从外部电路接收所述时钟信号，从所述复制延迟电路接收反馈时钟信号，并将从所述外部电路接收的时钟信号的相位与从所述复制延迟电路接收的反馈时钟信号的相位进行比较。
根据一些示例实施例，一种存储器装置包括：根据如上所述的延迟锁相环电路；时钟引脚，被配置为接收所述时钟信号。
根据一些示例实施例，在一种操作延迟锁相环电路的方法中，所述方法包括：检测时钟信号的占空比；基于检测的占空比确定是否执行粗略占空比校正；根据确定的结果在第一时间段选择性地对所述时钟信号执行粗略占空比校正；在与第一时间段不同的第二时间段期间对所述时钟信号执行粗略锁相；以及对所述时钟信号执行精细占空比校正和精细锁相。
第一时间段和第二时间段可互不重叠。
在完成粗略锁相之后，可执行精细占空比校正和精细锁相。
在同一时间段期间可执行精细占空比校正和精细锁相。
如上所述，根据一些示例实施例的延迟锁相环电路和操作延迟锁相环电路的方法可在不同的时间段内，执行时钟信号的粗略占空比校正和时钟信号的粗略锁相，这可以在有限的时间内更精确地执行占空比校正和锁相。
此外，根据一些示例实施例的延迟锁相环电路和操作延迟锁相环电路的方法可基于占空比检测器检测的占空比，选择性地执行粗略占空比校正，这可以减少操作时间。
附图说明
从以下结合附图进行的详细描述，说明性的、非限制性的示例实施例将被更清楚地理解。
图1是示出根据一些示例实施例的延迟锁相环电路的框图。
图2是示出根据一些示例实施例的包括在延迟锁相环电路中的延迟锁相环核的示例的框图。
图3是示出根据一些示例实施例的包括在延迟锁相环电路中的占空比检测器的示例的框图。
图4是用于描述图3中示出的占空比校正泵电路的操作的示例的时序图。
图5是用于描述图3中示出的占空比校正泵电路的操作的另一示例的时序图。
图6是用于描述图3中示出的占空比校正泵电路的操作的另一示例的时序图。
图7是示出根据一些示例实施例的操作延迟锁相环电路的方法的流程图。
图8是用于描述根据一些示例实施例的延迟锁相环电路的操作的示例的示图。
图9是用于描述根据一些示例实施例的延迟锁相环电路的操作的另一示例的示图。
图10是示出根据一些示例实施例的包括延迟锁相环电路的存储器装置的框图。
图11是示出根据一些示例实施例的包括延迟锁相环电路的计算***的框图。
具体实施方式
图1是示出根据一些示例实施例的延迟锁相环电路的框图。
参照图1，延迟锁相环电路100可包括占空比检测器130和延迟锁相环核110，占空比检测器130检测时钟信号CLK的占空比，延迟锁相环核110执行锁相和/或占空比校正(DCC)。在一些示例实施例中，延迟锁相环电路100还可包括缓冲器150、复制延迟电路170和相位检测器190，缓冲器150缓冲从外部电路接收的时钟信号CLK，复制延迟电路170具有从外部中继器200的延迟量复制的延迟量，相位检测器190将从外部电路接收的时钟信号CLK的相位与从复制延迟电路170输出的时钟信号CLK的相位进行比较。
占空比检测器130可检测时钟信号CLK的占空比，并且可将检测的占空比提供给延迟锁相环核110以执行DCC。在一些示例实施例中，如图1所示，占空比检测器130可检测从延迟锁相环核110输出的时钟信号CLK的占空比，但本发明构思不限于此。例如，如图1中的虚线所示，占空比检测器130可检测从外部中继器200输出的时钟信号CLK的占空比。
占空比检测器130可基于检测的占空比确定是否执行粗略DCC。在一些示例实施例中，当检测的占空处于参考占空比范围之内时，占空比检测器130可确定不需要执行粗略DCC或将不执行粗略DCC；当检测的占空处于参考占空比范围之外时，占空比检测器130可确定需要执行粗略DCC或将执行粗略DCC。
延迟锁相环核110可根据占空比检测器130的确定，选择性地对时钟信号CLK执行粗略DCC，并可在不同于粗略DCC被执行的时间段的时间段期间对时钟信号CLK执行粗略锁相。在一些示例实施例中，粗略DCC被执行的时间段与粗略锁相被执行的时间段可互不重叠。例如，如果占空比检测器130确定粗略DCC将不被执行，则延迟锁相环核110可不执行粗略DCC，并且可执行粗略锁相。如果占空比检测器130确定粗略DCC将被执行，则延迟锁相环核110可执行粗略DCC，并且可在粗略DCC完成之后执行粗略锁相。可选择地，延迟锁相环核110可执行粗略锁相，并在粗略锁相完成之后执行粗略DCC。
在传统的执行锁相和DCC二者的延迟锁相环电路中，锁相和DCC在同一时间段期间被执行。在这种情况下，锁相会受DCC影响。具体地，当DCC减小不期望的大占空比(例如，大于50％的占空比)时，时钟信号的上升沿可被DCC改变，这会导致基于时钟信号的上升沿而执行的锁相中的异常操作。然而，在根据一些示例实施例的延迟锁相环电路100中，粗略DCC和粗略锁相可在不同的时间段期间或者在互不重叠的时间段期间被执行，因此，可防止锁相和DCC的异常操作或降低发生的可能性。此外，根据一些示例实施例的延迟锁相环电路100可根据占空比检测器130的确定，选择性地执行粗略DCC，这可减少延迟锁相环电路100的操作时间(或锁相时间)。
延迟锁相环核110还可对时钟信号CLK执行精细DCC和精细锁相。在一些示例实施例中，延迟锁相环核110可在粗略锁相完成之后执行精细DCC和精细锁相。例如，延迟锁相环核110可选择性地执行粗略DCC，可在粗略DCC完成之后(如果占空比检测器130确定粗略DCC将被执行)执行粗略锁相，并且可在粗略锁相完成之后执行精细DCC和精细锁相。
在一些示例实施例中，延迟锁相环核110可在同一时间段期间执行精细DCC和精细锁相。例如，延迟锁相环核110可在粗略锁相完成之后，同时执行精细DCC和精细锁相，这可减少锁相时间。在其他示例实施例中，延迟锁相环核110可在不同的时间段期间执行精细DCC和精细锁相。在一个示例中，延迟锁相环核110可在粗略锁相完成之后执行精细DCC，并且可在精细DCC完成之后执行精细锁相。在另一示例中，延迟锁相环核110可在粗略锁相完成之后执行精细锁相，并且可在精细锁相完成之后执行精细DCC。在一个示例中，延迟锁相环核110可选择性地执行粗略DCC，可在粗略DCC完成之后(如果占空比检测器130确定粗略DCC将被执行)执行精细DCC，可在精细DCC完成之后执行粗略锁相，并且可在粗略锁相完成之后执行精细锁相。此外，当满足条件时，延迟锁相环核110可以以不同于上述示例的各种顺序，执行粗略DCC、粗略锁相、精细DCC和精细锁相，所述条件是：粗略DCC和粗略锁相在不同的时间段期间被执行，精细DCC在粗略DCC之后被执行，并且精细锁相在粗略锁相之后被执行。例如，延迟锁相环核110可选择性地执行粗略DCC，可在粗略DCC完成之后同时执行粗略锁相和精细DCC，然后可执行精细锁相。
缓冲器150可从外部电路接收时钟信号CLK，并且可缓冲接收到的时钟信号CLK，以将缓冲后的时钟信号提供给延迟锁相环核110。在一些示例实施例中，延迟锁相环电路100可被包括在同步存储器装置(诸如，同步动态随机存取存储器(SDRAM))中，并且缓冲器150可通过存储器装置的时钟引脚，从作为外部电路的存储器控制器接收时钟信号CLK。缓冲器150可通过缓冲通过时钟引脚接收的时钟信号CLK，来将时钟信号CLK的电压电平改变为存储器装置需要或使用的电压电平。
另外，在延迟锁相环电路100被包括在存储器装置中的情况下，延迟锁相环核110可将时钟信号CLK输出到外部中继器200，并且复制延迟电路170可具有从外部中继器200的延迟量复制的延迟量。从外部中继器200输出的时钟信号CLK可被提供给驱动器220，并且驱动器220可基于从外部中继器200输出的时钟信号CLK，通过数据选通引脚DQS_P输出数据选通信号。在一些示例实施例中，复制延迟电路170可具有从外部中继器200的延迟量与驱动器220的延迟量之和复制的延迟量。从延迟锁相环核110输出的时钟信号CLK不仅可被用于如图1所示输出数据选通信号，还可被用于输出从存储器装置读取的数据。因此，为了不仅向输出数据选通信号的一个或多个驱动器220提供时钟信号CLK，还向输出读取的数据的多个驱动器提供时钟信号CLK，外部中继器200可以是，但不限于，具有树形结构的时钟树。
复制延迟电路170可接收从延迟锁相环核110输出的时钟信号CLK作为反馈时钟信号，并且可将反馈时钟信号延迟从外部中继器的延迟量和/或驱动器220的延迟量复制的延迟量。相位检测器190可从外部电路(例如，存储器控制器)接收时钟信号CLK，可从复制延迟电路170接收延迟后的反馈时钟信号，并且可将从外部电路接收的时钟信号CLK的相位与从复制延迟电路170接收的延迟后的反馈时钟信号的相位进行比较。相位检测器190可生成与时钟信号CLK和延迟后的反馈时钟信号之间的相位差相应的误差信号，并且可将误差信号提供给延迟锁相环核110，以执行粗略锁相和/或精细锁相。在一些示例实施例中，相位检测器190可包括，但不限于，粗略相位检测器和精细相位检测器，粗略相位检测器生成用于由延迟锁相环核110执行的粗略锁相的粗略误差信号，精细相位检测器生成用于由延迟锁相环核110执行的精细锁相的精细误差信号。
如上所述，根据一些示例实施例的延迟锁相环电路100可在不同的时间段期间执行时钟信号CLK的粗略DCC和时钟信号CLK的粗略锁相，这可防止或降低锁相受DCC影响的可能性，并防止或降低锁相和DCC的异常操作的可能性。此外，根据一些示例实施例的延迟锁相环电路100可根据占空比检测器130的确定，选择性地执行粗略DCC，这可减少延迟锁相环电路100的操作时间(或锁相时间)。
图2是示出根据一些示例实施例的包括在延迟锁相环电路中的延迟锁相环核的示例的框图。
参照图2，延迟锁相环核110可包括粗略DCC电路112、粗略延迟链114、精细DCC电路116和精细延迟链118。
粗略DCC电路112可选择性地对时钟信号执行粗略DCC。例如，当占空比检测器确定时钟信号的占空比处于参考占空比范围之内时，粗略DCC电路112可不执行粗略DCC，当占空比检测器确定时钟信号的占空比处于参考占空比范围之外时，粗略DCC电路112可执行粗略DCC。精细DCC电路116可对时钟信号执行精细DCC。粗略DCC电路112可相对粗略地调整时钟信号的占空比，而精细DCC电路116可相对精细地(例如，比粗略DCC电路112更精细地)调整时钟信号的占空比。
粗略延迟链114可基于从相位检测器提供的、表示输入时钟信号(或从外部电路接收的时钟信号)与延迟后的反馈时钟信号之间的相位差的信号，执行相对粗略地调整时钟信号的相位的粗略锁相，精细延迟链118可基于表示输入时钟信号与延迟后的反馈时钟信号之间的相位差的信号，执行相对精细地调整时钟信号的相位的精细锁相。在一些示例实施例中，粗略延迟链114与精细延迟链118中的每一个可包括多个延迟单元，包括在粗略延迟链114中的每个延迟单元可具有相对多的延迟量，以相对粗略地调整时钟信号的相位，而包括在精细延迟链118中的每个延迟单元可具有相对少的延迟量，以相对精细地调整时钟信号的相位。
粗略延迟链114可在与通过粗略DCC电路112执行粗略DCC的时间段不同的时间段期间对时钟信号执行粗略锁相，这可防止或降低锁相受DCC影响的可能性，并防止或降低锁相和DCC的异常操作的可能性。当满足条件时，粗略DCC、粗略锁相、精细DCC和精细锁相可以以不同的顺序被执行，所述条件是：粗略DCC和粗略锁相在不同的时间段期间被执行，精细DCC在粗略DCC之后被执行，并且精细锁相在粗略锁相之后被执行。
图3是示出根据一些示例实施例的包括在延迟锁相环电路中的占空比检测器的示例的框图，图4是用于描述图3中示出的占空比校正泵电路的操作的示例的时序图，图5是用于描述图3中示出的占空比校正泵电路的操作的另一示例的时序图，图6是用于描述图3中示出的占空比校正泵电路的操作的另一示例的时序图。
参照图3，占空比检测器130可包括分相器131、DCC泵电路132、数字码生成器136以及粗略DCC确定器139。
分相器131可基于时钟信号CLK生成第一泵输入信号CPI和第二泵输入信号CPIB，第一泵输入信号CPI具有与时钟信号CLK的相位相同的相位，第二泵输入信号CPIB具有从时钟信号CLK的相位反相的相位。在一些示例实施例中，如图1所示，分相器131可接收从延迟锁相环核110输出的时钟信号CLK。在一些示例实施例中，如图1所示，分相器131可接收从外部中继器200输出的时钟信号CLK，但本发明构思不限于此。分相器131可原样地输出时钟信号CLK作为第一泵输入信号CPI，并且可通过对时钟信号CLK反相或通过将时钟信号CLK的相位延迟约180度来输出第二泵输入信号CPIB。因此，第一泵输入信号CPI和第二泵输入信号CPIB可具有反相的相位或延迟180度的相位。
DCC泵电路132可生成第一泵电压CPO和第二泵电压CPOB，第一泵电压CPO具有与第一泵输入信号CPI的占空比相应的电压电平，第二泵电压CPOB具有与第二泵输入信号CPIB的占空比相应的电压电平。DCC泵电路132可将第一泵电压CPO和/或第二泵电压CPOB提供给延迟锁相环核110，以执行粗略DCC和/或精细DCC。在一些示例实施例中，DCC泵电路132可包括第一电容器134、第二电容器135和充电泵133，第一电容器134输出第一泵电压CPO，第二电容器135输出第二泵电压CPOB，充电泵133在第一泵输入信号CPI的高电平时间段期间对第一电容器134充电，在第二泵输入信号CPIB的高电平时间段期间对第二电容器135充电。
例如，如图4所示，在时钟信号CLK具有约50％的占空比的情况下，第一泵输入信号CPI和第二泵输入信号CPIB也可具有约50％的占空比，并且第一泵输入信号CPI的高电平时间段T1和第二泵输入信号CPIB的高电平时间段T2可具有相同的长度。因此，在第一泵输入信号CPI的高电平时间段T1期间被充电泵133充入的第一电容器134的电压或第一泵电压CPO与在第二泵输入信号CPIB的高电平时间段T2期间被充电泵133充入的第二电容器135的电压或第二泵电压CPOB，可具有大体上相同的电压电平。
在另一示例中，如图5所示，在时钟信号CLK具有小于约50％的占空比的情况下，第一泵输入信号CPI的占空可小于约50％，而第二泵输入信号CPIB的占空比可大于约50％，并且第一泵输入信号CPI的高电平时间段T3可短于第二泵输入信号CPIB的高电平时间段T4。因此，在第一泵输入信号CPI的高电平时间段T3期间被充电泵133充入第一电容器134的电压或第一泵电压CPO可具有低于在第二泵输入信号CPIB的高电平时间段T4期间被充电泵133充入第二电容器135的电压或第二泵电压CPOB的电压电平的电压电平。
在另一示例中，如图6所示，在时钟信号CLK具有大于约50％的占空比的情况下，第一泵输入信号CPI的占空可大于约50％，而第二泵输入信号CPIB的占空比可小于约50％，并且第一泵输入信号CPI的高电平时间段T5可长于第二泵输入信号CPIB的高电平时间段T6。因此，在第一泵输入信号CPI的高电平时间段T5期间被充电泵133充入第一电容器134的电压或第一泵电压CPO可具有高于在第二泵输入信号CPIB的高电平时间段T6期间被充电泵133充入第二电容器135的电压或第二泵电压CPOB的电压电平的电压电平。
数字码生成器136可生成与第一泵电压CPO和第二泵电压CPOB之间的电压电平差相应的数字码DCODE。在一些示例实施例中，数字码生成器136可包括电平检测器137和电平计数器138，电平检测器137通过比较第一泵电压CPO的电压电平与第二泵电压CPOB的电压电平来生成比较结果信号，电平计数器138通过对比较结果信号进行计数来生成数字码DCODE。由数字码生成器136生成的数字码DCODE可被提供给粗略DCC确定器139。
粗略DCC确定器139可基于数字码DCODE，确定粗略DCC是否将被延迟锁相环核110执行。在一些示例实施例中，粗略DCC确定器139可存储与时钟信号CLK的参考占空比范围相应的参考数字码范围，可确定数字码DCODE是否处于参考数字码范围之内，当数字码DCODE处于参考数字码范围之内时，粗略DCC确定器139可确定不需要执行粗略DCC或将不执行粗略DCC，当数字码DCODE处于参考数字码范围之外时，粗略DCC确定器139可确定需要执行粗略DCC或将执行粗略DCC。粗略DCC确定器139可将确定结果提供给延迟锁相环核110，这样可允许延迟锁相环核110根据所述确定结果，选择性地执行粗略DCC。
图7是示出根据一些示例实施例的操作延迟锁相环电路的方法的流程图，
图8是用于描述根据一些示例实施例的延迟锁相环电路的操作的示例的示图，
图9是用于描述根据一些示例实施例的延迟锁相环电路的操作的另一示例的示图。
参照图7，根据一些示例实施例的延迟锁相环电路可检测时钟信号的占空比(S210)，并可确定检测的占空比是否处于参考占空比范围之内(S220)。如果检测的占空比处于参考占空比范围之内(S220：是)，则延迟锁相环电路可确定不需要执行粗略DCC或将不执行粗略DCC，如果检测的占空比处于参考占空比范围之外(S220：否)，则延迟锁相环电路可确定需要执行粗略DCC或将执行粗略DCC。
如果检测的占空比处于参考占空比范围之内(S220：是)，则延迟锁相环电路可执行粗略锁相而不执行粗略DCC(S230)，并且可执行精细DCC和精细锁相(S240)。例如，如图8所示，当延迟锁相环电路被上电(DLL ON)或复位时，延迟锁相环电路可执行粗略锁相。在一些示例实施例中，粗略锁相的执行时间可被预先存储，如果预先存储的执行时间已过，则延迟锁相环电路可终止粗略锁相。在一些示例实施例中，延迟锁相环电路可根据包括在相位检测器中的粗略相位检测器的确定结果，终止粗略锁相，但终止(或完成)时间点可不限于此。一旦粗略锁相终止(例如，完成或结束)，延迟锁相环电路就可同时执行精细DCC和精细锁相。在一些示例实施例中，延迟锁相环电路可被包括在存储器装置中，并且延迟锁相环电路可在有限的时间或者存储器装置的标准中定义的延迟锁相环锁相时间tDLLK内执行锁相和DCC。在根据一些示例实施例的操作延迟锁相环电路的方法中，由于粗略DCC被选择性地执行，所以锁相和DCC可在有限的时间内被更有效的执行。
如果检测的占空比处于参考占空比范围之外(S220：否)，则延迟锁相环电路可执行粗略DCC(S250)，可在与粗略DCC被执行的时间段不同的时间段期间执行粗略锁相(S260)，并且可执行精细DCC和精细锁相(S270)。例如，如图9所示，一旦延迟锁相环电路被上电(DLL ON)或复位，延迟锁相环电路就可执行粗略DCC。在一些示例实施例中，粗略DCC的执行时间可被预先存储，如果预先存储的时间已过，则延迟锁相环电路可终止粗略DCC。然而，粗略DCC的终止(或完成)时间点可不限于此。一旦粗略DCC终止(例如，完成或结束)，延迟锁相环电路就可执行粗略锁相。如上所述，在根据示例实施例的操作延迟锁相环电路的方法中，粗略DCC和粗略锁相可在不同的时间段期间或者在不重叠的时间段期间被执行，这可防止或降低锁相受DCC影响的可能性，并防止锁相和DCC的异常操作。一旦粗略锁相终止(例如，完成或结束)，延迟锁相环电路就可同时执行精细DCC和精细锁相。
尽管图8示出了在粗略锁相完成之后执行精细DCC和精细锁相的示例，图9示出了在粗略DCC完成之后执行粗略锁相，并且在粗略锁相完成之后执行精细DCC和精细锁相的示例，但是在一些示例实施例中，当满足条件时，粗略DCC、粗略锁相、精细DCC和精细锁相可以以各种顺序被执行，所述条件是：粗略DCC和粗略锁相在不同的时间段期间被执行，精细DCC在粗略DCC之后被执行，并且精细锁相在粗略锁相之后被执行。
图10是示出根据一些示例实施例的包括延迟锁相环电路的存储器装置的框图。
参照图10，存储器装置300可包括延迟锁相环电路100、内部电路320和输入/输出(I/O)电路340。
延迟锁相环电路100可通过时钟引脚CLK_P从存储器控制器接收时钟信号CLK，可选择性地对时钟信号CLK执行粗略DCC，可在与粗略DCC被执行的时间段不同的时间段期间对时钟信号CLK执行粗略锁相，并且可对时钟信号CLK执行精细DCC和精细锁相。因此，延迟锁相环电路100可在有限的时间(例如，tDLLK)内更精确地执行锁相和DCC。延迟锁相环电路100可将执行了锁相和DCC的时钟信号CLK提供给内部电路320和I/O电路340。
当执行数据写入操作时，I/O电路340可通过数据选通引脚DQS_P从存储器控制器接收数据选通信号DQS，并且可通过数据引脚DQ_P从存储器控制器接收数据DQ。当执行数据读取操作时，I/O电路340可通过数据选通引脚DQS_P将数据选通信号DQS输出到存储器控制器，并且可通过数据引脚DQ_P将数据DQ输出到存储器控制器。I/O电路340可基于从延迟锁相环电路100提供的时钟信号CLK，输出数据选通信号DQS和数据DQ。
图11是示出根据一些示例实施例的包括延迟锁相环电路的计算***的框图。
参照图11，计算***400可包括处理器410、连通器420、易失性存储器装置430、非易失性存储器装置440、用户接口450和电源460。在一些示例实施例中，计算***400可以是任何电子装置，诸如，个人计算机(PC)、膝上型计算机、服务器计算机、工作站、移动电话、智能电话、平板计算机、MP3播放器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字电视(TV)、数码相机、便携式游戏机等。
处理器410可控制计算***400的整体操作。在一些示例实施例中，处理器410可以是中央处理器(CPU)、微处理器、应用处理器(AP)等。连通器420可执行与外部装置的有线和/或无线通信。易失性存储器装置430可存储由处理器410处理的数据，或者可作为工作存储器。例如，易失性存储器装置430可以由，但不限于，静态随机存取存储器(SRAM)装置、动态随机存取存储器(DRAM)装置、移动DRAM、DDR SDRAM、LPDDR SDRAM、GDDR SDRAM、RDRAM等实现。非易失性存储器装置440可存储用于启动计算***400的启动图像。例如，非易失性存储器装置440可以由(但不限于)闪存装置、相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)等实现。用户接口450可包括至少一个输入装置(诸如，键盘、触摸屏等)和/或至少一个输出装置(诸如，扬声器、显示装置等)。电源460可提供计算***400的运行电压。计算***400还可包括相机图像处理器(CIS)，并且还可包括存储装置，诸如，存储器卡、固态硬盘(SSD)、硬盘驱动器(HDD)、CD-ROM等。
根据一些示例实施例，处理器410、连通器420、易失性存储器装置430和非易失性存储器装置440可包括延迟锁相环电路100。延迟锁相环电路100可在不同的时间段中执行时钟信号的粗略DCC和时钟信号的粗略锁相，从而在有限的时间内精确地执行DCC和锁相。此外，延迟锁相环电路100可基于占空比检测器检测的占空比，选择性地执行粗略DCC，从而减少操作时间或锁相时间。
本发明构思可被应用到任何延迟锁相环电路和任何包括延迟锁相环电路的半导体装置。例如，本发明构思可被应用到包括延迟锁相环电路的存储器装置(诸如，DDRSDRAM)。
前述是对示例实施例的说明，并且将不被解释为对示例实施例的限制。虽然已经描述了一些示例实施例，但是本领域的技术人员将容易理解，在实质不脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行很多修改。因此，所有这样的修改意图包括在如权利要求限定的本发明构思的范围内。因此，将被理解，前述是对各种示例实施例的说明，并且不被解释为受限于公开的特定示例实施例，对公开的示例实施例以及其他示例实施例的修改意图包括在所附权利要求的范围内。

Claims (20)

1.一种延迟锁相环电路，包括：
占空比检测器，被配置为：检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；
延迟锁相环核，被配置为：
根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，
在与粗略占空比校正被执行的第二时间段不同的第一时间段期间，
对所述时钟信号执行粗略锁相，
对所述时钟信号执行精细占空比校正和精细锁相。
2.根据权利要求1所述的延迟锁相环电路，其中，第一时间段和第二时间段互不重叠。
3.根据权利要求1所述的延迟锁相环电路，其中，所述延迟锁相环核被配置为：在完成粗略锁相之后执行精细占空比校正和精细锁相。
4.根据权利要求1所述的延迟锁相环电路，其中，所述延迟锁相环核被配置为：在同一时间段内执行精细占空比校正和精细锁相。
5.根据权利要求1所述的延迟锁相环电路，其中，所述延迟锁相环核被配置为：在不同的时间段内执行精细占空比校正和精细锁相。
6.根据权利要求1所述的延迟锁相环电路，其中，所述占空比检测器被配置为：
当检测的占空比处于参考占空比范围之内时，确定将不执行粗略占空比校正；
当检测的占空比处于参考占空比范围之外时，确定将要执行粗略占空比校正。
7.根据权利要求1所述的延迟锁相环电路，其中，所述占空比检测器包括：
分相器，被配置为：基于所述时钟信号，生成具有与所述时钟信号相同的相位的第一泵输入信号和具有与所述时钟信号相反的相位的第二泵输入信号；
占空比校正泵电路，被配置为：生成具有与第一泵输入信号的占空比相应的电压电平的第一泵电压和具有与第二泵输入信号的占空比相应的电压电平的第二泵电压；
数字码生成器，被配置为：生成与第一泵电压和第二泵电压之间的电压电平差相应的数字码；
粗略占空比校正确定器，被配置为：基于数字码确定是否执行粗略占空比校正。
8.根据权利要求7所述的延迟锁相环电路，其中，所述占空比校正泵电路包括：
第一电容器，被配置为输出第一泵电压；
第二电容器，被配置为输出第二泵电压；
充电泵，被配置为：在第一泵输入信号的高电平时间段期间对第一电容器充电，在第二泵输入信号的高电平时间段期间对第二电容器充电。
9.根据权利要求7所述的延迟锁相环电路，其中，所述数字码生成器包括：
电平检测器，被配置为：通过将第一泵电压的电压电平与第二泵电压的电压电平进行比较，来生成比较结果信号；
电平计数器，被配置为：通过对比较结果信号进行计数来生成数字码。
10.根据权利要求7所述的延迟锁相环电路，其中，所述粗略占空比校正确定器被配置为：
存储与所述时钟信号的参考占空比范围相应的参考数字码范围；
当数字码处于参考数字码范围之内时，确定将不执行粗略占空比校正；
当数字码处于参考数字码范围之外时，确定将要执行粗略占空比校正。
11.根据权利要求1所述的延迟锁相环电路，其中，所述延迟锁相环核包括：
粗略占空比校正电路，被配置为：根据所述占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正；
粗略延迟链，被配置为：在第一时间段期间对所述时钟信号执行粗略锁相；
精细占空比校正电路，被配置为：在所述粗略占空比校正电路完成粗略占空比校正后，对所述时钟信号执行精细占空比校正；
精细延迟链，被配置为：在所述粗略延迟链完成粗略锁相后，对所述时钟信号执行精细锁相。
12.根据权利要求11所述的延迟锁相环电路，其中，包括在所述粗略延迟链中的每个延迟单元的延迟量大于包括在精细延迟链中的每个延迟单元的延迟量。
13.根据权利要求1所述的延迟锁相环电路，还包括：
缓冲器，被配置为：从外部电路接收所述时钟信号，并缓冲接收到的时钟信号，以将缓冲后的时钟信号提供给所述延迟锁相环核。
14.根据权利要求1所述的延迟锁相环电路，其中，所述延迟锁相环核被配置为将所述时钟信号输出到外部中继器，
其中，所述延迟锁相环电路还包括：
复制延迟电路，被配置为：从所述延迟锁相环核接收反馈时钟信号，
并将反馈时钟信号延迟从外部中继器的延迟量复制的延迟量。
15.根据权利要求14所述的延迟锁相环电路，还包括：
相位检测器，被配置为：从外部电路接收所述时钟信号，从所述复制延迟电路接收延迟后的反馈时钟信号，并将从所述外部电路接收的时钟信号的相位与从所述复制延迟电路接收的延迟后的反馈时钟信号的相位进行比较。
16.一种存储器装置，包括：
根据权利要求1所述的延迟锁相环电路；
时钟引脚，被配置为接收所述时钟信号。
17.一种操作延迟锁相环电路的方法，所述方法包括：
检测时钟信号的占空比；
基于检测的占空比确定是否执行粗略占空比校正；
根据确定的结果，在第一时间段期间选择性地对所述时钟信号执行粗略占空比校正；
在与第一时间段不同的第二时间段期间，对所述时钟信号执行粗略锁相；
对所述时钟信号执行精细占空比校正和精细锁相。
18.根据权利要求17所述的方法，其中，第一时间段和第二时间段互不重叠。
19.根据权利要求17所述的方法，其中，在完成粗略锁相之后，执行精细占空比校正和精细锁相。
20.根据权利要求17所述的方法，其中，在同一时间段期间执行精细占空比校正和精细锁相。
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