KR20210126821A

KR20210126821A - 반도체 장치

Info

Publication number: KR20210126821A
Application number: KR1020200044008A
Authority: KR
Inventors: 아닐 카발라; 이선규; 이태성; 임정돈; 정병훈
Original assignee: 삼성전자주식회사
Priority date: 2020-04-10
Filing date: 2020-04-10
Publication date: 2021-10-21
Also published as: US12047082B2; US20210320664A1; US20230091026A1; US11522550B2; CN113517880A

Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 외부 클럭을 수신하여 내부 클럭을 생성하는 내부 클럭 생성 회로, 상기 내부 클럭에 동기화되어 동작하는 제1 단위 회로 및 제2 단위 회로를 갖는 복수의 단위 회로들, 상기 제1 단위 회로와 상기 내부 클럭 생성 회로 사이에서 제1 지연 시간의 제1 전송 경로를 제공하는 제1 전송 회로, 및 상기 제2 단위 회로와 상기 내부 클럭 생성 회로 사이에서 상기 제1 지연 시간과 다른 제2 지연 시간의 제2 전송 경로를 제공하는 제2 전송 회로를 포함하며, 상기 제1 지연 시간은 상기 단위 회로들과 상기 내부 클럭 생성 회로 사이에서 생성되는 가장 긴 지연 시간인 복수의 전송 회로들, 및 상기 제1 전송 경로를 통해 상기 제1 단위 회로에 입력되는 제1 동작 클럭과 상기 제2 전송 경로를 통해 상기 제2 단위 회로에 입력되는 제2 동작 클럭을 비교하고, 상기 제2 지연 시간이 상기 제1 지연 시간과 일치하도록 상기 제2 지연 시간을 조절하는 지연 보상 회로를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것이다.

반도체 장치는 클럭 신호에 따라 동작하는 회로들을 포함할 수 있으며, 둘 이상의 회로들이 동일한 클럭 신호를 입력받아 동작할 수 있다. 둘 이상의 회로들에 동일한 클럭 신호를 입력하기 위해, 클럭 신호의 전송 경로를 제공하는 클럭 트리가 반도체 장치에 포함될 수 있다. 회로들에 입력되는 클럭 신호들 간의 클럭 스큐(skew)를 줄이기 위해 클럭 트리를 대칭 구조로 형성할 수 있으나, 대칭 구조로 클럭 트리를 형성할 경우 클럭 트리에 포함되는 소자들의 개수가 증가하여 반도체 장치의 집적도가 저하될 수 있다.

본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 클럭 신호들 간의 스큐를 효과적으로 보상하면서 클럭 트리에 포함되는 소자들의 개수를 줄이고, 클럭 신호의 변동을 최소화할 수 있는 반도체 장치를 제공하고자 하는 데에 있다.

본 발명의 일 실시예에 따른 반도체 장치는, 소정의 클럭 신호에 따라 데이터 신호들을 입출력하는 입출력 회로들, 상기 클럭 신호를 생성하는 지연 고정 루프 회로, 상기 지연 고정 루프 회로와 상기 입출력 회로들 사이에 연결되며, 상기 클럭 신호를 상기 입출력 회로에 전송하는 복수의 리피터들, 상기 입출력 회로들 중 제1 입출력 회로와 제2 입출력 회로 사이에 연결되며, 상기 제1 입출력 회로에 입력되는 제1 클럭 신호와 상기 제2 입출력 회로에 입력되는 제2 클럭 신호를 비교하는 비교기, 및 상기 비교기의 출력에 기초하여 상기 제1 클럭 신호와 상기 제2 클럭 신호가 같은 위상을 갖도록 제2 클럭 신호의 위상을 조절하는 지연 체인을 포함한다.

본 발명의 일 실시예에 따른 반도체 장치는, 클럭 신호를 생성하는 클럭 생성 회로, 상기 클럭 신호를 제1 지연 시간만큼 지연시켜 적어도 하나의 제1 단위 회로에 입력하는 제1 지연 회로, 상기 클럭 신호를 상기 제1 지연 시간보다 짧은 제2 지연 시간만큼 지연시켜 상기 제1 단위 회로와 다른 적어도 하나의 제2 단위 회로에 입력하는 제2 지연 회로, 및 상기 제1 지연 시간과 상기 제2 지연 시간을 비교하고, 상기 제1 지연 시간과 상기 제2 지연 시간이 일치하도록 상기 제2 지연 시간을 증가시키는 지연 보상 회로를 포함한다.

본 발명의 일 실시예에 따르면, 반도체 장치의 단위 회로들에 내부 클럭을 전달하는 전송 회로들이 클럭 트리에 포함될 수 있다. 전송 회로들 중에서 가장 긴 전송 경로를 갖는 전송 회로가 단위 회로로 출력하는 내부 클럭을 기준으로, 다른 전송 회로들의 내부 클럭들을 조절하여 단위 회로들에 입력되는 내부 클럭들 간의 클럭 스큐를 최소화할 수 있다. 또한 클럭 트리를 구현하는 데에 필요한 소자들의 개수를 줄여 반도체 장치의 집적도를 개선할 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 지연 보상 회로를 간단하게 나타낸 블록도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 지연 보상 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 10 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 13 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 장치들을 설명하기 위해 제공되는 도면들이다.
도 23은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.

도 1을 참조하면 본 발명의 일 실시예에 따른 반도체 장치(1)는 클럭 생성 회로(10), 클럭 트리(20), 및 복수의 단위 회로들(31-34: 30)을 포함할 수 있다. 클럭 생성 회로(10)는 반도체 장치(1)가 외부의 다른 장치로부터 수신하는 외부 클럭을 이용하여 반도체 장치(1)의 동작에 필요한 내부 클럭을 생성할 수 있다. 일 실시예에서 클럭 생성 회로(10)는 지연 고정 루프(Delay Locked Loop, DLL) 회로를 포함할 수 있다.

클럭 트리(20)는 클럭 생성 회로(10)가 생성하는 내부 클럭을 단위 회로들(30)로 전달하는 전송 경로들을 제공하는 회로일 수 있다. 클럭 트리(20)는 내부 클럭을 전달하기 위한 복수의 리피터들을 포함할 수 있으며, 일례로 리피터들 각각은 적어도 하나의 버퍼를 포함할 수 있다. 따라서 내부 클럭이 리피터들을 통해 단위 회로들(30)로 전달되는 과정에서, 신호 지연이 발생할 수 있다. 단위 회로들(30) 각각에 전달되는 내부 클럭을 동기화하기 위해, 단위 회로들(30)에 연결되는 전송 경로들의 지연 시간 차이를 보상하기 위한 다양한 방법이 클럭 트리(20)에 적용될 수 있다.

단위 회로들(30)은 내부 클럭을 이용하여 동작하는 회로들일 수 있다. 일례로, 단위 회로들(30)은 외부의 다른 반도체 장치와 신호를 주고받기 위한 입출력 회로들일 수 있다. 입출력 회로들은, 내부 클럭에 동기화되어 신호를 출력하거나 또는 입력받을 수 있다.

단위 회로들(30)에 내부 클럭을 전달하는 클럭 트리(20)의 전송 경로들 사이에서 지연 시간의 차이가 발생할 경우, 단위 회로들(30)의 동작 타이밍이 서로 달라질 수 있으며, 반도체 장치(1)의 신뢰성이 저하될 수 있다. 이러한 문제를 해결하기 위해, 클럭 트리(20)에서 전송 경로들이 모두 실질적으로 동일한 지연 시간을 갖도록 클럭 트리(20)를 설계할 수 있다. 다만, 전송 경로들이 모두 같은 지연 시간을 갖도록 클럭 트리(20)를 설계할 경우, 전송 경로들을 구현하기 위한 소자들의 개수가 증가하여 반도체 장치(1)의 집적도가 저하될 수 있다. 또한 기생 용량 등을 줄이기 위해 전송 경로들 사이에 배치해야 하는 차폐 공간을 충분히 확보하지 못할 수 있으며, 결과적으로 내부 클럭의 주파수 높은 경우 지터가 발생하여 아이 마진이 감소하는 등의 문제가 발생할 수 있다.

본 발명의 일 실시예에서는, 클럭 트리(20) 내에서 가장 긴 지연 시간을 갖는 전송 경로를 통해 전달되는 내부 클럭을 기준 클럭으로 선택하고, 다른 전송 경로들의 지연 시간을 기준 클럭의 지연 시간에 맞게 조절할 수 있다. 따라서 클럭 트리(20)에 포함되는 소자들의 개수를 줄여 반도체 장치(1)의 집적도를 개선함과 동시에, 전송 경로들 사이에 충분한 차폐 공간을 확보하여 안정적인 고속 동작을 제공할 수 있다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 클럭 버퍼(110), 클럭 생성 회로(120), 클럭 트리(130), 및 복수의 단위 회로들(141-144: 140)을 포함할 수 있다. 클럭 버퍼(110)는 반도체 장치(100)가 외부에서 수신한 외부 클럭(CK_ext)을 버퍼링하여 출력할 수 있다.

클럭 생성 회로(120)는 클럭 버퍼(110)가 버퍼링한 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성할 수 있으며, 일례로 지연 고정 루프 회로, 위상 고정 루프 회로 등을 포함할 수 있다. 도 2에 도시한 일 실시예에서는, 클럭 생성 회로(120)가 지연 체인(121), 위상 검출기(122), 및 복제 회로(123) 등을 포함할 수 있다. 지연 체인(121)은 소정의 제어 신호에 따라 동작하며, 외부 클럭(CK_ext)을 지연시켜 내부 클럭(CK_int)을 출력할 수 있다.

복제 회로(123)는 클럭 트리(130)의 지연 특성을 복제하여 제공할 수 있다. 일례로, 소정의 신호가 클럭 트리(130)를 통과하는 과정에서 발생하는 지연량이, 동일한 신호가 복제 회로(123)를 통과하는 과정에서 발생하는 지연량과 실질적으로 같을 수 있다. 복제 회로(123)는 클럭 트리(130)의 지연 특성이 반영된 지연량에 따라, 지연 체인(121)이 출력하는 내부 클럭(CK_int)을 지연시켜 위상 검출기(122)로 출력할 수 있다.

위상 검출기(122)는 복제 회로(123)의 출력과 클럭 버퍼(110)의 출력을 비교하여 위상 비교 신호를 생성할 수 있다. 일 실시예에서, 위상 검출기(122)는 복제 회로(123)의 출력이 클럭 버퍼(110)의 출력보다 빠른 위상을 가지면 위상 비교 신호를 인에이블시키고, 복제 회로(123)의 출력이 클럭 버퍼(110)의 출력보다 늦은 위상을 가지면 위상 비교 신호를 디스에이블시킬 수 있다. 위상 검출기(122)가 출력하는 위상 비교 신호는 지연 체인(121)에 제어 신호로서 입력될 수 있다.

지연 체인(121)은 위상 비교 신호에 따라 외부 클럭(CK_ext)의 지연량을 증가 또는 감소시킴으로써 내부 클럭(CK_int)을 생성할 수 있다. 일례로, 지연 체인(121)은 위상 비교 신호가 인에이블되면 외부 클럭(CK_ext)의 지연량을 증가시킬 수 있으며, 위상 비교 신호가 디스에이블되면 외부 클럭(CK_ext)의 지연량을 감소시킬 수 있다.

클럭 트리(130)는 내부 클럭(CK_int)을 단위 회로들(140)에 전달하기 위한 복수의 전송 회로들을 포함할 수 있다. 일례로, 전송 회로들 각각은 하나 이상의 전송 경로들을 제공할 수 있으며, 전송 경로들 각각은 복수의 리피터들로 구현될 수 있다. 단위 회로들(140) 각각에서 내부 클럭(CK_int)의 스큐(skew)가 발생할 경우, 단위 회로들(140)의 동작 타이밍이 서로 달라질 수 있으며, 그에 따라 반도체 장치(100)의 동작에 오류가 발생할 수 있다. 따라서, 클럭 트리(130)는 단위 회로들(140)에 내부 클럭(CK_int)을 전달하는 전송 경로들이 실질적으로 동일한 지연 시간을 갖도록 설계될 수 있다.

도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.

도 3을 참조하면, 반도체 장치(200)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성하는 클럭 생성 회로(210), 내부 클럭(CK_int)을 복수의 단위 회로들(230)에 전달하는 클럭 트리(220) 등을 포함할 수 있다. 클럭 트리(220)는 복수의 리피터들(RPT, 225)을 포함할 수 있으며, 일례로 복수의 리피터들(225) 각각은 적어도 하나의 버퍼를 포함할 수 있다. 단위 회로들(230)은 클럭 트리(220)가 출력하는 동작 클럭(CK)에 동기화되어 동작하는 회로들일 수 있다. 일례로

도 3에 도시한 일 실시예에서, 클럭 트리(220)에 포함되는 리피터들(225)은 H-트리 구조에 따라 서로 연결될 수 있다. 클럭 생성 회로(210)와 단위 회로들(230)을 연결하는 전송 경로들은 모두 동일한 지연 시간을 가질 수 있다. 따라서, 단위 회로들(230)에 입력되는 동작 클럭(CK)이 실질적으로 동일한 위상을 가질 수 있다.

도 4는 클럭 트리(220)에 입력되는 내부 클럭(CK_int)과, 클럭 트리(220)가 출력하는 동작 클럭(CK)을 간단하게 나타낸 도면일 수 있다. 도 4를 참조하면, 클럭 트리(220)에 포함되는 리피터들(225) 각각의 지연량에 따라, 내부 클럭(CK_int)과 동작 클럭(CK) 사이에 소정의 지연 시간(TD)이 나타날 수 있다. 지연 시간(TD)은 클럭 트리(220)에서 내부 클럭(CK_int)의 전송 경로에 포함되는 리피터들(225)의 개수, 클럭 트리(220)를 포함한 반도체 장치(200)의 제조 공정에서 발생하는 오차, 반도체 장치(200)의 동작 환경 등에 따라 달라질 수 있다.

도 3 및 도 4에 도시한 바와 같이 클럭 트리(220)를 구성하는 경우, 동작 클럭(CK)을 단위 회로들(230)에 전달하는 전송 경로들을 구현하기 위해 필요한 리피터들(225)의 개수가 증가할 수 있다. 따라서 반도체 장치(200)의 집적도가 저하될 수 있다. 또한, 리피터들(225)의 개수 증가에 따라 전송 경로들 사이에 배치되는 차폐 공간을 충분히 확보하기가 곤란할 수 있으며, 결과적으로 동작 클럭(CK)의 지터 성분이 증가할 수 있다.

본 발명의 일 실시예에서는, 플라이 바이(fly by) 타입으로 클럭 트리를 구현할 수 있다. 따라서 동일한 개수의 단위 회로들에 연결되는 클럭 트리를 구현하는 데에 필요한 리피터들의 개수를 줄일 수 있으며, 동작 클럭의 지터 성분을 감소시킬 수 있다. 또한 단위 회로들에 입력되는 동작 클럭들 중에서, 가장 긴 지연 시간을 갖는 동작 클럭을 기준으로 다른 동작 클럭의 지연 시간을 조절할 수 있다. 따라서, 반도체 장치가 제조 및 출하된 후 동작 환경 및 동작 전압 등의 변동에 따라 발생할 수 있는 동작 클럭들의 스큐를 효과적으로 보상할 수 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 블록도이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(300)는 클럭 생성 회로(310), 클럭 트리(320), 복수의 단위 회로들(330, 340), 및 지연 보상 회로(350) 등을 포함할 수 있다. 클럭 생성 회로(310)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성할 수 있다. 일례로 클럭 생성 회로(310)는 지연 고정 루프 회로 또는 위상 고정 루프 회로 등을 포함할 수 있다.

클럭 트리(320)는 제1 전송 회로(321) 및 제2 전송 회로(322)를 포함할 수 있으며, 단위 회로들(330, 340)은 제1 전송 회로(321)에 연결되는 제1 단위 회로들(330) 및 제2 전송 회로(322)에 연결되는 제2 단위 회로들(340)을 포함할 수 있다. 제1 전송 회로(321)는 제1 동작 클럭(CK1)을 출력하고, 제2 전송 회로(322)는 제2 동작 클럭(CK2)을 출력할 수 있다. 일 실시예에서 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)은 동일한 주파수를 가질 수 있다.

도 5에 도시한 바와 같이, 내부 클럭(CK_int)은 제2 전송 회로(322)를 통해 클럭 생성 회로(310)로부터 제1 전송 회로(321)에 입력될 수 있다. 따라서, 제1 전송 회로(321)가 제1 단위 회로들(330)에 제1 동작 클럭(CK1)을 전달하는 제1 전송 경로들은, 제2 전송 회로(322)가 제2 단위 회로들(340)에 제2 동작 클럭(CK2)을 전달하는 제2 전송 경로들보다 큰 지연량을 가질 수 있다. 일례로, 반도체 장치(300)의 동작 초기에, 내부 클럭(CK_int)을 기준으로 제1 동작 클럭(CK1)의 지연 시간은 제2 동작 클럭(CK2)의 지연 시간보다 클 수 있다. 또는, 반도체 장치(300)의 동작 초기에 제1 동작 클럭(CK1)이 제2 동작 클럭(CK2)보다 늦은 위상을 갖는 것으로도 이해될 수 있을 것이다.

본 발명의 일 실시예에서, 지연 보상 회로(350)는 제1 단위 회로들(330) 중 적어도 하나에 입력되는 제1 동작 클럭(CK1)과, 제2 단위 회로들(340) 중 적어도 하나에 입력되는 제2 동작 클럭(CK2)을 비교하고, 비교 결과에 따라 제2 전송 회로(322)의 지연량을 조절할 수 있다. 일례로 제2 전송 회로(322)는 제2 동작 클럭(CK2)의 지연 시간을 조절할 수 있는 지연 체인 등을 포함할 수 있다. 제2 전송 회로(322) 내에서 지연 체인은, 서로 직접 연결되는 리피터들 사이에 연결될 수 있다. 지연 보상 회로(350)는 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)의 비교 결과에 따라, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)이 실질적으로 같은 위상을 갖도록 제2 전송 회로(322)에 포함되는 지연 체인의 지연량을 조절할 수 있다.

일 실시예에서, 지연 보상 회로(350)는 소정의 주기마다, 또는 반도체 장치(300)에 포함되는 컨트롤 로직 등의 요청에 응답하여 제2 동작 클럭(CK2)을 제1 동작 클럭(CK1)에 동기화시킬 수 있다. 반도체 장치(300)의 동작 환경 등이 변함에 따라, 제1 전송 회로(321)와 제2 전송 회로(322) 각각의 지연량이 변동될 수 있으며, 결과적으로 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2) 사이에 위상 차이가 발생할 수 있다. 따라서, 미리 설정된 소정의 주기마다, 또는 동작 환경의 변화를 감지한 컨트롤 로직 등의 요청에 기초하여, 지연 보상 회로(350)가 제1 동작 클럭(CK1)에 맞춰 제2 동작 클럭(CK2)의 지연 시간을 조절할 수 있으며, 결과적으로 반도체 장치(300)의 성능을 개선할 수 있다.

도 6은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 지연 보상 회로를 간단하게 나타낸 블록도이다.

도 6을 참조하면, 본 발명의 일 실시예에서 지연 보상 회로(400)는 비교기(410), 카운터(420), 및 지연 체인(430) 등을 포함할 수 있다. 비교기(410)는 제1 단위 회로(401)에 입력되는 제1 동작 클럭(CK1)과 제2 단위 회로(402)에 입력되는 제2 동작 클럭(CK2)을 비교할 수 있다.

카운터(420)는 비교기(410)의 출력을 카운트할 수 있다. 일례로, 카운터(420)는 제1 동작 클럭(CK1)이 제2 동작 클럭(CK2)보다 큰 시간, 또는 제2 동작 클럭(CK2)이 제1 동작 클럭(CK1)보다 큰 시간을 카운트할 수 있다. 지연 체인(430)은 제1 동작 클럭(CK1) 및 제2 동작 클럭(CK2) 중 하나를 기준으로, 다른 하나를 지연시켜 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 동기화할 수 있다.

이하, 도 7 및 도 8을 함께 참조하여, 지연 보상 회로(400)의 동작을 더욱 자세히 설명하기로 한다.

도 7 및 도 8은 본 발명의 일 실시예에 따른 지연 보상 회로의 동작을 설명하기 위해 제공되는 도면들이다.

도 7 및 도 8은 제1 단위 회로(401)에 입력되는 제1 동작 클럭(CK1)과 제2 단위 회로(402)에 입력되는 제2 동작 클럭(CK2), 및 내부 클럭(CK_int)을 도시한 도면들일 수 있다. 도 7 및 도 8에 도시한 실시예들에서, 내부 클럭(CK_int)은 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 제1 단위 회로(401)와 제2 단위 회로(402)에 각각 제공하는 클럭 트리가 입력받는 클럭일 수 있다. 내부 클럭(CK_int)은 제1 동작 클럭(CK1) 및 제2 동작 클럭(CK2)과 같은 주파수 및 같은 듀티 비를 가질 수 있다.

도 7은 지연 보상 회로(400)가 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)의 지연량 차이를 보상하기 이전의 상태를 나타낸 도면일 수 있다. 도 7을 참조하면, 내부 클럭(CK_int)을 기준으로 제1 동작 클럭(CK1)은 제1 지연 시간(TD1)만큼 지연되고, 제2 동작 클럭(CK2)은 제2 지연 시간(TD2)만큼 지연될 수 있다. 제1 지연 시간(TD1)은 제2 지연 시간(TD2)보다 길 수 있다.

일 실시예로, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)이 비교기(410)에 입력되면, 카운터(420)는 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)이 서로 다른 값을 갖는 시간을 카운트할 수 있다. 도 7에 도시한 일 실시예에서, 카운터(420)는 제1 지연 시간(TD1)과 제2 지연 시간(TD2)의 시간차(ΔT)를 카운트할 수 있다.

카운터(420)가 제1 지연 시간(TD1)과 제2 지연 시간(TD2)의 시간차(ΔT)를 카운트한 결과는, 지연 체인(430)에 전송될 수 있다. 일례로 지연 체인(430)은, 디지털 코드의 형태로 카운터(420)가 카운트한 시간차(ΔT)를 수신할 수 있다. 지연 체인(430)은 시간차(ΔT)를 참조하여 제1 지연 시간(TD1)과 제2 지연 시간(TD2)의 차이가 0이 되도록, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2) 중 적어도 하나를 조절할 수 있다.

일례로 지연 체인(430)은, 내부 클럭(CK_int)을 기준으로 더 긴 지연 시간을 갖는 제1 동작 클럭(CK1)에 맞춰 제2 동작 클럭(CK2)의 지연 시간을 조절할 수 있다. 도 8을 참조하면, 지연 체인(430)은 카운터(420)로부터 수신한 시간차(ΔT)에 기초하여 제2 동작 클럭(CK2)의 지연 시간을 제1 지연 시간(TD1)으로 조절할 수 있다. 따라서 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)의 스큐가 최소화될 수 있다.

도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면이다.

도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(500)는 클럭 생성 회로(510), 클럭 트리(520), 및 복수의 단위 회로들(530)을 포함할 수 있다. 클럭 생성 회로(510)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성할 수 있다. 일 실시예에서, 내부 클럭(CK_int)은 외부 클럭(CK_ext)과 동일한 주파수를 가질 수 있다.

내부 클럭(CK_int)은 클럭 트리(520)에 입력될 수 있다. 클럭 트리(520)는 내부 클럭(CK_int)을 복수의 단위 회로들(530)에 전송하는 제1 전송 회로(521)와 제2 전송 회로(522)를 포함할 수 있다. 제1 전송 회로(521)와 제2 전송 회로(522) 각각은 복수의 리피터들(RPT, 525)을 포함할 수 있다. 리피터들(525) 각각은 적어도 하나의 버퍼를 포함할 수 있으며, 리피터들(525)에서 내부 클럭(CK_int)이 지연될 수 있다. 제1 전송 회로(521)는 내부 클럭(CK_int)을 제1 지연 시간만큼 지연시켜 적어도 하나의 제1 단위 회로(531)에 입력하는 제1 지연 회로로 정의될 수 있으며, 제2 전송 회로(522)는 내부 클럭(CK_int)을 제2 지연 시간만큼 지연시켜 적어도 하나의 제2 단위 회로(532)에 입력하는 제2 지연 회로로 정의될 수 있다.

제2 지연 시간은 제1 지연 시간보다 짧을 수 있다. 도 9를 참조하면, 제1 전송 회로(521)는 제2 전송 회로(522)를 통해 클럭 생성 회로(510)로부터 내부 클럭(CK_int)을 입력받을 수 있다. 제2 전송 회로(522)에 포함되는 리피터들(525) 중 적어도 일부를 통과한 내부 클럭(CK_int)이 제1 전송 회로(521)에 입력되므로, 제1 지연 시간이 제2 지연 시간보다 길 수 있다.

도 9에 도시한 일 실시예에서, 제1 전송 회로(521)는 제2 전송 회로(522)에 포함되는 4개의 리피터들(525)을 통과한 내부 클럭(CK_int)을 입력받으며, 따라서 4개의 리피터들(525)의 지연 시간만큼 제1 지연 시간과 제2 지연 시간의 차이가 발생할 수 있다. 제1 지연 시간과 제2 지연 시간의 차이는, 제1 단위 회로(531)에 입력되는 제1 동작 클럭(CK1)과, 제2 단위 회로(532)에 입력되는 제2 동작 클럭(CK2)의 차이로 이어질 수 있다. 일례로, 제1 지연 시간과 제2 지연 시간의 차이에 의해, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2) 사이에서 위상차가 발생할 수 있다.

제1 동작 클럭(CK1)과 제2 동작 클럭(CK2) 사이에서 위상차가 발생하면, 제1 단위 회로(531)와 제2 단위 회로(532)의 동작 타이밍이 어긋날 수 있으며, 반도체 장치(500)의 동작에서 오류가 발생할 수 있다. 본 발명의 일 실시예에서는, 제1 단위 회로(531)의 입력단에서 검출한 제1 동작 클럭(CK1)과, 제2 단위 회로(532)의 입력단에서 검출한 제2 동작 클럭(CK2)을 비교하고, 비교 결과에 따라 제2 지연 시간을 조절하는 지연 보상 회로가 포함될 수 있다. 따라서, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)의 위상차를 최소화할 수 있다.

일례로, 지연 보상 회로는 비교기(541), 카운터(542), 및 지연 체인(543)을 포함할 수 있다. 비교기(541)는 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 입력받아 비교할 수 있다. 도 9를 참조하면, 비교기(541)가 제1 단위 회로(531)와 제2 단위 회로(532)의 입력단들로부터 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 입력받을 수 있다. 다만 실시예들에 따라, 비교기(541)의 입력단들은, 제1 단위 회로(531)와 제2 단위 회로(532) 내부에 포함되는 노드들, 또는 제1 단위 회로(531)와 제2 단위 회로(532)의 출력단들에 연결될 수도 있다.

카운터(542)는 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)이 서로 다른 값을 갖는 구간을 카운트하고, 결과를 지연 체인(543)에 출력할 수 있다. 지연 체인(543)은 카운터(542)로부터 수신한 정보에 기초하여 제2 전송 회로(522)의 제2 지연 시간을 조절할 수 있다. 일례로 지연 체인(543)은, 제2 지연 시간이 제1 지연 시간과 일치하도록 제2 지연 시간을 증가시킬 수 있다.

지연 체인(543)은 제2 전송 회로(522) 내부에서 제1 리피터(525A)와 제2 리피터(525B) 사이에 연결될 수 있다. 지연 체인(543)은 제1 리피터(525A)를 통과한 내부 클럭(CK_int)을, 제1 지연 시간과 제2 지연 시간의 차이만큼 더 지연시켜 제2 리피터(525B)에 입력할 수 있다. 일례로 제2 리피터(525B)는 제2 단위 회로들(532)에 모두 연결되는 리피터일 수 있다. 따라서, 지연 체인(543)이 추가로 지연시킨 제1 지연 시간과 제2 지연 시간의 차이가, 제2 단위 회로들(532)에 입력되는 제2 동작 클럭(CK2)에 모두 반영될 수 있다.

도 9에 도시한 일 실시예에서, 가장 긴 지연 시간을 갖는 제1 동작 클럭(CK1)을 기준으로, 제2 동작 클럭(CK2)을 조절할 수 있다. 제1 동작 클럭(CK1)을 일종의 기준 클럭으로 이용하므로, 제1 동작 클럭(CK1)을 제1 단위 회로(531)에 제공하는 제1 전송 회로(521)에는 별도로 지연 체인이 포함되지 않을 수 있다. 다시 말해, 제2 전송 회로(522)에만 지연 체인(543)을 포함시켜 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2) 사이의 클럭 스큐를 제거할 수 있으며, 클럭 트리(520)가 차지하는 회로 면적을 효과적으로 줄일 수 있다. 또한 지연 체인(543)의 개수를 줄임으로써 PVT 변동과 지터를 감소시킬 수 있으며, 클럭 생성 회로(510)에 포함되는 복제 회로가 생성하는 지연 시간과 클럭 트리(520)의 지연 시간 사이의 차이 역시 줄일 수 있다.

도 9에 도시한 일 실시예에서는, 클럭 트리(520)가 두 개의 전송 회로들(521, 522)을 포함하고, 제1 전송 회로(521)에 연결되는 제1 단위 회로들(531)의 개수와 제2 전송 회로(522)에 연결되는 제2 단위 회로들(532)의 개수가 서로 같은 것으로 설명하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 실시예들에 따라, 클럭 트리(520)에 포함되는 전송 회로들의 개수와, 전송 회로들 각각에 연결되는 단위 회로들의 개수는 다양하게 변형될 수 있다.

도 10 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.

먼저 도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(600)는 클럭 생성 회로(610), 클럭 트리(620), 및 복수의 단위 회로들(630)을 포함할 수 있다. 클럭 생성 회로(610)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성할 수 있으며, 내부 클럭(CK_int)은 클럭 트리(620)에 입력될 수 있다.

클럭 트리(620)는 제1 내지 제4 전송 회로들(621-624)을 포함할 수 있으며, 제1 내지 제4 전송 회로들(621-624) 각각은 복수의 리피터들(RPT)을 포함할 수 있다. 제1 내지 제4 전송 회로들(621-624)은 복수의 단위 회로들(630)에 동작 클럭들(CK1-CK4)을 입력할 수 있다. 일례로, 제1 전송 회로(621)는 제1 동작 클럭(CK1)을 제1 단위 회로들(631)에 입력하며, 제2 전송 회로(622)는 제2 동작 클럭(CK2)을 제2 단위 회로들(632)에 입력할 수 있다. 제3 전송 회로(623)는 제3 동작 클럭(CK3)을 제3 단위 회로들(633)에 입력하고, 제4 전송 회로(624)는 제4 동작 클럭(CK4)을 제4 단위 회로들(634)에 입력할 수 있다.

도 11을 참조하면, 동작 클럭들(CK1-CK4)은 서로 다른 위상을 가질 수 있다. 일 실시예에서 내부 클럭(CK_int)을 기준으로, 동작 클럭들(CK1-CK4) 중에서 제1 동작 클럭(CK1)이 가장 긴 제1 지연 시간(TD1)을 갖고, 제4 동작 클럭(CK4)이 가장 짧은 제4 지연 시간(TD4)을 가질 수 있다. 제2 동작 클럭(CK2)은 두 번째로 긴 제2 지연 시간(TD2)을 갖고, 제3 동작 클럭(CK3)은 두 번째로 짧은 제3 지연 시간(TD3)을 가질 수 있다. 따라서, 복수의 단위 회로들(630) 중 적어도 일부의 동작 타이밍이 서로 일치하지 않을 수 있으며, 이는 반도체 장치(600)의 성능 저하를 가져올 수 있다.

본 발명의 실시예들에서는, 지연 보상 회로를 이용하여 동작 클럭들(CK1-CK4)의 지연 시간 차이를 보상할 수 있다. 일례로, 가장 긴 제1 지연 시간(TD1)과 일치하도록 제2 내지 제4 지연 시간들(TD2-TD4)을 증가시켜 동작 클럭들(CK1-CK4)의 지연 시간 차이를 최소화할 수 있다. 도 12를 참조하면, 지연 보상 회로는 동작 클럭들(CK1-CK4) 각각의 지연 시간을 제1 지연 시간(TD1)으로 조절할 수 있다.

다시 도 10을 참조하면, 제1 비교기(641)가 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 비교하고, 제1 카운터(642)는 제1 비교기(641)의 출력을 카운트하여 제1 지연 체인(643)에 전달할 수 있다. 제1 지연 체인(643)은 제2 전송 회로(622)에서 제1 리피터(622A)와 제2 리피터(622B) 사이에 연결되며, 제1 카운터(642)의 출력을 참조하여 제2 동작 클럭(CK2)을 조절할 수 있다. 일례로, 제1 카운터(642)는 제1 지연 시간(TD1)과 제2 지연 시간(TD2)의 차이에 대응하는 제1 시간차(ΔT1)를 카운트할 수 있다. 제1 지연 체인(643)은 제1 시간차(ΔT1)가 클수록 제2 지연 시간(TD2)을 증가시킬 수 있다. 제1 지연 체인(643)은 제1 지연 시간(TD1)과 제2 지연 시간(TD2)이 일치하도록 제2 지연 시간(TD2)을 증가시킬 수 있다.

제2 비교기(651), 제2 카운터(652), 제2 지연 체인(653), 제3 비교기(661), 제3 카운터(662), 제3 지연 체인(663)의 동작은, 앞서 설명한 제1 비교기(641), 제1 카운터(642), 및 제1 지연 체인(643)의 동작과 유사할 수 있다. 일례로, 제2 지연 체인(653)은 제2 지연 시간(TD2)과 제3 지연 시간(TD3)의 차이를 참조하여 제3 지연 시간(TD3)과 제2 지연 시간(TD2)이 일치하도록 제3 지연 시간(TD3)을 증가시킬 수 있다. 일 실시예에서, 제2 지연 체인(653)과 연결되는 제2 비교기(651)는, 제1 지연 체인(643)이 조절한 제2 동작 클럭(CK2)을 제3 동작 클럭(CK3)과 비교할 수 있다. 따라서 제2 지연 체인(653)은, 도 11에 도시된 제2 시간차(ΔT2)만큼 제3 동작 클럭(CK3)의 위상을 늦출 수 있다.

유사하게, 제3 지연 체인(663)과 연결되는 제3 비교기(661)는 제2 지연 체인(653)이 조절한 제3 동작 클럭(CK3)을 제4 동작 클럭(CK4)과 비교할 수 있다. 다시 말해, 제3 비교기(661)는 제2 지연 체인(653)에 의해 제2 시간차(ΔT2)만큼 위상이 늦춰진 제3 동작 클럭(CK3)을 제4 동작 클럭(CK4)과 비교할 수 있다. 따라서, 제3 지연 체인(663)은 제4 동작 클럭(CK4)의 제4 지연 시간(TD4)을 제3 시간차(ΔT3)만큼 증가시켜, 도 12에 도시한 바와 같이 제4 동작 클럭(CK4)을 다른 동작 클럭들(CK1-CK3)과 동기화시킬 수 있다.

도 10에 도시한 일 실시예에서, 제1 지연 체인(643), 제2 지연 체인(653), 및 제3 지연 체인(663)이 순차적으로 제2 동작 클럭(CK2), 제3 동작 클럭(CK3), 및 제4 동작 클럭(CK4)을 제1 동작 클럭(CK1)에 맞춰 조절할 수 있다. 또한 일 실시예에서, 제1 지연 체인(643), 제2 지연 체인(653), 및 제3 지연 체인(663) 제2 동작 클럭(CK2), 제3 동작 클럭(CK3), 및 제4 동작 클럭(CK4)을 동시에 조절할 수도 있다. 일례로, 제2 비교기(651)가 제3 동작 클럭(CK3)을 제2 동작 클럭(CK2)이 아닌, 제1 동작 클럭(CK1)과 비교하고, 비교 결과에 기초하여 제2 지연 체인(653)이 제3 동작 클럭(CK3)을 조절할 수 있다. 또한, 제3 비교기(661)가 제4 동작 클럭(CK4)을 제1 동작 클럭(CK1)과 비교하고, 비교 결과에 따라 제3 지연 체인(663)이 제4 동작 클럭(CK4)을 조절할 수 있다.

도 13 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.

먼저 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(700)는 클럭 생성 회로(710), 클럭 트리(720), 및 복수의 단위 회로들(730)을 포함할 수 있다. 클럭 생성 회로(710)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성할 수 있으며, 내부 클럭(CK_int)은 클럭 트리(720)에 입력될 수 있다.

클럭 트리(720)는 제1 내지 제3 전송 회로들(721-723)을 포함할 수 있으며, 제1 내지 제3 전송 회로들(721-723) 각각은 복수의 리피터들(RPT)을 포함할 수 있다. 제1 내지 제3 전송 회로들(721-723)은 복수의 단위 회로들(730)에 동작 클럭들(CK1-CK3)을 입력할 수 있다. 일 실시예에서, 제1 내지 제3 전송 회로들(721-723) 각각에 연결되는 단위 회로들(730)의 개수는 서로 다를 수 있다. 도 13을 참조하면, 제1 전송 회로(721)에 연결되는 제1 단위 회로들(731)의 개수는, 제2 전송 회로(722)에 연결되는 제2 단위 회로들(732)의 개수, 및 제3 전송 회로(723)에 연결되는 제3 단위 회로들(733)의 개수보다 클 수 있다. 또한, 제1 전송 회로(721)는 제2 전송 회로(722) 및 제3 전송 회로(733)보다 많은 개수의 리피터들(RPT)을 포함할 수 있다.

반도체 장치(700)는 제1 내지 제3 전송 회로들(721-723) 각각이 제공하는 전송 경로들 사이의 지연 시간 차이를 보상하는 지연 보상 회로를 포함할 수 있다. 지연 보상 회로는 제1 비교기(741), 제1 카운터(742), 제1 지연 체인(743), 제2 비교기(751), 제2 카운터(752), 및 제2 지연 체인(753) 등을 포함할 수 있다. 제1 지연 체인(743)은 제2 전송 회로(722)에 포함되는 제1 리피터(722A)와 제2 리피터(722B) 사이에 연결될 수 있으며, 제2 지연 체인(753)은 제3 전송 회로(723)에 포함되는 제1 리피터(723A)와 제2 리피터(723B) 사이에 연결될 수 있다.

예시적으로, 제1 단위 회로들(731) 각각에 입력되는 제1 동작 클럭(CK1)에는, 내부 클럭(CK_int)을 기준으로 10개의 리피터들(RPT)에 의한 지연 시간이 반영될 수 있다. 반면, 제2 단위 회로들(732) 각각에 입력되는 제2 동작 클럭(CK2)에는 내부 클럭(CK_int)을 기준으로 6개의 리피터들(RPT)에 의한 지연 시간이 반영될 수 있다. 제3 단위 회로들(733) 각각에 입력되는 제3 동작 클럭(CK3)에는 내부 클럭(CK_int)을 기준으로 4개의 리피터들(RPT)에 의한 지연 시간이 반영될 수 있다.

제1 지연 체인(743)은 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)의 비교 결과를 참조하여 제2 동작 클럭(CK2)을 지연시킴으로써 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)의 위상을 일치시킬 수 있다. 예시적으로, 리피터들(RPT) 각각에서 발생하는 지연 시간이 동일하다고 가정하면, 제1 지연 체인(743)은 4개의 리피터들(RPT)에 의한 지연 시간만큼 내부 클럭(CK_int)을 지연시킬 수 있다. 유사하게, 제2 지연 체인(753)은 6개의 리피터들(RPT)에 의한 지연 시간만큼 내부 클럭(CK_int)을 지연시킬 수 있다.

다음으로 도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(700A)는 클럭 생성 회로(710), 클럭 트리(720A), 및 복수의 단위 회로들(730A)을 포함할 수 있다. 클럭 트리(720A)는 제1 내지 제3 전송 회로들(721A-723A)을 포함할 수 있으며, 제1 내지 제3 전송 회로들(721A-723A) 각각은 복수의 리피터들(RPT)을 포함할 수 있다.

제1 내지 제3 전송 회로들(721A-723A)은 복수의 단위 회로들(730)과 연결될 수 있다. 도 14에 도시한 일 실시예에서, 제1 전송 회로(721A)에 연결되는 제1 단위 회로들(731A)의 개수는 제2 전송 회로(722A)에 연결되는 제2 단위 회로들(732A)의 개수와 같을 수 있다. 또한, 제3 전송 회로(723A)에 연결되는 제3 단위 회로들(733A)의 개수는, 제1 단위 회로들(731A)의 개수 및 제2 단위 회로들(732A)의 개수보다 많을 수 있다.

지연 보상 회로의 동작은 도 13을 참조하여 설명한 바와 유사할 수 있다. 제1 동작 클럭(CK1)은, 내부 클럭(CK_int)을 기준으로 9개의 리피터들(RPT)에 의해 생성되는 지연 시간만큼 지연될 수 있다. 반면, 제2 동작 클럭(CK2)은 8개의 리피터들(RPT)에 의해 생성되는 지연 시간만큼 내부 클럭(CK_int)으로부터 지연될 수 있다. 따라서, 제1 지연 체인(743A)은 하나의 리피터(RPT)에 대응하는 지연 시간만큼 제2 동작 클럭(CK2)을 추가로 지연시켜 제1 동작 클럭(CK1)과 동기화시킬 수 있다. 유사하게, 제2 지연 체인(753A)은 3개의 리피터들(RPT)에 대응하는 지연 시간만큼 제3 동작 클럭(CK3)을 추가로 지연시킬 수 있다.

도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(800)는 클럭 생성 회로(810), 클럭 트리(820), 및 복수의 단위 회로들(830)을 포함할 수 있다. 클럭 트리(820)는 제1 전송 회로(821)와 제2 전송 회로(822)를 포함할 수 있다. 제1 전송 회로(821)는 제1 단위 회로들(831)에 제1 동작 클럭(CK1)을 입력할 수 있으며, 제2 전송 회로(822)는 제2 단위 회로들(832)에 제2 동작 클럭(CK2)을 입력할 수 있다.

앞서 설명한 실시예들과 달리, 도 15에 도시한 일 실시예에서는 지연 체인(812)이 클럭 트리(820)가 아닌 클럭 생성 회로(810) 내에 포함될 수 있다. 도 15를 참조하면, 클럭 생성 회로(810)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성하며, 내부 클럭(CK_int)을 출력하는 드라이버(811)를 포함할 수 있다. 드라이버(811)는 제1 전송 회로(821)에 연결되는 제1 출력단, 및 제2 전송 회로(822)에 연결되는 제2 출력단을 포함할 수 있으며, 제2 출력단과 제2 전송 회로(822) 사이에 지연 체인(812)이 연결될 수 있다. 따라서, 도 15에 도시한 일 실시예에서는, 제1 전송 회로(821)와 제2 전송 회로(822)가 클럭 생성 회로(810)의 출력단에 병렬로 연결될 수 있다.

도 15를 참조하면, 제1 동작 클럭(CK1)은 내부 클럭(CK_int)을 기준으로 9개의 리피터들(RPT)에 대응하는 지연 시간만큼 지연될 수 있다. 한편 제2 동작 클럭(CK2)은 내부 클럭(CK_int)을 기준으로 7개의 리피터들(RPT)에 대응하는 지연 시간만큼 지연될 수 있다. 따라서 지연 체인(812)이 2개의 리피터들(RPT)에 대응하는 지연 시간만큼 내부 클럭(CK_int)을 추가로 지연시킴으로써, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 동기화시킬 수 있다.

지연 체인(812)이 내부 클럭(CK_int)을 추가로 지연시키는 추가 지연 시간은, 비교기(841)와 카운터(842)에 의해 결정될 수 있다. 비교기(841)는 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 비교하고, 카운터(842)는 비교기(841)의 출력을 카운트할 수 있다. 따라서, 온도와 전압 등의 동작 환경 변화에 따른 동작 클럭들(CK1, CK2)의 변동까지 고려하여 지연 체인(812)이 추가 지연 시간을 결정할 수 있으며, 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 정확하게 동기화시킬 수 있다.

도 16에 도시한 일 실시예에서, 반도체 장치(900)는 클럭 생성 회로(910), 클럭 트리(920), 복수의 단위 회로들(930) 등을 포함할 수 있다. 클럭 트리(920)는 제1 내지 제4 전송 회로들(921-924)을 포함하며, 제1 내지 제4 전송 회로들(921-924)은 제1 내지 제4 동작 클럭들(CK1-CK4)을 각각 출력할 수 있다. 제1 내지 제1 내지 제4 전송 회로들(921-924)의 지연 시간 차이를 보상하기 위한 동작은, 앞서 설명한 도 10의 실시예를 참조하여 이해될 수 있을 것이다.

도 16에 도시한 일 실시예에서는, 제1 카운터(942)의 출력이 제1 지연 체인(943)뿐만 아니라 제2 지연 체인(953) 및 제3 지연 체인(963)에도 입력될 수 있다. 또한, 제2 카운터(952)의 출력이 제2 지연 체인(953)과 제3 지연 체인(963)에 입력될 수 있다.

도 16을 참조하면, 제1 동작 클럭(CK1)은 내부 클럭(CK_int)을 기준으로 9개의 리피터들(RPT)에 대응하는 지연 시간만큼 지연된 클럭일 수 있으며, 제2 동작 클럭(CK2)은 내부 클럭(CK_int)을 기준으로 8개의 리피터들(RPT)에 대응하는 지연 시간만큼 지연된 클럭일 수 있다. 제3 동작 클럭(CK3)은 내부 클럭(CK_int)을 기준으로 6개의 리피터들(RPT)에 대응하는 지연 시간만큼 지연된 클럭이며, 제4 동작 클럭(CK4)은 내부 클럭(CK_int)을 기준으로 4개의 리피터들(RPT)에 대응하는 지연 시간만큼 지연된 클럭일 수 있다.

제1 비교기(941)가 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 비교하고, 제2 비교기(951)가 제2 동작 클럭(CK2)과 제3 동작 클럭(CK3)을 비교하므로, 제1 동작 클럭(CK1)을 이용하여 제2 동작 클럭(CK2)을 조절하기 이전에는 제3 동작 클럭(CK3)에 대한 조절이 완료되지 못할 수 있다. 다시 말해, 제2 동작 클럭(CK2), 제3 동작 클럭(CK3), 제4 동작 클럭(CK4)이 순서대로 조절되어야 할 수 있으며, 이는 동작 클럭들(CK1-CK4)의 동기화 작업에 필요한 시간 증가를 가져올 수 있다. 도 16에 도시한 일 실시예에서는, 카운터들(942, 952, 962) 각각의 출력이, 후순위 지연 체인들(943, 953, 963) 모두에 전송되므로, 지연 체인들(943, 953, 963)에 의한 동작 클럭들(CK1-CK4)의 동기화 작업이 동시에 진행될 수 있다.

일례로, 제1 카운터(942)는 하나의 리피터(RPT)의 지연 시간을 카운트한 제1 정보를 제1 지연 체인(943)은 물론 후순위에 해당하는 제2 및 제3 지연 체인들(953, 963)에도 전송할 수 있다. 또한, 제2 카운터(952)는 2개의 리피터들(RPT)에 대응하는 지연 시간을 카운트한 제2 정보를 제2 및 제3 지연 체인들(953, 963)에 전송할 수 있다.

클럭 생성 회로(910)가 내부 클럭(CK_int)을 생성하고 클럭 트리(920)가 동작 클럭들(CK1-CK4)을 단위 회로들(930)에 입력하면, 제1 지연 체인(943)은 제1 카운터(942)로부터 제1 정보를 수신할 수 있다. 또한, 제2 지연 체인(953)은 제1 카운터(942)로부터 제1 정보를 수신하고, 제2 카운터(952)로부터 제2 정보를 수신할 수 있다. 제1 지연 체인(953)은 제1 정보에 기초하여 하나의 리피터(RPT)에 대응하는 지연 시간만큼 제2 동작 클럭(CK2)을 지연시킬 수 있다. 제2 지연 체인(953)은 제1 정보 및 제2 정보에 기초하여 3개의 리피터들(RPT)에 대응하는 지연 시간만큼 제3 동작 클럭(CK3)을 지연시킬 수 있다. 따라서, 제2 동작 클럭(CK2)과 제3 동작 클럭(CK3)이 동시에 제1 동작 클럭(CK1)에 동기화될 수 있다. 제3 지연 체인(963)은 제2 지연 체인(953)과 유사하게 동작하는 것으로 이해될 수 있을 것이다.

도 16에 도시한 일 실시예에서, 제2 지연 체인(953)은 제1 카운터(942)와 제2 카운터(952)로부터 제1 정보와 제2 정보를 동시에 수신할 수 있다. 일례로, 제2 지연 체인(953)은 제1 정보에 따라 제2 동작 클럭(CK2)을 지연시키는 지연 체인, 및 제2 정보에 따라 제2 동작 클럭(CK2)을 지연시키는 지연 체인을 포함할 수 있다. 따라서, 제2 지연 체인(953)은 제1 지연 체인(943)보다 상대적으로 큰 면적을 가질 수 있다. 마찬가지로, 제3 지연 체인(963)은 제1 지연 체인(943) 및 제2 지연 체인(953)보다 큰 면적을 가질 수 있다.

도 17 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위해 제공되는 도면들이다.

먼저 도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1000)는 데이터를 저장할 수 있는 메모리 장치일 수 있다. 클럭 생성 회로(1010)는 외부 클럭(CK_ext)을 이용하여 내부 클럭(CK_int)을 생성하며, 내부 클럭(CK_int)은 클럭 트리(1020)를 통해 단우 회로들(1030)에 입력될 수 있다. 외부 클럭(CK_ext)은 메모리 컨트롤러 등이 입력하는 클럭일 수 있다. 단위 회로들(1030)은 복수의 패드들(PAD)에 연결되며, 패드들(PAD)을 통해 데이터 신호(DQ0-DQ7), 데이터 스트로브 신호(DQS, DQSB) 등이 입출력될 수 있다. 패드들(PAD) 중 적어도 하나는 더미(DMY)로 할당될 수 있다. 또한 패드들(PAD) 중 적어도 하나는 DMI 패드(DMI)로 할당될 수 있다. DMI 패드(DMI)는 소정의 비트 단위로 배치될 수 있으며, DBI(Data Bus Inversion) 기능을 제공하기 위한 패드일 수 있다.

클럭 트리(1020)는 제1 내지 제4 전송 회로들(1021-1024)을 포함하며, 제1 내지 제4 전송 회로들(1021-1024)은 제1 내지 제4 단위 회로들(1031-1034)에 연결될 수 있다. 제1 내지 제4 단위 회로들(1031-1034) 중 적어도 일부는 서로 다른 구조를 가질 수 있다. 일 실시예에서, 패드(PAD)로 입출력되는 신호에 따라, 제1 내지 제4 단위 회로들(1031-1034) 각각의 구조가 결정될 수 있다.

도 18을 참조하면, 제1 단위 회로(1031)는 제1 데이터(D0)와 제2 데이터(D1)를 직렬화하여 출력할 수 있다. 일례로, 제1 데이터(D0)와 제2 데이터(D1)가 멀티플렉서(MUX)에 입력되고, 멀티플렉서(MUX)는 제1 동작 클럭(CK1)에 응답하여 제1 데이터(D0)와 제2 데이터(D1)를 교대로 출력할 수 있다. 제1 데이터(D0)와 제2 데이터(D1)는 직렬화되어 하나의 제1 데이터 신호(DQ0)로서 패드(PAD)를 통해 출력될 수 있다. 일 실시예에서, 제1 동작 클럭(CK1)의 주파수는, 제1 데이터(D0)와 제2 데이터(D1) 각각의 출력 주파수의 두 배일 수 있다.

다시 도 17을 참조하면, 제1 내지 제4 전송 회로들(1031-1034) 중 적어도 하나는, 단위 회로들(1030)에 연결되지 않는 출력단을 가질 수 있다. 예시로서, 제4 전송 회로(1034)의 출력단들 중 일부가 단위 회로들(1030)에 연결되지 않으며, 피드백 신호들(FB1, FB2)을 출력할 수 있다. 피드백 신호들(FB1, FB2)은 클럭 생성 회로(1010)로 입력될 수 있다. 일례로, 제1 피드백 신호(FB1)는 듀티 사이클 정정기(Duty Cycle Corrector, DCC)에 입력될 수 있으며, 제2 피드백 신호(FB2)는 내부 클럭(CK_int)으로부터 실제 데이터 신호(DQ0-DQ7) 등이 출력될 때까지의 지연 시간(TSAC)을 피드백하기 위한 신호로서, 클럭 생성 회로(1010)의 복제 회로에 입력될 수 있다.

클럭 트리(1020)의 동작은 앞서 설명한 실시예들을 참조하여 이해될 수 있다. 제1 비교기(1041)는 제1 전송 회로(1021)가 출력하는 제1 동작 클럭(CK1)과, 제2 전송 회로(1022)가 출력하는 제2 동작 클럭(CK2)을 비교하며, 제1 카운터(1042)는 제1 비교기(1041)의 출력을 카운트하여 제1 지연 체인(1043)에 전송할 수 있다. 제1 지연 체인(1043)은 제1 카운터(1042)로부터 수신한 정보에 기초하여 제2 동작 클럭(CK2)을 추가로 지연시킬 수 있다. 도 17에 도시한 일 실시예에서 제1 지연 체인(1043)은, 하나의 리피터(RPT)를 내부 클럭(CK_int)이 통과할 때 발생하는 지연 시간만큼, 제2 동작 클럭(CK2)을 지연시킬 수 있다.

이하, 도 19 및 도 20을 함께 참조하여 반도체 장치(1000)의 동작을 더욱 자세히 설명하기로 한다.

먼저 도 19를 참조하여, 클럭 트리(1020)에서 동작 클럭들(CK1-CK4) 간의 지연 시간 차이가 조절되기 이전의 동작을 설명하기로 한다. 도 19를 참조하면, 제1 동작 클럭(CK1)은 내부 클럭(CK_int)을 기준으로 제1 지연 시간(TD1)만큼 지연된 클럭이며, 제2 동작 클럭(CK2)은 내부 클럭(CK_int)을 기준으로 제2 지연 시간(TD2)만큼 지연된 클럭일 수 있다. 제1 지연 시간(TD1)은 제2 지연 시간(TD2)보다 클 수 있다.

제1 데이터 신호(DQ0)는 제1 동작 클럭(CK1)에 동기화되어 출력되며, 데이터 스트로브 신호(DQS)는 제2 동작 클럭(CK2)에 동기화되어 출력될 수 있다. 제1 지연 시간(TD1)과 제2 지연 시간(TD2)의 차이만큼 제1 동작 클럭(CK1)의 위상과 제2 동작 클럭(CK2)의 위상이 어긋나므로, 도 19에 도시한 바와 같이 제1 데이터 신호(DQ0)와 데이터 스트로브 신호(DQS)가 정확하게 동기화되지 못할 수 있다. 제1 데이터 신호(DQ0)와 데이터 스트로브 신호(DQS)가 정확하게 동기화되기 위해서는, 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지가 제1 데이터 신호(DQ0)와 일치해야 할 수 있다.

본 발명의 일 실시예에서는 제1 지연 체인(1043)이 제1 지연 시간(TD1)과 제2 지연 시간(TD2)의 차이만큼 제2 동작 클럭(CK2)을 지연시켜 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)을 동기화시킬 수 있다. 도 20을 참조하면, 제1 지연 체인(1043)에 의해 제1 동작 클럭(CK1)과 제2 동작 클럭(CK2)이 동기화될 수 있다. 따라서, 내부 클럭(CK_int)을 기준으로 제2 동작 클럭(CK2)이 제1 지연 시간(TD1)만큼 지연될 수 있으며, 제1 데이터 신호(DQ0)와 데이터 스트로브 신호(DQS)가 동기화되어 반도체 장치(1000)의 신뢰성을 개선할 수 있다.

도 21 및 도 22는 본 발명의 실시예들에 따른 반도체 장치들을 설명하기 위해 제공되는 도면들이다.

도 21 및 도 22에 도시한 실시예들에서, 반도체 장치들(1100, 1200) 각각은 메모리 장치일 수 있다. 일례로 도 21에서 반도체 장치(1100)는 휘발성을 갖는 동적 랜덤 액세스 메모리(DRAM) 장치를 포함할 수 있으며, 도 22에서 반도체 장치(1200)는 비휘발성을 갖는 플래시 메모리 장치를 포함할 수 있다. 다만, 본 발명의 실시예들에 따른 반도체 장치들(1100, 1200)은 메모리 장치 외에도, 소정의 내부 클럭에 의해 동작하는 장치들에 폭넓게 적용될 수 있다.

도 21을 참조하면, 반도체 장치(1100)는 메모리 컨트롤러(1110) 및 메모리 장치(1120)를 포함할 수 있으며, 메모리 장치(1120)는 복수의 메모리 칩들(1121-1123)을 포함할 수 있다. 복수의 메모리 칩들(1121-1123) 각각에서 메모리 셀들은 복수의 채널들(CH0-CHn)로 구분될 수 있다. 메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하기 위한 신호들, 예를 들어 데이터 신호(DQ), 커맨드/어드레스 신호(CMD/ADDR), 및 외부 클럭(CK_ext) 등을 메모리 장치(1120)에 입력할 수 있다.

메모리 장치(1120)는 앞서 설명한 실시예들에 따른 클럭 생성 회로, 클럭 트리 등을 포함할 수 있다. 클럭 생성 회로는 외부 클럭(CK_ext)를 이용하여 내부 클럭을 생성하며, 클럭 트리는 내부 클럭에 동기화되어 동작하는 단위 회로들에 내부 클럭을 전달할 수 있다.

클럭 트리가 단위 회로들에 입력되는 내부 클럭은, 클럭 생성 회로가 생성하는 내부 클럭으로부터 소정의 지연 시간만큼 지연될 수 있다. 이때, 클럭 트리가 클럭 생성 회로와 단위 회로들 사이에서 제공하는 전송 경로들 중 적어도 일부는 서로 다른 지연 시간들을 가질 수 있다. 본 발명의 일 실시예에서는, 클럭 트리가 가장 긴 제1 전송 경로에서 검출한 제1 지연 시간을, 상대적으로 짧은 제2 전송 경로에서 검출한 제2 지연 시간과 비교할 수 있다. 클럭 트리는 제1 지연 시간에 맞춰 제2 지연 시간을 증가시킴으로써, 제1 전송 경로를 통해 출력되는 내부 클럭과 제2 전송 경로를 통해 출력되는 내부 클럭의 지연 시간 차이를 최소화할 수 있다.

도 22에 도시한 일 실시예에서, 반도체 장치(1200)는 메모리 셀 어레이(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있으며, 메모리 셀 어레이(1210)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 컨트롤러(1220)는 로우 디코더(1221), 페이지 버퍼(1222), 입출력 회로(1223) 및 컨트롤 로직(1224) 등을 포함할 수 있다. 로우 디코더(1221)는 접지 선택 라인들(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(1210)와 연결되며, 페이지 버퍼(1222)는 비트라인들(BL)을 통해 메모리 셀 어레이(1210)와 연결될 수 있다.

컨트롤 로직(1224)는 외부에서 수신한 외부 클럭을 이용하여 내부 클럭을 생성하는 클럭 생성 회로, 및 내부 클럭에 동기화되어 동작하는 회로들에 내부 클럭을 전송하는 클럭 트리 등을 포함할 수 있다. 클럭 트리는 서로 다른 지연 시간들을 갖는 복수의 전송 경로들을 제공하며, 전송 경로들 사이의 지연 시간 차이를 보상하기 위한 지연 보상 회로가 컨트롤 로직(1224) 내에 포함될 수 있다. 지연 보상 회로는 클럭 트리에서 발생하는 가장 긴 지연 시간을 기준으로 다른 지연 시간을 증가시키는 방식으로 지연 시간 차이를 보상할 수 있다.

도 23은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.

도 23을 참조하면, 모바일 시스템(2000)은 카메라(2100), 디스플레이(2200), 오디오 처리부(2300), 모뎀(2400), DRAM(2500a, 2500b), 플래시 메모리 장치(2600a, 2600b), 입출력 장치(2700a, 2700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(2800)를 포함할 수 있다.

모바일 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(2000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.

모바일 시스템(2000)에 포함되는 다양한 구성 요소들은 소정의 클럭에 동기화되어 동작할 수 있다. 예를 들어, 디스플레이(2200)는 미리 정해진 주사율에 따라 화면을 표시할 수 있으며, 상기 주사율을 구현하기 위한 클럭에 따라 동작하는 게이트 드라이버, 소스 드라이버 등을 포함할 수 있다. 또한 DRAM(2500a, 2500b)과 플래시 메모리 장치(2600a, 2600b)도 미리 정해진 속도로 데이터를 저장하고 읽어오거나, 외부의 다른 장치들과 주고받기 위해 소정의 클럭에 따라 동작할 수 있다. 입출력 장치(2700a, 2700b), 및 어플리케이션 프로세서(2800) 역시 소정의 클럭에 따라 동작할 수 있다.

본 발명의 다양한 실시예들에 따른 반도체 장치들이, 모바일 시스템(2000)에서 클럭에 동기화되어 동작하는 구성 요소들에 적용될 수 있다. 일례로, 디스플레이(2200)에서 내부 클럭을 생성하고, 내부 클럭을 게이트 드라이버 및/또는 소스 드라이버 등에 전달하는 회로에 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있다. 또한, 카메라(2100)와 애플리케이션 프로세서(2800) 사이, 및/또는 디스플레이(2200)와 애플리케이션 프로세서(2800) 사이에서 이미지 데이터를 주고받는 입출력 인터페이스에도 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있다. 그 외에 DRAM(2500a, 2500b)과 플래시 메모리 장치(2600a, 2600b)를 비롯한 다른 구성 요소들에도 본 발명의 일 실시예에 따른 반도체 장치가 적용될 수 있음은 물론이다.

카메라(2100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(2000)은 카메라(2100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(2000)은 카메라(2100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(2000)에서 카메라(2100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(2100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(2800)로 전송할 수 있다.

카메라(2100)는 서로 다른 화각이나 조리개 값 등을 갖는 복수의 카메라들을 포함할 수 있다. 또한, 카메라(2100)는 피사체를 촬영하여 실제 이미지를 생성하는 카메라 외에, 피사체 및/또는 배경의 깊이 정보를 이용하여 깊이 이미지를 생성하는 카메라를 더 포함할 수 있다.

디스플레이(2200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(2200)는 터치스크린 기능을 제공하여 모바일 시스템(2000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(2200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(2000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(2800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(2200)에 표시하고자 하는 영상 데이터를 디스플레이(2200)로 전송할 수 있다.

오디오 처리부(2300)는 플래시 메모리 장치(2600a, 2600b)에 저장된 오디오 데이터나 모뎀(2400) 또는 입출력 장치(2700a, 2700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(2300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.

모뎀(2400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. 입출력 장치(2700a, 2700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, 입출력 장치(2700a, 2700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.

AP(2800)는 모바일 시스템(2000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(2800)는 플래시 메모리 장치(2600a, 2600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(2200)를 제어할 수 있다. 또한, AP(2800)는 입출력 장치(2700a, 2700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.

AP(2800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, SoC)으로 제공될 수 있다. 또한, AP(2800)는 모바일 시스템(2000)에 포함되는 다른 장치들, 예를 들어 DRAM(2500a), 플래시 메모리(2620) 및/또는 메모리 컨트롤러(2610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(2800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(2800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러 및 플래시 메모리 장치(2600a, 2600b)를 제어하기 위한 장치 드라이버가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(2600a, 2600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.

일 실시예에서, AP(2800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.

일 실시예에서, AP(2800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(2820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(2800)와 분리되어 제공될 수도 있으며, Accelerator 블록(2820) 또는 Accelerator 칩에는 DRAM(2500b)이 추가로 연결될 수 있다. Accelerator 블록(2820)은 AP(2800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.

실시예에 따라, 모바일 시스템(2000)은 복수의 DRAM(2500a, 2500b)을 포함할 수 있다. 일 실시예에서, AP(2800)는 DRAM(2500a, 2500b)을 제어하기 위한 컨트롤러(2810)를 포함할 수 있고, DRAM(2500a)은 AP(2800)와 직접 연결될 수 있다.

AP(2800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(2000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(2800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(2500a)과 통신할 수 있다. 또는, AP(2800)는 Accelerator 블록(2820) 또는 AP(2800)와 별도로 마련되는 Accelerator 칩이 DRAM(2500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(2500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.

도 23에서는 DRAM(2500a, 2500b)만을 도시하였으나, 모바일 시스템(2000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(2800)나 Accelerator 블록(2820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(2500a, 2500b)이 아닌 다른 메모리들도 모바일 시스템(2000)에 포함될 수 있다. 일례로, 컨트롤러(2810) 및/또는 Accelerator 블록(2820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(2500a, 2500b)은 입출력 장치(2700a, 2700b)나 플래시 메모리 장치(2600a, 2600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)를 가지고 있다. DRAM(2500a, 2500b)은 모바일 시스템(2000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.

DRAM(2500a, 2500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(2500a, 2500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(2500a, 2500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.

실시예로서, 사용자가 카메라(2100)를 통해 촬영한 이미지는 신호처리되어 DRAM(2500b) 내에 저장될 수 있으며, Accelerator 블록(2820) 또는 Accelerator 칩은 DRAM(2500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.

실시예에 따라, 모바일 시스템(2000)은 DRAM(2500a, 2500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(2600a, 2600b)를 포함할 수 있다. 플래시 메모리 장치(2600a, 2600b)는 컨트롤러(2610)와 플래시 메모리(2620)를 포함할 수 있다. 컨트롤러(2610)는 AP(2800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(2620)에 데이터를 기록하거나, 플래시 메모리(2620)에 저장된 데이터를 읽어와서 AP(2800)에 전송할 수 있다.

실시예에 따라 Accelerator 블록(2820) 또는 Accelerator 칩은 플래시 메모리 장치(2600a, 2600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로 플래시 메모리 장치(2600a, 2600b)의 내부에 소정의 연산을 실행할 수 있는 연산 로직이 컨트롤러(2610) 내에 구현될 수 있으며, 연산 로직은 플래시 메모리(2620)에 저장된 데이터를 이용하여 AP(2800) 및/또는 Accelerator 블록(2820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.

일 실시예에서, AP(2800)는 인터페이스(2830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(2600a, 2600b)는 AP(2800)와 직접 연결될 수 있다. 예를 들어, AP(2800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(2600a)는 AP(2800)와 다른 별도의 칩으로 구현될 수 있으며, AP(2800)와 플래시 메모리 장치(2600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(2600a, 2600b)는 커넥션(connection)을 통하여 모바일 시스템(2000)에 전기적으로 연결될 수 있다.

플래시 메모리 장치(2600a, 2600b)는 카메라(2100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 입출력 장치(2700a, 2700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.

DRAM(2500a, 2500b)과 플래시 메모리 장치(2600a, 2600b) 중 적어도 하나는, 본 발명의 실시예들에 따른, 메모리 장치들로 구현될 수 있다. 일례로, DRAM(2500a, 2500b)과 플래시 메모리 장치(2600a, 2600b) 중 적어도 하나는 소정의 주기마다 본 발명의 실시예들에 따른 검증 동작을 실행하고, 필요에 따라 리프레시 동작 및/또는 리페어 동작을 실행할 수 있다. 따라서, 모바일 시스템(2000)의 동작 성능 및 신뢰성 등을 개선할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims

외부 클럭을 수신하여 내부 클럭을 생성하는 내부 클럭 생성 회로;
상기 내부 클럭에 동기화되어 동작하는 제1 단위 회로 및 제2 단위 회로를 갖는 복수의 단위 회로들;
상기 제1 단위 회로와 상기 내부 클럭 생성 회로 사이에서 제1 지연 시간의 제1 전송 경로를 제공하는 제1 전송 회로, 및 상기 제2 단위 회로와 상기 내부 클럭 생성 회로 사이에서 상기 제1 지연 시간과 다른 제2 지연 시간의 제2 전송 경로를 제공하는 제2 전송 회로를 포함하며, 상기 제1 지연 시간은 상기 단위 회로들과 상기 내부 클럭 생성 회로 사이에서 생성되는 가장 긴 지연 시간인 복수의 전송 회로들; 및
상기 제1 전송 경로를 통해 상기 제1 단위 회로에 입력되는 제1 동작 클럭과 상기 제2 전송 경로를 통해 상기 제2 단위 회로에 입력되는 제2 동작 클럭을 비교하고, 상기 제2 지연 시간이 상기 제1 지연 시간과 일치하도록 상기 제2 지연 시간을 조절하는 지연 보상 회로; 를 포함하는 반도체 장치.
제1항에 있어서,
상기 복수의 단위 회로들은, 데이터 신호들 또는 데이터 스트로브 신호들을 입출력하는 복수의 패드들에 연결되는 입출력 회로들을 포함하는 반도체 장치.
제2항에 있어서,
상기 내부 클럭 생성 회로는, 상기 복수의 패드들을 통해 상기 데이터 신호들 및 상기 데이터 스트로브 신호들을 입출력하는 메모리 컨트롤러로부터 상기 외부 클럭을 수신하는 반도체 장치.
제1항에 있어서,
상기 지연 보상 회로는, 상기 제1 동작 클럭과 상기 제2 동작 클럭을 비교하는 비교기, 및 상기 비교기의 출력을 카운트하는 카운터; 를 포함하는 반도체 장치.
제4항에 있어서,
상기 지연 보상 회로는, 상기 카운터의 출력에 기초하여, 상기 제2 지연 시간이 상기 제1 지연 시간과 일치하도록 상기 제2 지연 시간을 조절하는 지연 체인; 을 더 포함하는 반도체 장치.
제4항에 있어서,
상기 내부 클럭 생성 회로는, 상기 내부 클럭을 출력하는 클럭 드라이버, 및 상기 클럭 드라이버의 출력단에 연결되며, 상기 카운터의 출력에 기초하여 상기 제2 지연 시간이 상기 제1 지연 시간과 일치하도록 상기 제2 지연 시간을 조절하는 지연 체인을 포함하는 반도체 장치.
제1항에 있어서,
상기 복수의 전송 회로들은, 상기 제1 지연 시간 및 상기 제2 지연 시간과 다른 제3 지연 시간의 제3 전송 경로를 제3 단위 회로에 제공하는 제3 전송 회로를 더 포함하며,
상기 지연 보상 회로는, 상기 제3 단위 회로에 입력되는 제3 내부 클럭과 상기 제2 내부 클럭을 비교하고, 상기 제3 지연 시간이 상기 제1 지연 시간과 일치하도록 상기 제3 지연 시간을 조절하는 반도체 장치.
제1항에 있어서,
상기 복수의 전송 회로들은, 상기 제1 전송 경로 및 상기 제2 전송 경로를 포함하는 복수의 전송 경로들을 제공하는 복수의 리피터들을 포함하며,
상기 제1 전송 경로를 제공하는 리피터들의 개수는 상기 제2 전송 경로를 제공하는 리피터들의 개수보다 많은 반도체 장치.
소정의 클럭 신호에 따라 데이터 신호들을 입출력하는 입출력 회로들;
상기 클럭 신호를 생성하는 지연 고정 루프 회로;
상기 지연 고정 루프 회로와 상기 입출력 회로들 사이에 연결되며, 상기 클럭 신호를 상기 입출력 회로에 전송하는 복수의 리피터들;
상기 입출력 회로들 중 제1 입출력 회로와 제2 입출력 회로 사이에 연결되며, 상기 제1 입출력 회로에 입력되는 제1 클럭 신호와 상기 제2 입출력 회로에 입력되는 제2 클럭 신호를 비교하는 비교기; 및
상기 비교기의 출력에 기초하여 상기 제1 클럭 신호와 상기 제2 클럭 신호가 같은 위상을 갖도록 제2 클럭 신호의 위상을 조절하는 지연 체인; 을 포함하는 반도체 장치.
클럭 신호를 생성하는 클럭 생성 회로;
상기 클럭 신호를 제1 지연 시간만큼 지연시켜 적어도 하나의 제1 단위 회로에 입력하는 제1 지연 회로;
상기 클럭 신호를 상기 제1 지연 시간보다 짧은 제2 지연 시간만큼 지연시켜 상기 제1 단위 회로와 다른 적어도 하나의 제2 단위 회로에 입력하는 제2 지연 회로; 및
상기 제1 지연 시간과 상기 제2 지연 시간을 비교하고, 상기 제1 지연 시간과 상기 제2 지연 시간이 일치하도록 상기 제2 지연 시간을 증가시키는 지연 보상 회로; 를 포함하는 반도체 장치.