KR20160109578A - 듀티 보정 회로 및 그를 포함하는 이미지 센싱 장치 - Google Patents

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KR20160109578A
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Abstract

듀티 보정 회로 및 그를 포함하는 이미지 센싱 장치에 관한 것으로, 제1 클럭과 제2 클럭에 응답하여 상기 제1 클럭과 반전 관계인 제1 반전 클럭과 상기 제2 클럭과 반전 관계인 제2 반전 클럭을 생성하기 위한 반전블록; 및 상기 제1 클럭의 논리 상태, 상기 제2 클럭의 논리 상태, 상기 제1 반전 클럭의 논리 상태, 및 상기 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 보정블록을 포함하는 듀티 보정 회로가 제공된다.

Description

듀티 보정 회로 및 그를 포함하는 이미지 센싱 장치{DUTY CORRECTION CIRCUIT AND IMAGE SENSING DEVICE WITH THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 듀티 보정 회로 및 그를 포함하는 이미지 센싱 장치에 관한 것이다.
일반적으로, 반도체 장치는 약속된 시간에 정해진 동작을 수행하기 위하여 클럭을 이용한다. 예컨대, 반도체 장치는 클럭의 상승 에지 및 하강 에지 중 적어도 하나에 맞춰 예정된 동작을 수행한다.
최근에는 동작 마진 개선 및 고속 동작을 실현하기 위하여 클럭의 듀티(duty) 비를 보정할려는 노력이 지속되고 있다. 듀티 비는 상기 클럭의 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이의 비율을 나타낸다. 예컨대, 듀티 비는 상기 예정된 동작에 필요한 신호(또는 데이터)의 유효 윈도우 영역을 보장하기 위하여 50:50으로 보장되는 것이 좋다. 듀티 비는 반도체 장치의 성능을 결정하는 중요한 인자(factor)가 될 수 있다.
이에 따라, 반도체 장치는 클럭의 듀티 비를 보정할 수 있는 듀티 보정 회로(duty correction circuit)를 포함한다. 예컨대, 상기 듀티 보정 회로는 반도체 장치 내에 구비된 지연 고정 루프(Delay Locked Loop, DLL), 위상 고정 루프(Phase Locked Loop, PLL), Ring VCO(voltage controlled oscillator) 등으로부터 출력되는 클럭의 듀티 비를 50:50 으로 보정하는 역할을 수행한다. 이렇게 50:50의 듀티 비로 보정된 보정 클럭은 반도체 장치의 안정적인 회로 동작을 위한 기초가 된다.
그런데, 통상의 듀티 보정 회로는 비교적 큰 회로 면적을 차지하고, 매우 복잡한 구조를 가지고 있으며, 전류 소모가 매우 큰 문제점이 있다.
한편, 상기 반도체 장치는 이미지 센싱 장치를 예로 들수 있으며, 상기 이미지 센싱 장치는 DDR scheme을 이용하기 위하여 상기 듀티 보정 회로를 포함할 수 있다. 예컨대, 이미지 센싱 장치는 픽셀로부터 출력되는 픽셀신호를 디지털신호로 변환하기 위하여 클럭을 이용한 DDR 기반의 카운팅동작을 수행할 수 있다. DDR 기반의 카운팅동작이 정상적으로 수행되기 위해서는 50:50의 듀티 비를 가지는 클럭을 이용하는 것이 무엇보다도 중요하다.
참고로, 이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명은 제1 클럭과 제2 클럭 - 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭임 - 을 이용하여 상기 제1 클럭 및 상기 제2 클럭의 듀티 비를 보정할 수 있는 듀티 보정 회로 및 그를 포함하는 이미지 센싱 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 듀티 보정 회로는 제1 클럭과 제2 클럭에 응답하여 상기 제1 클럭과 반전 관계인 제1 반전 클럭과 상기 제2 클럭과 반전 관계인 제2 반전 클럭을 생성하기 위한 반전블록; 및 상기 제1 클럭의 논리 상태, 상기 제2 클럭의 논리 상태, 상기 제1 반전 클럭의 논리 상태, 및 상기 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 보정블록을 포함할 수 있다.
여기서, 상기 제2 클럭은 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 듀티 보정 회로는 제1 클럭을 반전하여 제1 반전 클럭을 생성하기 위한 제1 반전부; 제2 클럭을 반전하여 제2 반전 클럭을 생성하기 위한 제2 반전부; 상기 제1 클럭의 논리 상태, 상기 제2 클럭의 논리 상태, 상기 제1 반전 클럭의 논리 상태, 및 상기 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 제1 위상 보정부; 및 상기 제1 보정 클럭의 논리 상태와 제2 보정 클럭의 논리 상태를 유지하기 위한 제2 위상 보정부를 포함할 수 있다.
여기서, 상기 제2 클럭은 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는 제1 클럭의 논리 상태, 제2 클럭의 논리 상태, 상기 제1 클럭의 반전신호인 제1 반전 클럭의 논리 상태, 및 상기 제2 클럭의 반전신호인 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티(duty) 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 듀티 보정 회로; 동작제어신호를 생성하기 위한 컨트롤러; 상기 동작제어신호에 응답하여 픽셀신호를 생성하기 위한 픽셀 어레이; 및 상기 제1 보정 클럭과 상기 제2 보정 클럭 중 적어도 하나에 응답하여 상기 픽셀신호를 디지털신호로 변환하기 위한 아날로그/디지털 컨버터를 포함할 수 있다.
여기서, 상기 제1 클럭과 상기 제2 클럭은 소오스 클럭에 기초하여 생성될 수 있으며, 상기 제2 클럭은 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭을 포함할 수 있다.
본 발명의 실시예는 최소한의 회로를 이용하여 제1 클럭의 듀티 비와 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 제2 클럭의 듀티 비를 함께 보정할 수 있는바, 듀티 보정 회로의 면적을 최소화할 수 있는 효과가 있다.
더욱이, 본 발명의 실시예는 보정된 클럭을 이용함으로써 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 듀티 보정 회로의 블록 구성도이다.
도 3은 도 2에 도시된 반전블록의 내부 구성도이다.
도 4는 도 2에 도시된 보정블록의 내부 구성도이다.
도 5는 도 1에 도시된 듀티 보정 회로의 동작을 제1 경우에 따라 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 듀티 보정 회로의 동작을 제2 경우에 따라 설명하기 위한 타이밍도이다.
도 7은 도 1에 도시된 듀티 보정 회로의 동작을 부연 설명하기 위한 진리표(truth table)이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 위상 지연 회로(110), 듀티 보정 회로(120), 컨트롤러(130), 픽셀 어레이(140), 및 아날로그/디지털 컨버터(150)를 포함할 수 있다.
위상 지연 회로(110)는 소오스 클럭(CLK)에 응답하여 제1 클럭(CLKP)과 제2 클럭(CLKN)을 생성할 수 있다. 예컨대, 위상 지연 회로(110)는 소오스 클럭(CLK)과 동일한 위상을 가지는 제1 클럭(CLKP)을 생성할 수 있고, 소오스 클럭(CLK) 또는 제1 클럭(CLKP)보다 180도만큼 위상이 쉬프팅된 제2 클럭(CLKN)을 생성할 수 있다.
참고로, 소오스 클럭(CLK)은 도면에 도시되지 않았지만, 위상 고정 루프(Phase Locked Loop, PLL)와 같은 클럭 생성 회로로부터 출력될 수 있다. 그리고, 제1 클럭(CLKP)과 제2 클럭(CLKN)은 듀티(duty) 비가 열화된 상태일 수 있다. 이는 상기 클럭 생성 회로의 성능 문제로 인해 소오스 클럭(CLK)의 듀티 비가 열화되었기 때문일 수도 있고, 또는 위상 지연 회로(110)의 자체 성능 문제로 인해 소오스 클럭(CLK)의 듀티 비가 열화되었기 때문일 수도 있다.
듀티 보정 회로(120)는 제1 클럭(CLKP)과 제2 클럭(CLKN) 간의 논리 관계에 기초하여 제1 클럭(CLKP)에 비하여 듀티(duty) 비가 보정된 제1 보정 클럭(OUTP)과 제2 클럭(CLKN)에 비하여 상기 듀티 비가 보정된 제2 보정 클럭(OUTN)을 생성할 수 있다.
컨트롤러(130)는 복수의 동작제어신호(CTRLs)를 생성할 수 있다. 예컨대, 복수의 동작제어신호(CTRLs)는 픽셀 어레이(140)의 동작을 로우(row)별로 제어하기 위한 로우별 전송신호들, 로우별 리셋신호들, 로우별 선택신호들을 포함할 수 있다.
픽셀 어레이(140)는 로우(row) 방향과 컬럼(column) 방향으로 배열된 복수의 픽셀(도면에 미도시)을 포함할 수 있다. 상기 복수의 픽셀은 복수의 동작제어신호(CTRLs)에 응답하여 로우 단위로 복수의 픽셀신호(VPXs)를 생성할 수 있다.
아날로그/디지털 컨버터(150)는 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN)을 이용하여 복수의 픽셀신호(VPXs)를 복수의 디지털신호(DOUTs)로 변환할 수 있다. 또는 아날로그/디지털 컨버터(150)는 제1 보정 클럭(OUTP)만을 이용하여 복수의 픽셀신호(VPXs)를 복수의 디지털신호(DOUTs)로 변환할 수 있다. 예컨대, 아날로그/디지털 컨버터(140)는 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN) 중 적어도 하나에 응답하여 DDR 기반의 카운팅 동작을 수행함으로써, 복수의 픽셀신호(VPXs)를 복수의 디지털신호(DOUTs)로 변환할 수 있다.
한편, 도 1에는 도시되지 않았지만, 이미지 센싱 장치(100)는 클럭 변환 회로를 더 포함할 수 있다. 예컨대, 상기 클럭 변환 회로는 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN)을 예정된 분주비로 분주하고, 그 분주된 제1 분주 클럭과 제2 분주 클럭을 아날로그/디지털 컨버터(150)에게 제공할 수 있다. 이러한 경우, 아날로그/디지털 컨버터(150)는 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN)을 대신하여 상기 제1 분주 클럭과 상기 제2 분주 클럭 중 적어도 하나를 이용할 수 있다.
도 2에는 도 1에 도시된 듀티 보정 회로(120)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 듀티 보정 회로(120)는 반전블록(121), 및 보정블록(123)을 포함할 수 있다.
반전블록(121)은 제1 클럭(CLKP)과 제2 클럭(CLKN)에 응답하여 제1 클럭(CLKP)과 반전 관계인 제1 반전 클럭(CLKPb)과 제2 클럭(CLKN)과 반전 관계인 제2 반전 클럭(CLKNb)을 생성할 수 있다. 예컨대, 반전블록(121)은 제1 클럭(CLKP)을 반전하여 제1 반전 클럭(CLKPb)을 생성할 수 있고, 제2 클럭(CLKN)을 반전하여 제2 반전 클럭(CLKNb)을 생성할 수 있다.
보정블록(123)은 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태에 기초하여 제1 클럭(CLKP)에 비하여 상기 듀티 비가 보정된 제1 보정 클럭(OUTP)과 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭(OUTN)을 생성할 수 있다. 예컨대, 보정블록(123)은 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 상이하고 제1 반전 클럭(CLKPb)의 논리 상태와 제2 반전 클럭(CLKNb)의 논리 상태가 서로 상이한 경우, 제1 클럭(CLKP)의 현재 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고 제2 클럭(CLKN)의 현재 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다. 또한, 보정 블록(123)은 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 동일하고 제1 반전 클럭(CLKPb)의 논리 상태와 제2 반전 클럭(CLKNb)의 논리 상태가 서로 동일한 경우, 제1 클럭(CLKP)의 이전 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고 제2 클럭(CLKN)의 이전 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다.
도 3에는 도 2에 도시된 반전블록(121)의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 반전블록(121)은 제1 반전부(121_1), 및 제2 반전부(121_3)를 포함할 수 있다.
제1 반전부(121_1)는 제1 클럭(CLKP)을 반전하여 제1 반전 클럭(CLKPb)을 출력할 수 있다. 예컨대, 제1 반전부(121_1)는 제1 인버터(INV1)를 포함할 수 있다.
제2 반전부(121_3)는 제2 클럭(CLKN)을 반전하여 제2 반전 클럭(CLKNb)을 출력할 수 있다. 예컨대, 제2 반전부(121_3)는 제2 인버터(INV2)를 포함할 수 있다.
도 4에는 도 2에 도시된 보정블록(123)의 내부 구성도가 도시되어 있다.
도 4를 참조하면, 보정블록(123)은 제1 위상 보정부(123_1), 및 제2 위상 보정부(123_3)을 포함할 수 있다.
제1 위상 보정부(123_1)는 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 상이하고 제1 반전 클럭(CLKP)의 논리 상태와 제2 반전 클럭(CLKN)의 논리 상태가 서로 상이한 경우 인에이블될 수 있다. 반면, 제1 위상 보정부(123_1)는 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 동일하고 제1 반전 클럭(CLKPb)의 논리 상태와 제2 반전 클럭(CLKNb)의 논리 상태가 서로 동일한 경우 디스에이블될 수 있다. 한편, 제1 위상 보정부(123_1)는 인에이블된 경우, 제1 클럭(CLKP)의 현재 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고, 제2 클럭(CLKN)의 현재 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다.
다시 말해, 제1 위상 보정부(123_1)는 제2 클럭(CLKN)과 제1 반전 클럭(CLKPb)에 응답하여 제1 보정 클럭(OUTP)을 생성할 수 있고, 제1 클럭(CKLP)과 제2 반전 클럭(CLKNb)에 응답하여 제2 보정 클럭(OUTN)을 생성할 수 있다. 예컨대, 제1 위상 보정부(123_1)는 제1 구동부(123_11), 제1 접속 제어부(123_13), 제2 구동부(123_15), 및 제2 접속 제어부(123_17)을 포함할 수 있다.
제1 구동부(123_11)는 제1 클럭(CLKP)과 제2 클럭(CLKN)에 응답하여 고전압으로 제1 보정 클럭(OUTP)의 출력단과 제2 보정 클럭(OUTN)의 출력단을 구동할 수 있다. 상기 고전압은 제1 접속 제어부(123_13)에 의해 전달될 수 있다. 예컨대, 제1 구동부(123_11)는 제1 PMOS 트랜지스터(MP1), 및 제2 PMOS 트랜지스터(MP2)를 포함할 수 있다. 제1 PMOS 트랜지스터(MP1)는 제2 클럭(CLKN)의 입력단에 게이트가 접속될 수 있고, 제1 노드(ND1)와 제1 보정 클럭(OUTP)의 출력단 사이에 소오스와 드레인이 접속될 수 있다. 제2 PMOS 트랜지스터(MP2)는 제1 클럭(CLKP)의 입력단에 게이트가 접속될 수 있고, 제2 노드(ND2)와 제2 보정 클럭(OUTN)의 출력단 사이에 소오스와 드레인이 접속될 수 있다.
제1 접속 제어부(123_13)는 제1 반전 클럭(CLKPb)과 제2 반전 클럭(CLKNb)에 응답하여 고전압단과 제1 구동부(123_11) 사이를 전기적으로 접속 또는 분리할 수 있다. 예컨대, 제1 접속 제어부(123_13)는 제3 PMOS 트랜지스터(MP3), 및 제4 PMOS 트랜지스터(MP4)를 포함할 수 있다. 제3 PMOS 트랜지스터(MP3)는 제1 반전 클럭(CLKPb)의 입력단에 게이트가 접속될 수 있고, 상기 고전압단과 제1 노드(ND1) 사이에 소오스와 드레인이 접속될 수 있다. 제4 PMOS 트랜지스터(MP4)는 제2 반전 클럭(CLKNb)의 입력단에 게이트가 접속될 수 있고, 상기 고전압단과 제2 노드(ND2) 사이에 소오스와 드레인이 접속될 수 있다.
제2 구동부(123_15)는 제1 반전 클럭(CLKPb)과 제2 반전 클럭(CLKNb)에 응답하여 저전압으로 제1 보정 클럭(OUTP)의 출력단과 제2 보정 클럭(OUTN)의 출력단을 구동할 수 있다. 상기 저전압은 제2 접속 제어부(123_17)에 의해 전달될 수 있다. 예컨대, 제2 구동부(123_15)는 제1 NMOS 트랜지스터(MN1), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN1)는 제1 반전 클럭(CLKPb)의 입력단에 게이트가 접속될 수 있고, 제3 노드(ND3)와 제1 보정 클럭(OUTP)의 출력단 사이에 소오스와 드레인이 접속될 수 있다. 제2 NMOS 트랜지스터(MN2)는 제1 반전 클럭(CLKNb)의 입력단에 게이트가 접속될 수 있고, 제4 노드(ND2)와 제2 보정 클럭(OUTN)의 출력단 사이에 소오스와 드레인이 접속될 수 있다.
제2 접속 제어부(123_17)는 제1 클럭(CLKP)과 제2 클럭(CLKN)에 응답하여 저전압단과 제2 구동부(123_15) 사이를 전기적으로 접속 또는 분리할 수 있다. 예컨대, 제2 접속 제어부(123_17)는 제3 NMOS 트랜지스터(MN3), 및 제4 NMOS 트랜지스터(MN4)를 포함할 수 있다. 제3 NMOS 트랜지스터(MN3)는 제2 클럭(CLKN)의 입력단에 게이트가 접속될 수 있고, 상기 저전압단과 제3 노드(ND3) 사이에 소오스와 드레인이 접속될 수 있다. 제4 NMOS 트랜지스터(MN4)는 제1 클럭(CLKP)의 입력단에 게이트가 접속될 수 있고, 상기 저전압단과 제4 노드(ND4) 사이에 소오스와 드레인이 접속될 수 있다.
제2 위상 보정부(123_3)는 제1 보정 클럭(CLKP)의 논리 상태와 제2 보정 클럭(CLKN)의 논리 상태를 유지할 수 있다. 다시 말해, 제2 위상 보정부(123_3)는 제1 위상 보정부(123_1)가 인에이블된 경우, 제1 보정 클럭(OUTP)의 논리 상태를 제1 클럭(CLKP)의 현재 논리 상태에 대응하도록 유지할 수 있고, 제2 보정 클럭(OUTN)의 논리 상태를 제2 클럭(CLKN)의 현재 논리 상태에 대응하도록 유지할 수 있다. 반면, 제2 위상 보정부(123_3)는 제1 위상 보정부(123_1)가 디스에이블된 경우, 제1 보정 클럭(OUTP)의 논리 상태를 제1 클럭(CLKP)의 이전 논리 상태에 대응하도록 유지할 수 있고, 제2 보정 클럭(OUTN)의 논리 상태를 제2 클럭(CLKN)의 이전 논리 상태에 대응하도록 유지할 수 있다.
예컨대, 제2 위상 보정부(123_3)는 제1 보정 클럭(OUTP)의 출력단과 제2 보정 클럭(OUTN)의 출력단 사이에 접속된 래치(latch)(INV3, INV4)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작을 설명한다.
도 5에는 이미지 센싱 장치(100)에 포함된 듀티 보정 회로(120)의 동작을 제1 경우에 따라 설명하기 위한 타이밍도가 도시되어 있고, 도 6에는 듀티 보정 회로(120)의 동작을 제2 경우에 따라 설명하기 위한 타이밍도가 도시되어 있으며, 도 7에는 듀티 보정 회로(120)의 동작을 부연 설명하기 위한 진리표(truth table)가 도시되어 있다.
먼저, 도 5 및 도 7을 함께 참조하면, 듀티 보정 회로(120)는 제1 클럭(CLKP)과 제2 클럭(CLKN) 간의 논리 관계에 기초하여 제1 클럭(CLKP)에 비하여 듀티(duty) 비가 보정된 제1 보정 클럭(OUTP)과 제2 클럭(CLKN)에 비하여 상기 듀티 비가 보정된 제2 보정 클럭(OUTN)을 생성할 수 있다. 듀티 보정 회로(120)의 동작을 더욱 자세하게 설명하면 다음과 같다.
반전블록(121)은 제1 클럭(CLKP)을 반전하여 제1 반전 클럭(CLKPb)을 생성할 수 있고, 제2 클럭(CLKN)을 반전하여 제2 반전 클럭(CLKNb)을 생성할 수 있다.
보정블록(123)은 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태에 기초하여 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN)을 생성할 수 있다.
예컨대, 보정블록(123)은 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 상이한 경우, 제1 클럭(CLKP)의 현재 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고 제2 클럭(CLKN)의 현재 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다.
만약 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태가 "1, 0, 0, 1"이면, 제1 보정 클럭(OUTP)의 논리 상태와 제2 보정 클럭(OUTN)의 논리 상태가 "1, 0"로 결정될 수 있다. 이는 보정블록(123)에 포함된 제1 내지 제4 PMOS 트랜지스터(MP1 ~ MP4) 중 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)만이 턴온(turn on)될 수 있고, 그로 인해 제1 보정 클럭(OUTP)의 출력단이 고전압으로 구동될 수 있기 때문이다. 그리고, 보정블록(123)에 포함된 제1 내지 제4 NMOS 트랜지스터(MN1 ~ MN4) 중 제2 NMOS 트랜지스터(MN2)와 제4 NMOS 트랜지스터(MN4)만이 턴온될 수 있고, 그로 인해 제2 보정 클럭(OUTP)의 출력단이 저전압으로 구동될 수 있기 때문이다.
만약 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태가 "0, 1, 1, 0"이면, 제1 보정 클럭(OUTP)의 논리 상태와 제2 보정 클럭(OUTN)의 논리 상태가 "0, 1"로 결정될 수 있다. 이는 보정블록(123)에 포함된 제1 내지 제4 NMOS 트랜지스터(MN1 ~ MN4) 중 제1 NMOS 트랜지스터(MN1)와 제3 NMOS 트랜지스터(MN3)만이 턴온될 수 있고, 그로 인해 제1 보정 클럭(OUTP)의 출력단이 상기 저전압으로 구동될 수 있기 때문이다. 그리고, 보정블록(123)에 포함된 제1 내지 제4 PMOS 트랜지스터(MP1 ~ MP4) 중 제2 PMOS 트랜지스터(MP2)와 제4 PMOS 트랜지스터(MP4)만이 턴온될 수 있고, 그로 인해 제2 보정 클럭(OUTN)의 출력단이 상기 고전압으로 구동될 수 있기 때문이다.
그리고, 보정블록(123)은 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 동일한 경우, 제1 클럭(CLKP)의 이전 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고 제2 클럭(CLKN)의 이전 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다.
만약 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태가 "0, 0, 1, 1"이면, 제1 보정 클럭(OUTP)의 논리 상태와 제2 보정 클럭(OUTN)의 논리 상태가 "1, 0" 또는 "0, 1"로 결정될 수 있다. 이는 보정블록(123)에 포함된 제1 내지 제4 PMOS 트랜지스터(MP1 ~ MP4)와 제1 내지 제4 NMOS 트랜지스터(MN1 ~ MN4)가 모두 턴오프(turn off)될 수 있고, 그로 인해 제1 보정 클럭(OUTP)의 출력단과 제2 보정 클럭(OUTN)의 출력단은 래치(INV3, INV4)에 의해 이전 논리 상태가 유지될 수 있기 때문이다.
이상적으로는 제1 클럭(CLKP)의 듀티 비가 50:50을 가져야 할 것이고, 제2 클럭(CLKN)의 듀티 비가 50:50을 가져야 할 것이다. 그렇다면, 제1 클럭(CLKP)과 제2 클럭(CLKN) 간에는 180도만큼의 위상 차이가 존재하므로, 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태는 항상 반전 관계를 가져야 할 것이다. 그런데, 실질적으로는 제1 클럭(CLKP)의 듀티 비가 50:50을 가지지 못하고 제2 클럭(CLKN)의 듀티 비가 50:50을 가지지 못하기 때문에, 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태는 비반전 관계를 가질 수 있다. 따라서, 상기 비반전 관계를 상기 반전 관계로 바꿀 수 있다면, 제1 클럭(CLKP)의 듀티 비와 제2 클럭(CLKN)의 듀티 비를 보정할 수 있는 것이다.
다음, 도 6 및 도 7을 함께 참조하면, 듀티 보정 회로(120)는 제1 클럭(CLKP)과 제2 클럭(CLKN) 간의 논리 관계에 기초하여 제1 클럭(CLKP)에 비하여 듀티(duty) 비가 보정된 제1 보정 클럭(OUTP)과 제2 클럭(CLKN)에 비하여 상기 듀티 비가 보정된 제2 보정 클럭(OUTN)을 생성할 수 있다. 듀티 보정 회로(120)의 동작을 더욱 자세하게 설명하면 다음과 같다.
반전블록(121)은 제1 클럭(CLKP)을 반전하여 제1 반전 클럭(CLKPb)을 생성할 수 있고, 제2 클럭(CLKN)을 반전하여 제2 반전 클럭(CLKNb)을 생성할 수 있다.
보정블록(123)은 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태에 기초하여 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN)을 생성할 수 있다.
예컨대, 보정블록(123)은 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 상이한 경우, 제1 클럭(CLKP)의 현재 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고 제2 클럭(CLKN)의 현재 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다.
만약 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태가 "1, 0, 0, 1"이면, 제1 보정 클럭(OUTP)의 논리 상태와 제2 보정 클럭(OUTN)의 논리 상태가 "1, 0"로 결정될 수 있다. 이는 보정블록(123)에 포함된 제1 내지 제4 PMOS 트랜지스터(MP1 ~ MP4) 중 제1 PMOS 트랜지스터(MP1)와 제3 PMOS 트랜지스터(MP3)만이 턴온(turn on)될 수 있고, 그로 인해 제1 보정 클럭(OUTP)의 출력단이 고전압으로 구동될 수 있기 때문이다. 그리고, 보정블록(123)에 포함된 제1 내지 제4 NMOS 트랜지스터(MN1 ~ MN4) 중 제2 NMOS 트랜지스터(MN2)와 제4 NMOS 트랜지스터(MN4)만이 턴온될 수 있고, 그로 인해 제2 보정 클럭(OUTP)의 출력단이 저전압으로 구동될 수 있기 때문이다.
만약 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태가 "0, 1, 1, 0"이면, 제1 보정 클럭(OUTP)의 논리 상태와 제2 보정 클럭(OUTN)의 논리 상태가 "0, 1"로 결정될 수 있다. 이는 보정블록(123)에 포함된 제1 내지 제4 NMOS 트랜지스터(MN1 ~ MN4) 중 제1 NMOS 트랜지스터(MN1)와 제3 NMOS 트랜지스터(MN3)만이 턴온될 수 있고, 그로 인해 제1 보정 클럭(OUTP)의 출력단이 상기 저전압으로 구동될 수 있기 때문이다. 그리고, 보정블록(123)에 포함된 제1 내지 제4 PMOS 트랜지스터(MP1 ~ MP4) 중 제2 PMOS 트랜지스터(MP2)와 제4 PMOS 트랜지스터(MP4)만이 턴온될 수 있고, 그로 인해 제2 보정 클럭(OUTN)의 출력단이 상기 고전압으로 구동될 수 있기 때문이다.
그리고, 보정블록(123)은 제1 클럭(CLKP)의 논리 상태와 제2 클럭(CLKN)의 논리 상태가 서로 동일한 경우, 제1 클럭(CLKP)의 이전 논리 상태에 대응하는 제1 보정 클럭(OUTP)을 생성할 수 있고 제2 클럭(CLKN)의 이전 논리 상태에 대응하는 제2 보정 클럭(OUTN)을 생성할 수 있다.
만약 제1 클럭(CLKP)의 논리 상태, 제2 클럭(CLKN)의 논리 상태, 제1 반전 클럭(CLKPb)의 논리 상태, 및 제2 반전 클럭(CLKNb)의 논리 상태가 "1, 1, 0, 0"이면, 제1 보정 클럭(OUTP)의 논리 상태와 제2 보정 클럭(OUTN)의 논리 상태가 "1, 0" 또는 "0, 1"로 결정될 수 있다. 이는 보정블록(123)에 포함된 제1 내지 제4 PMOS 트랜지스터(MP1 ~ MP4)와 제1 내지 제4 NMOS 트랜지스터(MN1 ~ MN4)가 모두 턴오프(turn off)될 수 있고, 그로 인해 제1 보정 클럭(OUTP)의 출력단과 제2 보정 클럭(OUTN)의 출력단은 래치(INV3, INV4)에 의해 이전 논리 상태가 유지될 수 있기 때문이다.
이러한 상태에서, 컨트롤러(130)가 복수의 동작제어신호(CTRLs)를 생성하면, 픽셀 어레이(140)는 로우(row) 단위로 복수의 픽셀신호(VPXs)를 생성할 수 있다.
그리고, 아날로그/디지털 컨버터(150)는 복수의 픽셀신호(VPXs)를 카운팅하여 복수의 디지털신호(DOUTs)로써 변환할 수 있다. 예컨대, 아날로그/디지털 컨버터(150)는 제1 보정 클럭(OUTP)과 제2 보정 클럭(OUTN) 중 적어도 하나를 이용하여 DDR 기반의 카운팅 동작을 수행할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 간단한 회로를 이용하여 듀티 비가 보정된 클럭을 생성할 수 있는 이점이 있다. 더 나아가서는, 보정된 클럭을 이용함으로써 안정적인 카운팅 동작을 수행할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 아날로그/디지털 컨버터(ADC)가 보정 클럭을 이용하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 인터페이스 회로 등 클럭을 이용하는 다른 회로들에도 본 발명이 적용될 수 있다.
또한, 본 발명의 실시예에서는 이미지 센싱 장치를 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 클럭을 이용하는 장치들에도 본 발명이 적용될 수 있음은 당연하다.
100 : 이미지 센싱 장치 110 : 위상 지연 회로
120 : 듀티 보정 회로 121 : 반전블록
121_1 : 제1 반전부 121_3 : 제2 반전부
123 : 보정블록 123_1 : 제1 위상 보정부
123_3 : 제2 위상 보정부 130 : 컨트롤러
140 : 픽셀 어레이 150 : 아날로그/디지털 컨버터(ADC)

Claims (20)

  1. 제1 클럭과 제2 클럭에 응답하여 상기 제1 클럭과 반전 관계인 제1 반전 클럭과 상기 제2 클럭과 반전 관계인 제2 반전 클럭을 생성하기 위한 반전블록; 및
    상기 제1 클럭의 논리 상태, 상기 제2 클럭의 논리 상태, 상기 제1 반전 클럭의 논리 상태, 및 상기 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 보정블록
    을 포함하는 듀티 보정 회로.
  2. 제1항에 있어서,
    상기 제2 클럭은 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭을 포함하는 듀티 보정 회로.
  3. 제1항에 있어서,
    상기 보정블록은, 상기 제1 클럭의 논리 상태와 상기 제2 클럭의 논리 상태가 서로 상이하고 상기 제1 반전 클럭의 논리 상태와 상기 제2 반전 클럭의 논리 상태가 서로 상이한 경우, 상기 제1 클럭의 현재 논리 상태에 대응하는 상기 제1 보정 클럭을 생성하고 상기 제2 클럭의 현재 논리 상태에 대응하는 상기 제2 보정 클럭을 생성하고,
    상기 보정 블록은, 상기 제1 클럭의 논리 상태와 상기 제2 클럭의 논리 상태가 서로 동일하고 상기 제1 반전 클럭의 논리 상태와 상기 제2 반전 클럭의 논리 상태가 서로 동일한 경우, 상기 제1 클럭의 이전 논리 상태에 대응하는 상기 제1 보정 클럭을 생성하고 상기 제2 클럭의 이전 논리 상태에 대응하는 상기 제2 보정 클럭을 생성하는 듀티 보정 회로.
  4. 제1 클럭을 반전하여 제1 반전 클럭을 생성하기 위한 제1 반전부;
    제2 클럭을 반전하여 제2 반전 클럭을 생성하기 위한 제2 반전부;
    상기 제1 클럭의 논리 상태, 상기 제2 클럭의 논리 상태, 상기 제1 반전 클럭의 논리 상태, 및 상기 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 제1 위상 보정부; 및
    상기 제1 보정 클럭의 논리 상태와 제2 보정 클럭의 논리 상태를 유지하기 위한 제2 위상 보정부
    를 포함하는 듀티 보정 회로.
  5. 제4항에 있어서,
    상기 제2 클럭은 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭을 포함하는 듀티 보정 회로.
  6. 제4항에 있어서,
    상기 제1 위상 보정부는, 상기 제1 클럭의 논리 상태와 상기 제2 클럭의 논리 상태가 서로 상이하고 상기 제1 반전 클럭의 논리 상태와 상기 제2 반전 클럭의 논리 상태가 서로 상이한 경우 인에이블되며,
    상기 제1 위상 보정부는, 인에이블되는 경우 상기 제1 클럭의 현재 논리 상태에 대응하는 상기 제1 보정 클럭을 생성하고 상기 제2 클럭의 현재 논리 상태에 대응하는 상기 제2 보정 클럭을 생성하는 듀티 보정 회로.
  7. 제6항에 있어서,
    상기 제2 위상 보정부는, 상기 제1 보정 클럭의 논리 상태를 상기 제1 클럭의 현재 논리 상태에 대응하도록 유지하고, 상기 제2 보정 클럭의 논리 상태를 상기 제2 클럭의 현재 논리 상태에 대응하도록 유지하는 듀티 보정 회로.
  8. 제6항에 있어서,
    상기 제1 위상 보정부는, 상기 제1 클럭의 논리 상태와 상기 제2 클럭의 논리 상태가 서로 동일하고 상기 제1 반전 클럭의 논리 상태와 상기 제2 반전 클럭의 논리 상태가 서로 동일한 경우 디스에이블되는 듀티 보정 회로.
  9. 제8항에 있어서,
    상기 제2 위상 보정부는, 상기 제1 보정 클럭의 논리 상태를 상기 제1 클럭의 이전 논리 상태에 대응하도록 유지하고, 상기 제2 보정 클럭의 논리 상태를 상기 제2 클럭의 이전 논리 상태에 대응하도록 유지하는 듀티 보정 회로.
  10. 제4항에 있어서,
    상기 제1 위상 보정부는,
    상기 제1 클럭과 상기 제2 클럭에 응답하여 고전압으로 상기 제1 보정 클럭의 출력단과 상기 제2 보정 클럭의 출력단을 구동하기 위한 제1 구동부;
    상기 제1 반전 클럭과 상기 제2 반전 클럭에 응답하여 상기 고전압단과 상기 제1 구동부 사이를 전기적으로 접속 또는 분리하기 위한 제1 접속 제어부;
    상기 제1 반전 클럭과 상기 제2 반전 클럭에 응답하여 저전압으로 상기 제1 보정 클럭의 출력단과 상기 제2 보정 클럭의 출력단을 구동하기 위한 제2 구동부; 및
    상기 제1 클럭과 상기 제2 클럭에 응답하여 상기 저전압단과 상기 제2 구동부 사이를 전기적으로 접속 또는 분리하기 위한 제2 접속 제어부를 포함하는 듀티 보정 회로.
  11. 제4항에 있어서,
    상기 제2 위상 보정부는 상기 제1 보정 클럭의 출력단과 상기 제2 보정 클럭의 출력단 사이에 접속된 래치(latch)를 포함하는 듀티 보정 회로.
  12. 제1 클럭의 논리 상태, 제2 클럭의 논리 상태, 상기 제1 클럭의 반전신호인 제1 반전 클럭의 논리 상태, 및 상기 제2 클럭의 반전신호인 제2 반전 클럭의 논리 상태에 기초하여 상기 제1 클럭에 비하여 듀티(duty) 비가 보정된 제1 보정 클럭과 상기 제2 클럭에 비하여 상기 듀티 비가 보정된 제2 보정 클럭을 생성하기 위한 듀티 보정 회로;
    동작제어신호를 생성하기 위한 컨트롤러;
    상기 동작제어신호에 응답하여 픽셀신호를 생성하기 위한 픽셀 어레이; 및
    상기 제1 보정 클럭과 상기 제2 보정 클럭 중 적어도 하나에 응답하여 상기 픽셀신호를 디지털신호로 변환하기 위한 아날로그/디지털 컨버터
    를 포함하는 이미지 센싱 장치.
  13. 제12항에 있어서,
    상기 제1 클럭과 상기 제2 클럭은 소오스 클럭에 기초하여 생성되며,
    상기 제2 클럭은 상기 제1 클럭보다 180도만큼 위상이 쉬프팅된 클럭을 포함하는 이미지 센싱 장치.
  14. 제12항에 있어서,
    상기 듀티 보정 회로는,
    상기 제1 클럭을 반전하여 상기 제1 반전 클럭을 생성하기 위한 제1 반전부;
    상기 제2 클럭을 반전하여 상기 제2 반전 클럭을 생성하기 위한 제2 반전부;
    상기 제2 클럭과 상기 제1 반전 클럭에 응답하여 상기 제1 보정 클럭을 생성하고, 상기 제1 클럭과 상기 제2 반전 클럭에 응답하여 상기 제2 보정 클럭을 생성하기 위한 제1 위상 보정부; 및
    상기 제1 보정 클럭의 논리 상태와 제2 보정 클럭의 논리 상태를 유지하기 위한 제2 위상 보정부를 포함하는 이미지 센싱 장치.
  15. 제14항에 있어서,
    상기 제1 위상 보정부는, 상기 제1 클럭의 논리 상태와 상기 제2 클럭의 논리 상태가 서로 상이하고 상기 제1 반전 클럭의 논리 상태와 상기 제2 반전 클럭의 논리 상태가 서로 상이한 경우 인에이블되며,
    상기 제1 위상 보정부는, 인에이블되는 경우 상기 제1 클럭의 현재 논리 상태에 대응하는 상기 제1 보정 클럭을 생성하고 상기 제2 클럭의 현재 논리 상태에 대응하는 상기 제2 보정 클럭을 생성하는 이미지 센싱 장치.
  16. 제15항에 있어서,
    상기 제2 위상 보정부는, 상기 제1 보정 클럭의 논리 상태를 상기 제1 클럭의 현재 논리 상태에 대응하도록 유지하고, 상기 제2 보정 클럭의 논리 상태를 상기 제2 클럭의 현재 논리 상태에 대응하도록 유지하는 이미지 센싱 장치.
  17. 제14항에 있어서,
    상기 제1 위상 보정부는, 상기 제1 클럭의 논리 상태와 상기 제2 클럭의 논리 상태가 서로 동일하고 상기 제1 반전 클럭의 논리 상태와 상기 제2 반전 클럭의 논리 상태가 서로 동일한 경우 디스에이블되는 이미지 센싱 장치.
  18. 제17항에 있어서,
    상기 제2 위상 보정부는, 상기 제1 보정 클럭의 논리 상태를 상기 제1 클럭의 이전 논리 상태에 대응하도록 유지하고, 상기 제2 보정 클럭의 논리 상태를 상기 제2 클럭의 이전 논리 상태에 대응하도록 유지하는 이미지 센싱 장치.
  19. 제14항에 있어서,
    상기 제1 위상 보정부는,
    상기 제1 클럭과 상기 제2 클럭에 응답하여 고전압으로 상기 제1 보정 클럭의 출력단과 상기 제2 보정 클럭의 출력단을 구동하기 위한 제1 구동부;
    상기 제1 반전 클럭과 상기 제2 반전 클럭에 응답하여 상기 고전압단과 상기 제1 구동부 사이를 전기적으로 접속 또는 분리하기 위한 제1 접속 제어부;
    상기 제1 반전 클럭과 상기 제2 반전 클럭에 응답하여 저전압으로 상기 제1 보정 클럭의 출력단과 상기 제2 보정 클럭의 출력단을 구동하기 위한 제2 구동부; 및
    상기 제1 클럭과 상기 제2 클럭에 응답하여 상기 저전압단과 상기 제2 구동부 사이를 전기적으로 접속 또는 분리하기 위한 제2 접속 제어부를 포함하는 이미지 센싱 장치.
  20. 제14항에 있어서,
    상기 제2 위상 보정부는 상기 제1 보정 클럭의 출력단과 상기 제2 보정 클럭의 출력단 사이에 접속된 래치(latch)를 포함하는 이미지 센싱 장치.
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