KR100956785B1 - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 DLL(Delay Locked Loop) 회로는, 듀티 사이클 보정 신호에 응답하여 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 듀티 사이클 보정 수단; 상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 피드백 루프; 상기 보정 클럭의 듀티 사이클을 감지하여 제 1 감지 신호를 생성하는 제 1 듀티 사이클 감지 수단; 상기 출력 클럭의 듀티 사이클을 감지하여 제 2 감지 신호를 생성하는 제 2 듀티 사이클 감지 수단; 및 상기 제 1 감지 신호와 상기 제 2 감지 신호에 응답하여 상기 듀티 사이클 보정 신호를 생성하는 듀티 사이클 제어 수단;을 포함한다.
Figure R1020080107694
DLL 회로, 듀티 사이클, 코스 보정, 파인 보정

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method of Controlling the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 DLL(Delay Locked Loop) 회로 및 그 제어 방법에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 집적 회로는 클럭을 이용하여 동작함으로써 동작 속도를 향상시켜 왔다. 이를 위해, 반도체 집적 회로는 클럭 버퍼를 구비하여 외부로부터 입력된 클럭을 버퍼링한 후 사용하는데, 경우에 따라서는 DLL(Delay Locked Loop) 회로 또는 PLL(Phase Locked Loop) 회로를 이용하여 외부 클럭과의 위상차를 보정한 내부 클럭을 자체적으로 생성하여 사용하기도 한다. 반도체 집적 회로의 내부에서 사용되는 클럭은 하이(High) 구간과 로우(Low) 구간의 비, 즉 듀티비(Duty Ratio)가 50:50으로 유지됨이 바람직하다. 그러나, 반도체 집적 회로의 내부에는 수많은 지연 소자들이 구비되며, 이에 따라 상기 내부의 클럭의 듀티비가 틀어지게 되는 현상이 빈번하게 발생하고 있다.
반도체 집적 회로가 점점 고속화 구현되면서, 클럭의 활용도는 점점 더 증가 하고 있고, 이에 따라 보다 안정적인 듀티비를 갖는 클럭이 요구되고 있다. 따라서, 각 반도체 집적 회로의 DLL 회로는 내부에 듀티 사이클 보정 장치를 구비하여 클럭의 듀티비를 안정화시키도록 하고 있으며, 듀티 사이클 보정 기술은 고속 동작시 안정적인 클럭의 활용을 위해 그 중요성이 점점 더 높아지고 있다.
일반적으로 DLL 회로에 구비되는 듀티 사이클 보정 장치는 DLL 회로의 클럭 출력단 근처에 배치되며, 출력되는 클럭의 듀티비를 감지하고 이를 보정하는 형태로 구현된다. 그런데, DLL 회로에 노이즈(Noise)의 영향에 의해 심하게 훼손된 파형을 갖는 클럭이 입력되는 경우, 클럭이 DLL 회로의 지연 라인을 통과하다가 소멸되는 등의 심각한 결과가 초래될 수 있다. 그러나, 종래의 듀티 사이클 보정 기술은 이처럼 입력되는 클럭이 왜곡되는 경우에 대한 대처가 불가능하다는 문제점을 가지고 있었다. 결과적으로, 종래의 DLL 회로의 듀티 사이클 보정 동작에는 기술적 한계가 존재하였으며, 따라서 반도체 집적 회로의 동작을 안정적으로 지원하기에는 어려움이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 보다 안정적으로 내부 클럭을 생성하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
또한, 본 발명은 보다 정교하게 보정된 듀티 사이클을 갖는 내부 클럭을 생성하는 DLL 회로 및 그 제어 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로는, 듀티 사이클 보정 신호에 응답하여 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 듀티 사이클 보정 수단; 상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 피드백 루프; 상기 보정 클럭의 듀티 사이클을 감지하여 제 1 감지 신호를 생성하는 제 1 듀티 사이클 감지 수단; 상기 출력 클럭의 듀티 사이클을 감지하여 제 2 감지 신호를 생성하는 제 2 듀티 사이클 감지 수단; 및 상기 제 1 감지 신호와 상기 제 2 감지 신호에 응답하여 상기 듀티 사이클 보정 신호를 생성하는 듀티 사이클 제어 수단;을 포함한다.
또한, 본 발명의 다른 실시예에 따른 DLL 회로는, 듀티 사이클 보정 신호에 응답하여 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 듀티 사이클 보정 수단; 고정 완료 이전에 상기 듀티 사이클 보정 신호의 논리값을 1차 조정하고, 고정 완료 이후에 상기 듀티 사이클 보정 신호의 논리값을 2차 조정하는 듀티 사이클 제어 수단; 및 상기 보정 클럭을 지연시키는 지연 라인;을 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 DLL 회로의 제어 방법은, a) 기준 클럭에 대한 1차 듀티 사이클 보정 동작을 수행하여 보정 클럭을 생성하는 단계; b) 상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 단계; 및 c) 지연 고정 동작이 완료된 이후의 상기 출력 클럭에 대한 2차 듀티 사이클 보정 동작을 수행하는 단계;를 포함한다.
본 발명의 DLL 회로 및 그 제어 방법은, 피드백 루프에 입력되는 클럭에 대한 듀티 사이클 보정 동작을 수행한 후, 지연 고정 동작을 수행하고, 이후 피드백 루프로부터 출력되는 클럭에 대한 듀티 사이클 보정 동작을 수행함으로써, 훼손된 파형의 입력 클럭이 입력되는 경우 클럭이 소멸되는 오동작을 방지하여, 보다 안정적으로 내부 클럭을 생성하는 효과를 창출한다.
아울러, 본 발명의 DLL 회로 및 그 제어 방법은, 1차 듀티 사이클 보정 동작시 코스 보정 동작을 수행하고, 2차 듀티 사이클 보정 동작시 파인 보정 동작을 수행함으로써, 보다 정교하게 보정된 듀티 사이클을 갖는 내부 클럭을 생성할 수 있다는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로는, 듀티 사이클 보정 신호(dtcrt)에 응답하여 기준 클럭(clk_ref)의 듀티 사이클을 보정하여 보정 클럭(clk_crt)을 생성하는 듀티 사이클 보정 수단(10); 동작 인에이블 신호(opren)에 응답하여 상기 보정 클럭(clk_crt)에 대한 지연 고정 동작을 수행하여 고정 완료 신호(lock) 및 출력 클럭(clk_out)을 생성하는 피드백 루프(20); 상기 보정 클럭(clk_crt)의 듀티 사이클을 감지하여 제 1 감지 신호(det1)를 생성하는 제 1 듀티 사이클 감지 수단(30); 상기 출력 클럭(clk_out)의 듀티 사이클을 감지하여 제 2 감지 신호(det2)를 생성하는 제 2 듀티 사이클 감지 수단(40); 및 상기 고정 완료 신호(lock), 상기 제 1 감지 신호(det1) 및 상기 제 2 감지 신호(det2)에 응답하여 상기 동작 인에이블 신호(opren) 및 상기 듀티 사이클 보정 신호(dtcrt)를 생성하는 듀티 사이클 제어 수단(50);을 포함한다.
여기에서, 상기 기준 클럭(clk_ref)과 상기 출력 클럭(clk_out)은 단일 위상의 클럭인 것으로 나타내었으나, 상기 클럭들은 클럭 쌍의 형태를 가질 수도 있다. 즉, 단일 위상의 상기 기준 클럭(clk_ref)과 상기 출력 클럭(clk_out)을 클럭 쌍의 형태로 구현하고, 해당 구성을 변경하는 것은 당업자에게 특별한 사항이 아님은 자명한 사실이다. 한편, 상기 기준 클럭(clk_ref)은 클럭 입력 버퍼를 이용하여 외부 클럭을 버퍼링함에 의해 생성된 클럭임을 밝혀 둔다.
상기 피드백 루프(20)는, 지연 제어 신호(dlcnt)에 응답하여 상기 보정 클럭(clk_crt)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 라인(210); 상기 지연 클럭(clk_dly)을 구동하여 상기 출력 클럭(clk_out)을 생성하는 클럭 드라이 버(220); 상기 지연 클럭(clk_dly)의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭(clk_dly)에 부여하여 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(230); 상기 보정 클럭(clk_crt)과 상기 피드백 클럭(clk_fb)의 위상을 비교하여 위상 감지 신호(phdet)를 생성하는 위상 감지 수단(240); 상기 위상 감지 신호(phdet)에 응답하여 지연 고정 동작의 완료 여부를 판별하여 상기 고정 완료 신호(lock)를 생성하는 동작 모드 설정 수단(250); 및 상기 동작 인에이블 신호(opren), 상기 위상 감지 신호(phdet) 및 상기 고정 완료 신호(lock)에 응답하여 상기 지연 제어 신호(dlcnt)를 생성하는 지연 제어 수단(260);을 포함한다.
이와 같이 구성된 DLL 회로에서, 상기 듀티 사이클 보정 신호(dtcrt)는 복수 비트의 디지털 코드로서 구현된다. 상기 듀티 사이클 보정 수단(10)은 상기 듀티 사이클 보정 신호(dtcrt)의 논리값의 크기에 따라 상기 기준 클럭(clk_ref)의 듀티 사이클을 보정하는 양을 변경한다.
상기 제 1 듀티 사이클 감지 수단(30)은 듀티 어큐뮬레이터(Duty Accumulator)와 차동 증폭기의 조합으로 구현 가능하며, 이는 당업자라면 용이하게 구현할 수 있는 범주의 기술에 해당한다. 상기 제 1 듀티 사이클 감지 수단(30)은 상기 보정 클럭(clk_crt)의 듀티 상태에 따라 상기 제 1 감지 신호(det1)를 인에이블 또는 디스에이블 시키는데, 예를 들어 상기 보정 클럭(clk_crt)의 제 1 구간(여기에서는 하이(High) 구간)이 제 2 구간(여기에서는 로우(Low) 구간)에 비해 넓은 경우에 상기 제 1 감지 신호(det1)를 인에이블 시키고, 반대의 경우 상기 제 1 감지 신호(det1)를 디스에이블 시키는 것으로 이해할 수 있다.
마찬가지로, 상기 제 2 듀티 사이클 감지 수단(40) 또한 듀티 어큐뮬레이터와 차동 증폭기의 조합으로 구현 가능하며, 상기 출력 클럭(clk_out)의 듀티 상태에 따라 상기 제 2 감지 신호(det2)를 인에이블 또는 디스에이블 시키는 기능을 수행한다.
상기 DLL 회로의 동작 초기에, 상기 듀티 사이클 보정 수단(10)은 상기 보정 클럭(clk_crt)의 듀티 사이클을 상대적으로 큰 단위로 변화시킨다. 즉, 코스(Coarse) 보정 동작을 수행한다. 상기 듀티 사이클 제어 수단(50)은 상기 듀티 사이클 보정 신호(dtcrt)의 논리값을 변경하여 상기 듀티 사이클 보정 수단(10)의 이와 같은 코스 보정 동작을 제어한다. 이후, 상기 듀티 사이클 제어 수단(50)은 상기 제 1 감지 신호(det1)의 상태가 변화하면, 이를 감지하여 상기 듀티 사이클 보정 신호(dtcrt)의 논리값을 고정시킨다. 즉, 코스 보정 동작을 완료시킨다. 이는 상기 제 1 감지 신호(det1)의 상태가 변화하는 것이 상기 듀티 사이클 보정 수단(10)의 동작이 기 설정된 만큼 수행되어 상기 보정 클럭(clk_crt)의 듀티 사이클이 일정 정도 보정되었다는 것을 의미하기 때문이다.
이 때, 상기 듀티 사이클 제어 수단(50)은 상기 코스 보정 동작의 완료와 동시에 상기 동작 인에이블 신호(opren)를 인에이블 시킨다. 이에 따라, 상기 피드백 루프(20)의 상기 지연 제어 수단(260)은 상기 위상 감지 신호(phdet)에 응답하여 상기 지연 제어 신호(dlcnt)의 논리값을 변경하면서 상기 지연 라인(210)이 상기 보정 클럭(clk_crt)에 부여하는 지연량을 제어한다. 상기 동작 모드 설정 수단(250)은 상기 위상 감지 신호(phdet)를 입력 받아, 지연 고정 동작의 완료 여부 를 판별하며, 지연 고정 동작이 완료되었음이 판별되면 상기 고정 완료 신호(lock)를 인에이블 시킨다. 이에 따라, 상기 지연 제어 수단(260)은 상기 지연 제어 신호(dlcnt)의 논리값을 고정시켜 상기 지연 라인(210)이 상기 보정 클럭(clk_crt)에 부여하는 지연량이 고정되도록 한다.
상기 듀티 사이클 제어 수단(50)은 상기 고정 완료 신호(lock)가 인에이블 되면 상기 듀티 사이클 보정 신호(dtcrt)의 논리값을 다시 변경하여 상기 듀티 사이클 보정 수단(10)의 동작을 제어한다. 이 때, 상기 듀티 사이클 보정 수단(10)은 상기 보정 클럭(clk_crt)의 듀티 사이클을 상대적으로 작은 단위로 변화시킨다. 즉, 파인(Fine) 보정 동작을 수행한다. 이후, 상기 듀티 사이클 제어 수단(50)은 상기 제 2 감지 신호(det2)의 상태가 변화하면, 이를 감지하여 상기 듀티 사이클 보정 신호(dtcrt)의 논리값을 다시 고정시킨다. 즉, 파인 보정 동작을 완료시킨다. 이는 상기 제 2 감지 신호(det2)의 상태가 변화하는 것이 상기 듀티 사이클 보정 수단(10)의 동작이 기 설정된 만큼 수행되어 상기 보정 클럭(clk_crt)의 듀티 사이클이 일정 정도 보정되었다는 것을 의미하기 때문이다.
상기 DLL 회로는 이와 같은 구성 및 동작에 의해, 상기 기준 클럭(clk_ref)이 심하게 훼손된 파형을 가지고 입력되더라도 지연 라인에서 소멸되는 오동작을 방지할 수 있다. 즉, 듀티 사이클 감지 수단을 상기 지연 라인(210)의 입력단과 출력단에 각각 배치함으로써, 입력단의 클럭에 대한 듀티 사이클 보정 동작을 미리 수행함에 의해, 상술한 오동작에 대한 우려를 감소시키고 상기 출력 클럭(clk_out)을 보다 안정적으로 생성할 수 있다.
아울러, 상기 기준 클럭(clk_ref)에 대한 듀티 사이클 보정 동작을 수행함에 있어서, 코스 보정 동작을 1차적으로 수행하고, 파인 보정 동작을 2차적으로 수행함으로써, 상기 출력 클럭(clk_out)이 보다 정교하게 보정된 듀티 사이클을 갖도록 할 수 있다.
도 2는 도 1에 도시한 듀티 사이클 보정 수단의 상세 구성도로서, 상기 듀티 사이클 보정 신호가 4비트의 디지털 코드(dtcrt<1:4>)로서 구현되는 것을 예로 들어 나타낸 것이다.
도시한 바와 같이, 상기 듀티 사이클 보정 수단(10)은, 반전 듀티 사이클 보정 신호(/dtcrt<1:4>)에 응답하여 상기 기준 클럭(clk_ref)을 구동하여 구동 클럭(clk_drv)을 출력하는 제 1 드라이버(110); 및 상기 듀티 사이클 보정 신호(dtcrt<1:4>)에 응답하여 상기 구동 클럭(clk_drv)을 구동하여 상기 보정 클럭(clk_crt)을 생성하는 제 2 드라이버(120);를 포함한다.
상기 제 1 드라이버(110)는, 상기 구동 클럭(clk_drv)을 출력하는 제 1 출력 노드(Nout1); 상기 기준 클럭(clk_ref)을 구동하여 상기 제 1 출력 노드(Nout1)에 전달하는 제 1 디폴트 드라이버(112); 상기 기준 클럭(clk_ref)과 상기 반전 듀티 사이클 보정 신호(/dtcrt<1:4>)에 응답하여 상기 제 1 출력 노드(Nout1)를 풀업 구동하는 제 1 풀업부(114); 및 외부 공급전원(VDD)과 상기 기준 클럭(clk_ref)에 응답하여 상기 제 1 출력 노드(Nout1)를 풀다운 구동하는 제 1 풀다운부(116);를 포함한다.
상기 제 1 디폴트 드라이버(112)는, 게이트 단에 상기 기준 클럭(clk_ref)이 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 1 트랜지스터(TR1); 게이트 단에 그라운드 전원(VSS)이 인가되고 소스 단이 상기 제 1 트랜지스터(TR1)의 드레인 단에 접속되며 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 제 2 트랜지스터(TR2); 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 제 3 트랜지스터(TR3); 및 게이트 단에 상기 기준 클럭(clk_ref)이 입력되고 드레인 단이 상기 제 3 트랜지스터(TR3)의 소스 단에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4);를 포함한다.
상기 제 1 풀업부(114)는, 각각의 게이트 단에 상기 기준 클럭(clk_ref)이 입력되고 각각의 소스 단에 상기 외부 공급전원(VDD)이 인가되는 4개의 제 5 트랜지스터(TR5<1:4>); 및 각각의 게이트 단에 상기 반전 듀티 사이클 보정 신호(/dtcrt<1:4>)가 한 비트씩 입력되고 각각의 소스 단이 상기 4개의 제 5 트랜지스터(TR5<1:4>)의 드레인 단에 각각 접속되며 각각의 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 4개의 제 6 트랜지스터(TR6<1:4>);를 포함한다.
상기 제 1 풀다운부(116)는, 각각의 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 각각의 드레인 단이 상기 제 1 출력 노드(Nout1)에 접속되는 4개의 제 7 트랜지스터(TR7<1:4>); 및 각각의 게이트 단에 상기 기준 클럭(clk_ref)이 입력되고 각각의 드레인 단이 상기 4개의 제 7 트랜지스터(TR7<1:4>)의 소스 단에 각각 접속되며 각각의 소스 단이 접지되는 4개의 제 8 트랜지스터(TR8<1:4>);를 포함한다.
상기 제 2 드라이버(120)는, 상기 보정 클럭(clk_crt)을 출력하는 제 2 출력 노드(Nout2); 상기 구동 클럭(clk_drv)을 구동하여 상기 제 2 출력 노드(Nout2)에 전달하는 제 2 디폴트 드라이버(122); 상기 구동 클럭(clk_drv)과 상기 그라운드 전원(VSS)에 응답하여 상기 제 2 출력 노드(Nout2)를 풀업 구동하는 제 2 풀업부(124); 및 상기 듀티 사이클 보정 신호(dtcrt<1:4>)와 상기 구동 클럭(clk_drv)에 응답하여 상기 제 2 출력 노드(Nout2)를 풀다운 구동하는 제 2 풀다운부(126);를 포함한다.
상기 제 2 디폴트 드라이버(122)는, 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 9 트랜지스터(TR9); 게이트 단에 상기 그라운드 전원(VSS)이 인가되고 소스 단이 상기 제 9 트랜지스터(TR9)의 드레인 단에 접속되며 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 제 10 트랜지스터(TR10); 게이트 단에 상기 외부 공급전원(VDD)이 인가되고 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 제 11 트랜지스터(TR11); 및 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 드레인 단이 상기 제 11 트랜지스터(TR11)의 소스 단에 접속되며 소스 단이 접지되는 제 12 트랜지스터(TR12);를 포함한다.
상기 제 2 풀업부(124)는, 각각의 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 각각의 소스 단에 상기 외부 공급전원(VDD)이 인가되는 4개의 제 13 트랜지스터(TR13<1:4>); 및 각각의 게이트 단에 상기 그라운드 전원(VSS)이 인가되고 각각의 소스 단이 상기 4개의 제 13 트랜지스터(TR13<1:4>)의 드레인 단에 각각 접속되며 각각의 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 4개의 제 14 트랜지스터(TR14<1:4>);를 포함한다.
상기 제 2 풀다운부(126)는, 각각의 게이트 단에 상기 듀티 사이클 보정 신호(dtcrt<1:4>)가 한 비트씩 입력되고 각각의 드레인 단이 상기 제 2 출력 노드(Nout2)에 접속되는 4개의 제 15 트랜지스터(TR15<1:4>); 및 각각의 게이트 단에 상기 구동 클럭(clk_drv)이 입력되고 각각의 드레인 단이 상기 4개의 제 15 트랜지스터(TR15<1:4>)의 소스 단에 각각 접속되며 각각의 소스 단이 접지되는 4개의 제 16 트랜지스터(TR16<1:4>);를 포함한다.
여기에서, 상기 반전 듀티 사이클 보정 신호(/dtcrt<1:4>)는 상기 듀티 사이클 보정 신호(dtcrt<1:4>)를 인버터(도시하지 않음)를 통해 반전시켜 생성한 신호이다. 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 첫 번째 비트(dtcrt<1>)가 최상위 비트이고 네 번째 비트(dtcrt<4>)가 최하위 비트라고 할 때, 상기 제 1 드라이버(110)의 상기 제 1 풀업부(114)의 4개의 제 6 트랜지스터(TR6<1:4>)의 각각의 사이즈(Size)는 8:4:2:1의 비율로 구현된다. 마찬가지로, 이 경우 상기 제 2 드라이버(120)의 상기 제 2 풀다운부(126)의 4개의 제 15 트랜지스터(TR15<1:4>)의 사이즈 또한 8:4:2:1의 비율로 구현된다. 일반적으로 MOS 트랜지스터의 사이즈와 문턱 전압은 반비례 관계에 있음은 주지 관용의 사실이다.
이에 따라, 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 논리값이 순차적으로 증가 또는 감소하면, 상기 제 1 풀업부(114)와 상기 제 2 풀다운부(126)의 구동력 또한 이에 응답하여 선형적으로 변화할 수 있다. 즉, 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 논리값이 증가하면, 상기 보정 클럭(clk_crt)의 하이 구간은 점 점 좁아지고 로우 구간은 점점 넓어지게 된다. 반대로, 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 논리값이 감소하면, 상기 보정 클럭(clk_crt)의 하이 구간은 점점 넓어지고 로우 구간은 점점 좁아지게 된다.
도 3은 도 1에 도시한 듀티 사이클 제어 수단의 상세 구성도로서, 여기에서도 상기 듀티 사이클 보정 신호는 4비트의 디지털 코드(dtcrt<1:4>)인 것으로 나타내었다.
도시한 바와 같이, 상기 듀티 사이클 제어 수단(50)은, 제 1 펄스 신호(pls1)에 응답하여 상기 제 1 감지 신호(det1)의 상태 변화 여부를 판별하여 제 1 상태 변화 신호(stchg1)를 생성하는 제 1 상태 변화 판별부(510); 상기 제 1 펄스 신호(pls1)에 응답하여 상기 제 2 감지 신호(det2)의 상태 변화 여부를 판별하여 제 2 상태 변화 신호(stchg2)를 생성하는 제 2 상태 변화 판별부(520); 상기 제 1 상태 변화 신호(stchg1), 상기 제 2 상태 변화 신호(stchg2) 및 상기 고정 완료 신호(lock)를 조합하여 카운팅 인에이블 신호(cnten)를 생성하는 인에이블 제어부(530); 상기 고정 완료 신호(lock)에 응답하여 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)를 선택적으로 통과시키는 스위칭부(540); 및 상기 카운팅 인에이블 신호(cnten)의 인에이블 여부에 따라 제 2 펄스 신호(pls2), 상기 고정 완료 신호(lock) 및 상기 스위칭부(540)로부터 전달되는 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호(dtcrt<1:4>)를 생성하는 카운팅부(550);를 포함한다.
여기에서, 상기 제 1 펄스 신호(pls1)와 상기 제 2 펄스 신호(pls2)는 도시 하지는 않았지만, 일반적으로 DLL 회로 내에 구비되는 클럭 제너레이터로부터 생성되는 신호들이다. 상기 클럭 제너레이터는 상기 기준 클럭(clk_ref)의 소정 주기(예를 들어, 16주기)마다 한 번씩 토글(Toggle)하는 펄스 신호를 복수 개 생성하도록 구성되며, 여기에서 상기 제 1 펄스 신호(pls1)는 상기 제 2 펄스 신호(pls2)보다 빠른 인에이블 타이밍을 갖는 신호임이 바람직하다.
상기 제 1 상태 변화 판별부(510)는 상기 제 1 감지 신호(det1)의 인에이블 상태 또는 디스에이블 상태가 변화하는지 여부를 판별하며, 상태 변화가 감지되는 경우 상기 제 1 상태 변화 신호(stchg1)를 인에이블 시킨다. 이 때, 상기 제 1 상태 변화 신호(stchg1)는 상기 동작 인에이블 신호(opren)로서 상기 피드백 루프(20)의 상기 지연 제어 수단(260)에 전달되며, 상기 제 1 상태 변화 신호(stchg1)가 인에이블 되면 상기 지연 제어 수단(260)이 활성화되어 상기 피드백 루프(20)의 지연 고정 동작이 시작된다.
마찬가지로, 상기 제 2 상태 변화 판별부(520)는 상기 제 2 감지 신호(det2)의 상태 변화 여부를 판별하고, 상태 변화가 감지되면 상기 제 2 상태 변화 신호(stchg2)를 인에이블 시킨다.
상기 인에이블 제어부(530)는 상기 고정 완료 신호(lock)가 디스에이블 된 경우, 상기 제 1 상태 변화 신호(stchg1)가 디스에이블 상태이면 상기 카운팅 인에이블 신호(cnten)를 인에이블 시킨다. 그리고 이 경우, 상기 제 2 상태 변화 신호(stchg2)가 인에이블 되면 상기 카운팅 인에이블 신호(cnten)를 디스에이블 시킨다. 이후, 상기 고정 완료 신호(lock)가 인에이블 되면, 상기 제 2 상태 변화 신 호(stchg2)의 상태에 따라 상기 카운팅 인에이블 신호(cnten)의 인에이블 여부를 결정한다. 즉, 이 때, 상기 제 2 상태 변화 신호(stchg2)가 디스에이블 되면 상기 카운팅 인에이블 신호(cnten)를 인에이블 시키고, 상기 제 2 상태 변화 신호(stchg2)가 인에이블 되면 상기 카운팅 인에이블 신호(cnten)를 디스에이블 시킨다. 다시 말해서, 상기 인에이블 제어부(530)는 상기 제 1 감지 신호(det1)의 상태가 변화하기까지의 코스 보정 동작 구간과, 상기 고정 완료 신호(lock)의 인에이블시부터 상기 제 2 감지 신호(det2)의 상태가 변화할 때까지의 파인 보정 동작 구간에 각각 상기 카운팅 인에이블 신호(cnten)를 인에이블 시키는 동작을 수행하는 것이다.
상기 스위칭부(540)는 상기 고정 완료 신호(lock)가 디스에이블 된 상태에서는 상기 제 1 감지 신호(det1)를 통과시키고, 상기 고정 완료 신호(lock)가 인에이블 되면 상기 제 2 감지 신호(det2)를 통과시켜 상기 카운팅부(550)에 전달한다.
상기 카운팅부(550)는 상기 카운팅 인에이블 신호(cnten)가 인에이블 되는 경우에만 활성화되며, 상기 스위칭부(540)로부터 전달되는 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)에 응답하여 카운팅 동작을 수행한다. 상기 카운팅부(550)는 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)가 인에이블 상태이면 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 논리값을 증가시키는 업 카운팅 동작을 수행하고, 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)가 디스에이블 상태이면 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 논리값을 감소시키는 다운 카운팅 동작을 수행한다.
여기에서 주목할 점은, 상기 카운팅부(550)는 상기 고정 완료 신호(lock)가 디스에이블 된 경우에는 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 상위 두 비트(dtcrt<1:2>)에 대한 카운팅 동작만을 수행한다는 점이다. 이는 상기 카운팅부(550)가 상기 고정 완료 신호(lock)의 디스에이블시 코스 보정 동작을 수행하기 위함이며, 이에 따라 상기 듀티 사이클 보정 수단(10) 내의 사이즈가 큰 트랜지스터들만이 제어되므로, 상기 보정 클럭(clk_crt)의 듀티 사이클은 상대적으로 큰 단위로 변화할 수 있다.
이후, 상기 고정 완료 신호(lock)가 인에이블 되면, 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 모든 비트에 대한 카운팅 동작이 수행된다. 그러나, 이 때에는 이미 상기 코스 보정 동작이 완료된 상태이므로, 상기 듀티 사이클 보정 신호(dtcrt<1:4>)의 하위 두 비트에 대한 카운팅 동작이 주로 수행될 것이다. 따라서, 상기 듀티 사이클 보정 수단(10)은 상대적으로 작은 단위로 상기 보정 클럭(clk_crt)의 듀티 사이클을 변화시키게 된다.
도 4는 도 3에 도시한 제 1 상태 변화 판별부의 상세 구성도로서, 상기 제 1 상태 변화 판별부(510)와 상기 제 2 상태 변화 판별부(520)는 같은 형태의 구성을 가지므로, 상기 제 1 상태 변화 판별부(510)의 구성 및 동작을 설명하여 상기 제 2 상태 변화 판별부(520)의 구성 및 동작에 대한 설명을 대체하기로 한다.
도시한 바와 같이, 상기 제 1 상태 변화 판별부(510)는, 상기 제 1 펄스 신호(pls1)에 응답하여 상기 제 1 감지 신호(det1)를 래치하는 제 1 플립플롭(FF1); 상기 제 1 펄스 신호(pls1)에 응답하여 상기 제 1 감지 신호(det1)를 래치하는 제 2 플립플롭(FF2); 상기 제 1 감지 신호(det1)에 응답하여 상기 제 1 플립플롭(FF1)의 출력 신호 또는 상기 제 2 플립플롭(FF2)의 출력 신호를 선택적으로 출력하는 먹스(MUX); 상기 먹스(MUX)의 출력 신호를 입력 받는 제 1 인버터(IV1); 상기 제 1 감지 신호(det1)와 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는 배타적 노어게이트(XNR); 및 상기 배타적 노어게이트(XNR)의 출력 신호를 입력 받아 상기 제 1 상태 변화 신호(stchg1)를 출력하는 제 2 인버터(IV2);를 포함한다.
상기 제 1 플립플롭(FF1)은 리셋 신호(rst)에 의해 리셋 되면 하이 레벨(High Level)의 신호를 출력하도록 구성된 플립플롭이다. 그리고 상기 제 2 플립플롭(FF2)은 상기 리셋 신호(rst)에 의해 리셋 되면 로우 레벨(Low Level)의 신호를 출력하도록 구성된 플립플롭이다. 상기 먹스(NUX)는 상기 제 1 감지 신호(det1)가 디스에이블 되면 상기 제 1 플립플롭(FF1)의 출력 신호를 통과시키고, 상기 제 1 감지 신호(det1)가 인에이블 되면 상기 제 2 플립플롭(FF2)의 출력 신호를 통과시키도록 구성된다.
이와 같은 상기 제 1 상태 변화 판별부(510)의 구성에 의해, 상기 제 1 감지 신호(det1)가 초기에 디스에이블 되어 있는 경우, 상기 먹스(MUX)는 상기 제 1 플립플롭(FF1)의 출력 신호를 통과시킨다. 이에 따라, 상기 배타적 노어게이트(XNR)에는 로우 레벨의 신호들이 입력되므로 상기 제 1 상태 변화 신호(stchg1)는 디스에이블 된다. 이후, 상기 제 1 감지 신호(det1)가 인에이블 되면 상기 먹스(MUX)는 상기 제 2 플립플롭(FF2)의 출력 신호를 통과시키고, 이에 따라 상기 배타적 노어게이트(XOR)는 하이 레벨의 신호들을 입력 받게 되므로, 상기 제 1 상태 변화 신 호(stchg1)는 여전히 디스에이블 상태를 유지한다. 이 상태에서 상기 제 1 펄스 신호(pls1)가 인에이블 되면, 상기 제 2 플립플롭(FF2)이 하이 레벨의 신호를 출력하게 되고, 상기 배타적 노어게이트(XOR)가 하이 레벨의 신호와 로우 레벨의 신호를 입력 받게 되므로, 상기 제 1 상태 변화 신호(stchg1)는 인에이블 된다.
반면에, 상기 제 1 감지 신호(det1)가 초기에 인에이블 되어 있는 경우, 상기 먹스(MUX)는 상기 제 2 플립플롭(FF2)의 출력 신호를 통과시키고, 이에 따라 상기 배타적 노어게이트(XNR)에는 하이 레벨의 신호들이 입력되므로, 상기 제 1 상태 변화 신호(stchg1)는 디스에이블 된다. 이후, 상기 제 1 감지 신호(det1)가 디스에이블 되면 상기 먹스(MUX)는 상기 제 1 플립플롭(FF1)의 출력 신호를 통과시키고, 이에 따라 상기 배타적 노어게이트(XOR)는 로우 레벨의 신호들을 입력 받게 되므로, 상기 제 1 상태 변화 신호(stchg1)는 여전히 디스에이블 상태를 유지한다. 이 상태에서 상기 제 1 펄스 신호(pls1)가 인에이블 되면, 상기 제 1 플립플롭(FF1)이 로우 레벨의 신호를 출력하게 되고, 상기 배타적 노어게이트(XOR)가 로우 레벨의 신호와 하이 레벨의 신호를 입력 받게 되므로, 상기 제 1 상태 변화 신호(stchg1)는 인에이블 된다.
이처럼, 상기 제 1 상태 변화 판별부(510)는 상기 제 1 감지 신호(det1)의 상태가 변화하는지 여부를 판별하여 상기 제 1 상태 변화 신호(stchg1)를 인에이블 시키는 구성을 갖는다. 도시하지는 않았지만, 상기 제 2 상태 변화 판별부(520) 또한 상기 제 1 상태 변화 판별부(510)와 같은 형태로 구성된다면, 상기 제 2 감지 신호(det2)의 상태가 변화하는지 여부를 판별하여 상기 제 2 상태 변화 신 호(stchg2)를 인에이블 시키는 동작을 수행할 수 있을 것이다.
도 5는 도 3에 도시한 인에이블 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 인에이블 제어부(530)는, 상기 제 1 상태 변화 신호(stchg1)를 입력 받는 제 3 인버터(IV3); 상기 제 2 상태 변화 신호(stchg2)를 입력 받는 제 4 인버터(IV4); 상기 제 4 인버터(IV4)의 출력 신호와 상기 고정 완료 신호(lock)를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 5 인버터(IV5); 상기 제 3 인버터(IV3)의 출력 신호와 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 노어게이트(NR); 및 상기 노어게이트(NR)의 출력 신호를 입력 받아 상기 카운팅 인에이블 신호(cnten)를 출력하는 제 6 인버터(IV6);를 포함한다.
이와 같은 상기 인에이블 제어부(530)의 구성에서, 동작 초기에 상기 제 1 상태 변화 신호(stchg1), 상기 제 2 상태 변화 신호(stchg2) 및 상기 고정 완료 신호(lock)가 모두 디스에이블 되면 상기 카운팅 인에이블 신호(cnten)는 인에이블 된다. 이후, 상기 제 1 상태 변화 신호(stchg1)가 인에이블 되면 상기 카운팅 인에이블 신호(cnten)는 디스에이블 된다.
상기 피드백 루프(20)의 지연 고정 동작이 완료되어 상기 고정 완료 신호(lock)가 인에이블 되면, 상기 인에이블 제어부(530)는 상기 제 2 상태 변화 신호(stchg2)의 인에이블 여부에 따라 상기 카운팅 인에이블 신호(cnten)를 인에이블 시킨다. 즉, 이 경우 상기 제 2 상태 변화 신호(stchg2)가 디스에이블 되면 상기 카운팅 인에이블 신호(cnten)를 인에이블 시키고, 상기 제 2 상태 변화 신 호(stchg2)가 인에이블 되면 상기 카운팅 인에이블 신호(cnten)를 디스에이블 시킨다.
이와 같이, 상기 인에이블 제어부(530)는 동작 초기시부터 상기 제 1 상태 변화 신호(stchg1)의 인에이블시까지 상기 카운팅 인에이블 신호(cnten)를 인에이블 시키고, 상기 고정 완료 신호(lock)의 인에이블시부터 상기 제 2 상태 변화 신호(stchg2)의 인에이블시까지 상기 카운팅 인에이블 신호(cnten)를 인에이블 시킨다. 즉, 상기 카운팅 인에이블 신호(cnten)는 두 번 인에이블 되도록 설정되며, 각각의 인에이블 구간이 코스 보정 동작과 파인 보정 동작을 정의하는 구간이 된다.
도 6은 도 3에 도시한 카운팅부의 상세 구성도이다.
도시한 바와 같이, 상기 카운팅부(550)는, 상기 고정 완료 신호(lock)에 응답하여 상기 제 2 펄스 신호(pls2)로부터 코스 펄스 신호(crspls)와 파인 펄스 신호(finpls)를 생성하는 펄스 신호 제어부(552); 상기 파인 펄스 신호(finpls) 및 상기 고정 완료 신호(lock)에 응답하여 활성화되며, 상기 스위칭부(540)로부터 전달되는 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호의 하위 두 비트(dtcrt<3:4>)를 생성하는 파인 카운팅부(554); 및 상기 코스 펄스 신호(crspls)에 응답하여 활성화되며, 상기 파인 카운팅부(554)로부터 전달되는 캐리(Carry)와 상기 스위칭부(540)로부터 전달되는 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호의 상위 두 비트(dtcrt<1:2>)를 생성하는 코스 카운팅부(556);를 포함한다.
상기 펄스 신호 제어부(552)는, 상기 제 2 펄스 신호(pls2)를 입력 받는 제 7 인버터(IV7); 상기 제 7 인버터(IV7)의 출력 신호와 상기 고정 완료 신호(lock)를 입력 받아 상기 파인 펄스 신호(finpls)를 출력하는 제 2 낸드게이트(ND2); 및 상기 제 7 인버터(IV7)의 출력 신호를 입력 받아 상기 코스 펄스 신호(crspls)를 출력하는 제 8 인버터(IV8);를 포함한다.
상기 파인 카운팅부(554)는 제 1 단위 셀(UC1), 제 2 단위 셀(UC2), 제 9 인버터(IV9), 제 10 인버터(IV10), 제 3 낸드게이트(ND3) 및 제 4 낸드게이트(ND4)를 포함한다. 상기 제 1 단위 셀(UC1)과 상기 제 2 단위 셀(UC2)은 클럭 입력단(clk)에 상기 파인 펄스 신호(finpls)를 입력 받고, 업/다운 입력단(U/D)에 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)를 입력 받는다. 상기 제 1 단위 셀(UC1)은 캐리 입력단(Cin)에 외부 공급전원(VDD)을 입력 받는다. 상기 제 9 인버터(IV9)는 상기 제 1 단위 셀(UC1)의 캐리 출력단(Cout)의 신호를 입력 받으며, 상기 제 3 낸드게이트(ND3)는 상기 제 9 인버터(IV9)의 출력 신호와 상기 고정 완료 신호(lock)를 입력 받아 생성한 출력 신호를 상기 제 2 단위 셀(UC2)의 캐리 입력단(Cin)에 전송한다. 상기 제 10 인버터(IV10)는 상기 제 2 단위 셀(UC2)의 캐리 출력단(Cout)의 신호를 입력 받고, 상기 제 4 낸드게이트(ND4)는 상기 제 10 인버터(IV10)의 출력 신호와 상기 고정 완료 신호(lock)를 입력 받아 생성한 출력 신호를 상기 코스 카운팅부(556)에 전송한다. 상기 제 1 단위 셀(UC1)의 데이터 출력단(Dout)은 상기 듀티 사이클 보정 신호의 최하위 비트(dtcrt<4>)를 출력하고, 상기 제 2 단위 셀(UC2)의 데이터 출력단(Dout)은 상기 듀티 사이클 보정 신호의 세 번째 비트(dtcrt<3>)를 출력한다.
상기 코스 카운팅부(556)는 제 3 단위 셀(UC3) 및 제 4 단위 셀(UC4)을 포함한다. 상기 제 3 단위 셀(UC3)은 클럭 입력단(clk)에 상기 코스 펄스 신호(crspls)를 입력 받고, 업/다운 입력단(U/D)에 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)를 입력 받는다. 상기 제 3 단위 셀(UC3)은 캐리 입력단(Cin)에 상기 파인 카운팅부(554)로부터 전송되는 캐리를 입력 받는다. 상기 제 3 단위 셀(UC3)의 캐리 출력단(Cout)으로부터 출력되는 캐리는 상기 제 4 단위 셀(UC4)의 캐리 입력단(Cin)에 전송된다. 상기 제 3 단위 셀(UC3)의 데이터 출력단(Dout)은 상기 듀티 사이클 보정 신호의 두 번째 비트(dtcrt<2>)를 출력하고, 상기 제 4 단위 셀(UC4)의 데이터 출력단(Dout)은 상기 듀티 사이클 보정 신호의 최상위 비트(dtcrt<1>)를 출력한다.
상기 고정 완료 신호(lock)가 디스에이블 된 상태에서, 상기 코스 펄스 신호(crspls)는 상기 제 2 펄스 신호(pls2)에 응답하여 활성화되지만, 상기 파인 펄스 신호(finpls)는 활성화되지 않는다. 이에 따라, 상기 파인 카운팅부(554)는 비활성화되고, 상기 코스 카운팅부(556)는 활성화된다. 이 때, 상기 파인 카운팅부(554)의 상기 제 4 낸드게이트(ND4)는 하이 레벨의 캐리를 상기 코스 카운팅부(556)의 상기 제 3 단위 셀(UC3)은 이를 디폴트(Default) 값의 입력 캐리로 활용하여 카운팅 동작을 수행한다.
반면에, 상기 고정 완료 신호(lock)가 인에이블 되면, 상기 코스 펄스 신호(crspls)와 상기 파인 펄스 신호(finpls)는 모두 활성화될 수 있다. 따라서, 상 기 파인 카운팅부(554)와 상기 코스 카운팅부(556)가 모두 활성화된다. 이 때, 상기 파인 카운팅부(554)의 상기 제 1 단위 셀(UC1)의 출력 캐리는 상기 제 2 단위 셀(UC2)의 캐리 입력단(Cin)에, 상기 제 2 단위 셀(UC2)의 출력 캐리는 상기 코스 카운팅부(556)의 상기 제 3 단위 셀(UC3)의 캐리 입력단(Cin)에 각각 전송된다. 이 경우, 결과적으로 상기 파인 카운팅부(554)와 상기 코스 카운팅부(556)는 4개의 단위 셀을 구비하여 카운팅 동작을 수행하고, 4비트의 신호를 생성하는 일반적인 카운터 회로의 동작을 수행하게 된다. 상기 파인 카운팅부(554)와 상기 코스 카운팅부(556)는 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)가 인에이블 되면 업 카운팅 동작을 수행하고, 상기 제 1 감지 신호(det1) 또는 상기 제 2 감지 신호(det2)가 디스에이블 되면 다운 카운팅 동작을 수행한다.
상술한 바와 같이, 본 발명의 DLL 회로는 기준 클럭이 심하게 훼손된 파형으로 입력되더라도 먼저 이에 대한 듀티 사이클 보정을 실시하므로, 지연 라인에서 소멸되는 오동작을 방지할 수 있다. 그리고 지연 고정 동작의 완료 이후 출력 클럭의 듀티 사이클을 보정함으로써, 보다 정교한 듀티 사이클 보정 동작을 수행할 있다.
이 때, 1차 듀티 사이클 보정 동작은 코스 보정 동작으로 구현하고, 2차 듀티 사이클 보정 동작은 파인 보정 동작으로 구현함에 의해, DLL 회로의 동작의 효율성을 저하시키지 않으면서도, 안정적인 내부 클럭을 생성할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 듀티 사이클 보정 수단의 상세 구성도,
도 3은 도 1에 도시한 듀티 사이클 제어 수단의 상세 구성도,
도 4는 도 3에 도시한 제 1 상태 변화 판별부의 상세 구성도,
도 5는 도 3에 도시한 인에이블 제어부의 상세 구성도,
도 6은 도 3에 도시한 카운팅부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 듀티 사이클 보정 수단 20 : 피드백 루프
30 : 제 1 듀티 사이클 감지 수단 40 : 제 2 듀티 사이클 감지 수단
50 : 듀티 사이클 제어 수단

Claims (30)

  1. 듀티 사이클 보정 신호에 응답하여 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 듀티 사이클 보정 수단;
    상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 피드백 루프;
    상기 보정 클럭의 듀티 사이클을 감지하여 제 1 감지 신호를 생성하는 제 1 듀티 사이클 감지 수단;
    상기 출력 클럭의 듀티 사이클을 감지하여 제 2 감지 신호를 생성하는 제 2 듀티 사이클 감지 수단; 및
    상기 제 1 감지 신호와 상기 제 2 감지 신호에 응답하여 상기 듀티 사이클 보정 신호를 생성하는 듀티 사이클 제어 수단;
    을 포함하는 DLL(Delay Locked Loop) 회로.
  2. 제 1 항에 있어서,
    상기 피드백 루프는, 동작 인에이블 신호가 인에이블 되면 상기 지연 고정 동작을 수행하며, 상기 지연 고정 동작이 완료되면 고정 완료 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  3. 제 2 항에 있어서,
    상기 피드백 루프는,
    지연 제어 신호에 응답하여 상기 보정 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;
    상기 지연 클럭을 구동하여 상기 출력 클럭을 생성하는 클럭 드라이버;
    상기 지연 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 피드백 클럭을 생성하는 지연 보상 수단;
    상기 보정 클럭과 상기 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단;
    상기 위상 감지 신호에 응답하여 상기 지연 고정 동작의 완료 여부를 판별하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단; 및
    상기 동작 인에이블 신호, 상기 위상 감지 신호 및 상기 고정 완료 신호에 응답하여 상기 지연 제어 신호를 생성하는 지연 제어 수단;
    을 포함하는 것을 특징으로 하는 DLL 회로.
  4. 제 1 항에 있어서,
    상기 제 1 듀티 사이클 감지 수단은, 상기 보정 클럭의 제 1 구간이 제 2 구간에 비해 넓으면 상기 제 1 감지 신호를 인에이블 시키고, 반대의 경우 상기 제 1 감지 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  5. 제 1 항에 있어서,
    상기 제 2 듀티 사이클 감지 수단은, 상기 출력 클럭의 제 1 구간이 제 2 구간에 비해 넓으면 상기 제 2 감지 신호를 인에이블 시키고, 반대의 경우 상기 제 2 감지 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  6. 제 2 항에 있어서,
    상기 듀티 사이클 제어 수단은, 동작 초기부터 상기 제 1 감지 신호의 상태 변화시까지 1차 보정 동작을 수행하고 상기 1차 보정 동작이 완료되면 상기 동작 인에이블 신호를 인에이블 시키며, 상기 고정 완료 신호의 인에이블시부터 상기 제 2 감지 신호의 상태 변화시까지 2차 보정 동작을 수행하도록 구성됨을 특징으로 하는 DLL 회로.
  7. 제 6 항에 있어서,
    상기 듀티 사이클 제어 수단은, 상기 2차 보정 동작시보다 상기 1차 보정 동작시에 상기 듀티 사이클 보정 신호의 논리값을 상대적으로 큰 단위로 변경하도록 구성됨을 특징으로 하는 DLL 회로.
  8. 제 7 항에 있어서,
    상기 듀티 사이클 제어 수단은,
    제 1 펄스 신호에 응답하여 상기 제 1 감지 신호의 상태 변화 여부를 판별하여 제 1 상태 변화 신호를 생성하는 제 1 상태 변화 판별부;
    상기 제 1 펄스 신호에 응답하여 상기 제 2 감지 신호의 상태 변화 여부를 판별하여 제 2 상태 변화 신호를 생성하는 제 2 상태 변화 판별부;
    상기 제 1 상태 변화 신호, 상기 제 2 상태 변화 신호 및 상기 고정 완료 신호를 조합하여 카운팅 인에이블 신호를 생성하는 인에이블 제어부;
    상기 고정 완료 신호에 응답하여 상기 제 1 감지 신호 또는 상기 제 2 감지 신호를 선택적으로 통과시키는 스위칭부; 및
    상기 카운팅 인에이블 신호의 인에이블 여부에 따라 제 2 펄스 신호, 상기 고정 완료 신호 및 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호를 생성하는 카운팅부;
    를 포함하며,
    상기 제 1 상태 변화 신호는 상기 동작 인에이블 신호로서 출력되는 것을 특징으로 하는 DLL 회로.
  9. 제 8 항에 있어서,
    상기 인에이블 제어부는, 동작 초기부터 상기 제 1 감지 신호의 상태 변화시까지의 구간과, 상기 고정 완료 신호의 인에이블시부터 상기 제 2 감지 신호의 상태 변화시까지의 구간에 상기 카운팅 인에이블 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  10. 제 8 항에 있어서,
    상기 카운팅부는, 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호의 인에이블 여부에 따라 업 카운팅 동작 또는 다운 카운팅 동작을 수행하되, 상기 1차 보정 동작시에는 상기 듀티 사이클 보정 신호의 기 설정된 상위 비트들에 대한 카운팅 동작만을 수행하도록 구성됨을 특징으로 하는 DLL 회로.
  11. 제 10 항에 있어서,
    상기 카운팅부는,
    상기 고정 완료 신호에 응답하여 상기 제 2 펄스 신호로부터 코스 펄스 신호와 파인 펄스 신호를 생성하는 펄스 신호 제어부;
    상기 파인 펄스 신호 및 상기 고정 완료 신호에 응답하여 활성화되며, 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호의 기 설정된 하위 비트들을 생성하는 파인 카운팅부; 및
    상기 코스 펄스 신호에 응답하여 활성화되며, 상기 파인 카운팅부로부터 전달되는 캐리와 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호의 상기 기 설정된 상위 비트들을 생성하는 코스 카운팅부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  12. 듀티 사이클 보정 신호에 응답하여 기준 클럭의 듀티 사이클을 보정하여 보정 클럭을 생성하는 듀티 사이클 보정 수단;
    고정 완료 이전에 상기 듀티 사이클 보정 신호의 논리값을 1차 조정하고, 고정 완료 이후에 상기 듀티 사이클 보정 신호의 논리값을 2차 조정하는 듀티 사이클 제어 수단; 및
    상기 보정 클럭을 지연시키는 지연 라인;
    을 포함하는 DLL(Delay Locked Loop) 회로.
  13. 제 1 항 또는 제 12 항에 있어서,
    상기 듀티 사이클 보정 신호는 복수 비트의 디지털 코드로서 구현되며, 상기 듀티 사이클 보정 수단은 상기 듀티 사이클 보정 신호의 논리값의 크기에 따라 상기 기준 클럭의 듀티 사이클을 보정하는 양을 변경하도록 구성됨을 특징으로 하는 DLL 회로.
  14. 제 13 항에 있어서,
    상기 듀티 사이클 보정 수단은,
    반전된 상기 듀티 사이클 보정 신호에 응답하여 상기 기준 클럭을 구동하여 구동 클럭을 출력하는 제 1 드라이버; 및
    상기 듀티 사이클 보정 신호에 응답하여 상기 구동 클럭을 구동하여 상기 보 정 클럭을 생성하는 제 2 드라이버;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  15. 제 14 항에 있어서,
    상기 제 1 드라이버는,
    상기 구동 클럭을 출력하는 출력 노드;
    상기 기준 클럭을 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 기준 클럭과 반전된 상기 듀티 사이클 보정 신호에 응답하여 상기 출력 노드를 풀업 구동하는 풀업부; 및
    외부 공급전원과 상기 기준 클럭에 응답하여 상기 출력 노드를 풀다운 구동하는 풀다운부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  16. 제 15 항에 있어서,
    상기 풀업부는 반전된 상기 듀티 사이클 보정 신호의 각 비트를 각각 입력 받는 복수 개의 트랜지스터를 포함하며, 상기 복수 개의 트랜지스터들 중 반전된 상기 듀티 사이클 보정 신호의 상위 비트를 입력 받는 트랜지스터일수록 더 큰 사이즈로 구현되는 것을 특징으로 하는 DLL 회로.
  17. 제 14 항에 있어서,
    상기 제 2 드라이버는,
    상기 보정 클럭을 출력하는 출력 노드;
    상기 구동 클럭을 구동하여 상기 출력 노드에 전달하는 디폴트 드라이버;
    상기 구동 클럭과 그라운드 전원에 응답하여 상기 출력 노드를 풀업 구동하는 풀업부; 및
    상기 듀티 사이클 보정 신호와 상기 구동 클럭에 응답하여 상기 출력 노드를 풀다운 구동하는 풀다운부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  18. 제 17 항에 있어서,
    상기 풀다운부는 상기 듀티 사이클 보정 신호의 각 비트를 각각 입력 받는 복수 개의 트랜지스터를 포함하며, 상기 복수 개의 트랜지스터들 중 상기 듀티 사이클 보정 신호의 상위 비트를 입력 받는 트랜지스터일수록 더 큰 사이즈로 구현되는 것을 특징으로 하는 DLL 회로.
  19. 제 12 항에 있어서,
    상기 보정 클럭의 듀티 사이클을 감지하여 제 1 감지 신호를 생성하는 제 1 듀티 사이클 감지 수단; 및
    상기 DLL 회로의 최종 출력 클럭의 듀티 사이클을 감지하여 제 2 감지 신호를 생성하는 제 2 듀티 사이클 감지 수단;
    을 추가로 포함하는 DLL 회로.
  20. 제 19 항에 있어서,
    상기 듀티 사이클 제어 수단은, 상기 듀티 사이클 보정 신호의 논리값의 1차 조정시, 파인 보정 동작을 구현하는 상기 2차 조정시보다 큰 단위로 상기 듀티 사이클 보정 신호의 논리값을 변화시키는 코스 보정 동작을 구현하도록 구성됨을 특징으로 하는 DLL 회로.
  21. 제 20 항에 있어서,
    상기 듀티 사이클 제어 수단은, 상기 제 1 감지 신호의 상태 변화 여부에 따라 상기 코스 보정 동작의 완료 여부를 판별하고, 상기 제 2 감지 신호의 상태 변화 여부에 따라 상기 파인 보정 동작의 완료 여부를 판별하도록 구성됨을 특징으로 하는 DLL 회로.
  22. 제 21 항에 있어서,
    상기 듀티 사이클 제어 수단은,
    제 1 펄스 신호에 응답하여 상기 제 1 감지 신호의 상태 변화 여부를 판별하여 제 1 상태 변화 신호를 생성하는 제 1 상태 변화 판별부;
    상기 제 1 펄스 신호에 응답하여 상기 제 2 감지 신호의 상태 변화 여부를 판별하여 제 2 상태 변화 신호를 생성하는 제 2 상태 변화 판별부;
    상기 제 1 상태 변화 신호, 상기 제 2 상태 변화 신호 및 고정 완료 신호를 조합하여 카운팅 인에이블 신호를 생성하는 인에이블 제어부;
    상기 고정 완료 신호에 응답하여 상기 제 1 감지 신호 또는 상기 제 2 감지 신호를 선택적으로 통과시키는 스위칭부; 및
    상기 카운팅 인에이블 신호의 인에이블 여부에 따라 제 2 펄스 신호, 상기 고정 완료 신호 및 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호를 생성하는 카운팅부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  23. 제 22 항에 있어서,
    상기 인에이블 제어부는, 동작 초기부터 상기 제 1 감지 신호의 상태 변화시까지의 구간과, 상기 고정 완료 신호의 인에이블시부터 상기 제 2 감지 신호의 상태 변화시까지의 구간에 상기 카운팅 인에이블 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로.
  24. 제 22 항에 있어서,
    상기 카운팅부는, 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호의 인에이블 여부에 따라 업 카운팅 동작 또는 다운 카운팅 동작을 수행하되, 상기 1차 보정 동작시에는 상기 듀티 사이클 보정 신호의 기 설정 된 상위 비트들에 대한 카운팅 동작만을 수행하도록 구성됨을 특징으로 하는 DLL 회로.
  25. 제 24 항에 있어서,
    상기 카운팅부는,
    상기 고정 완료 신호에 응답하여 상기 제 2 펄스 신호로부터 코스 펄스 신호와 파인 펄스 신호를 생성하는 펄스 신호 제어부;
    상기 파인 펄스 신호 및 상기 고정 완료 신호에 응답하여 활성화되며, 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호의 기 설정된 하위 비트들을 생성하는 파인 카운팅부; 및
    상기 코스 펄스 신호에 응답하여 활성화되며, 상기 파인 카운팅부로부터 전달되는 캐리와 상기 스위칭부로부터 전달되는 상기 제 1 감지 신호 또는 상기 제 2 감지 신호에 응답하여 카운팅 동작을 수행하여 상기 듀티 사이클 보정 신호의 상기 기 설정된 상위 비트들을 생성하는 코스 카운팅부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  26. 제 22 항에 있어서,
    상기 보정 클럭과 피드백 클럭의 위상을 비교하여 위상 감지 신호를 생성하는 위상 감지 수단; 및
    상기 위상 감지 신호에 응답하여 고정 완료 여부를 판별하여 상기 고정 완료 신호를 생성하는 동작 모드 설정 수단; 및
    상기 코스 보정 동작이 완료되면, 상기 위상 감지 신호에 응답하여 상기 지연 라인이 갖는 지연량을 제어하는 지연 제어 수단;
    을 추가로 포함하는 DLL 회로.
  27. a) 기준 클럭에 대한 1차 듀티 사이클 보정 동작을 수행하여 보정 클럭을 생성하는 단계;
    b) 상기 보정 클럭에 대한 지연 고정 동작을 수행하여 출력 클럭을 생성하는 단계; 및
    c) 지연 고정 동작이 완료된 이후의 상기 출력 클럭에 대한 2차 듀티 사이클 보정 동작을 수행하는 단계;
    를 포함하는 DLL(Delay Locked Loop) 회로의 제어 방법.
  28. 제 27 항에 있어서,
    상기 a) 단계는,
    a-1) 상기 보정 클럭의 듀티 사이클을 감지하여 제 1 감지 신호를 생성하는 단계;
    a-2) 상기 제 1 감지 신호에 응답하여 업/다운 카운팅 동작을 수행하여 복수 비트의 듀티 사이클 보정 신호를 생성하되, 기 설정된 상위 비트에 대한 카운팅 동 작만을 수행하는 단계; 및
    a-3) 상기 듀티 사이클 보정 신호의 논리값의 크기에 따라 상기 기준 클럭의 듀티 사이클을 보정하는 양을 변경하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  29. 제 28 항에 있어서,
    상기 b) 단계는,
    b-1) 상기 제 1 감지 신호의 상태 변화에 응답하여 동작 인에이블 신호를 인에이블 시키는 단계;
    b-2) 상기 동작 인에이블 신호에 응답하여 상기 기준 클럭과 피드백 클럭의 위상 비교 결과에 따라 지연 라인이 상기 보정 클럭에 부여하는 지연량을 제어하는 단계;
    b-3) 상기 지연 라인으로부터 출력되는 지연 클럭을 구동하여 상기 출력 클럭을 생성하는 단계; 및
    b-4) 상기 기준 클럭과 상기 피드백 클럭의 위상 비교 결과에 따라 상기 지연 고정 동작의 완료를 판별하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  30. 제 29 항에 있어서,
    상기 c) 단계는,
    c-1) 상기 출력 클럭의 듀티 사이클을 감지하여 제 2 감지 신호를 생성하는 단계;
    c-2) 상기 제 2 감지 신호에 응답하여 업/다운 카운팅 동작을 수행하여 복수 비트의 듀티 사이클 보정 신호를 생성하되, 모든 비트에 대한 카운팅 동작을 수행하는 단계; 및
    c-3) 상기 듀티 사이클 보정 신호의 논리값의 크기에 따라 상기 기준 클럭의 듀티 사이클을 보정하는 양을 변경하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
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