CN109859698A - 一种goa驱动电路 - Google Patents

Abstract

本发明公开了一种GOA驱动电路，属于电子技术领域，GOA驱动电路包括有多级GOA驱动单元，第n级GOA驱动单元包括有上拉控制模块，下拉控制模块、全局控制模块、辅助模块、复位模块及输出模块，上拉控制模块与下拉控制模块及全局控制模块电连接，辅助模块与全局控制模块及复位模块电连接，输出模块与全局控制模块及复位模块电连接；上拉控制模块用于上拉全局控制模块；下拉控制模块用于下拉全局控制模块；输出模块用于向第n级GOA驱动单元的输出端输出低电平信号；辅助单元用于降低输出模块的电容耦合；复位模块，用于拉低输出模块的输出信号。本发明能够提高每级GOA驱动单元的驱动能力，实现产品的低成本、窄边框、薄型化的需求。

Description

一种GOA驱动电路

技术领域

本发明涉及电子电路领域，具体涉及一种GOA驱动电路。

背景技术

液晶显示器中的驱动的电路主要是通过在液晶面板外部连接集成电路（Integrated Circuit IC）来完成的。相比之下，阵列基板行驱动（Gate Driver On Array）技术，简称GOA技术，其是直接将栅极驱动电路制作在阵列基板上，以代替外界硅芯片制作驱动芯片的一种技术。由于GOA可直接制作在面板周围，简化了制程工艺，还可以降低成本提高液晶面板的集成度，从而使面板趋向于更加薄型化。然而目前采用的GOA驱动电路，因驱动能力较差导致输出信号不稳定，会导致像素漏电，影响显示效果。

发明内容

本发明旨在公开一种GOA驱动电路，该驱动电路可以改善GOA的驱动能力，优化面板设计，实现显示产品低功耗、低成本、窄边框、薄型化的需求。

本发明采取的技术方案为：

一种GOA驱动电路，所述GOA驱动电路包括有多级GOA驱动单元，第n级GOA驱动单元包括有上拉控制模块，下拉控制模块、全局控制模块、辅助模块、复位模块及输出模块，所述上拉控制模块与所述下拉控制模块及所述全局控制模块电连接，所述辅助模块与所述全局控制模块及所述复位模块电连接，所述输出模块与所述全局控制模块及所述复位模块电连接；

其中，所述上拉控制模块，用于上拉全局控制模块；

所述下拉控制模块，用于下拉全局控制模块；

所述输出模块，用于向第n级GOA驱动单元的输出端输出低电平信号；

所述辅助单元，用于降低输出模块的电容耦合；

所述复位模块，用于拉低输出模块的输出信号。

进一步地，所述上拉控制模块包括有第一薄膜晶体管，所述第一薄膜晶体管的漏极接入正向扫描信号，栅极接入第n-1级GOA驱动单元的输出信号G(n-1)，源极与所述全局控制模块电连接。

进一步地，所述下拉控制模块包括有第二薄膜晶体管，所述第二薄膜晶体管的栅极接入第n+1级GOA驱动单元的输出信号G(n+1)，漏极接入方向扫描信号，源极连接所述全局控制模块。

进一步地，所述全局控制模块包括有第四薄膜晶体管，所述第四薄膜晶体管的栅极分别与所述第一薄膜晶体管的源极、第二薄膜晶体管的源极及所述输出模块电连接，漏极与所述辅助模块电连接，源极接入VGL端。

进一步地，所述辅助模块包括有第五薄膜晶体管、第六薄膜晶体管及第七薄膜晶体管，所述第五薄膜晶体管的栅极接入第二时钟信号，并且分别与漏极及所述第六薄膜晶体管的漏极电连接，源极与所述第六薄膜晶体管的栅极电连接，所述第六薄膜晶体管的源极与所述第四薄膜晶体管的漏极、所述第七薄膜晶体管的栅极及所述复位模块电连接；所述第七薄膜晶体管的源极接入VGL端并与所述复位模块电连接，漏极连接所述第四薄膜晶体管的栅极。

进一步地，所述复位模块包括有第八薄膜晶体管，所述第八薄膜晶体管的栅极分别与所述第六薄膜晶体管的源极、所述第七薄膜晶体管的栅极电连接，源极接入VGL端，漏极连接第n级GOA驱动单元的输出端G(n)。

进一步地，所述输出模块包括有第三薄膜晶体管及电容，所述第三薄膜晶体管的漏极接入第一时钟信号，栅极分别与所述第一薄膜晶体管的源极、第二薄膜晶体管的源极及所述第四薄膜晶体管的栅极及所述电容的第一端电连接，源极与所述电容的第二端电连接，并且接入第n级GOA驱动单元的输出端G(n)。

进一步地，所述第二时钟信号频率是第一时钟信号频率的一倍。

采用本发明技术方案具有以下优势：

1.本发明通过设计辅助模块，分别调整第四薄膜晶体管和第七薄膜晶体管两个的宽长比，来实现第四薄膜晶体管栅极电位和第七薄膜晶体管的栅极电位的相互制衡，达到当该GOA驱动单元需输出高电平时，第四薄膜晶体管栅极电位抑制第七薄膜晶体管的栅极电位，使第七薄膜晶体管的栅极电位为低，防止第八薄膜晶体管打开给输出放电。当该GOA驱动单元需输出低电平时，第七薄膜晶体管电位抑制第四薄膜晶体管电位，第七薄膜晶体管的栅极电位为高电平，从而打开第八薄膜晶体管给输出放电，从而实现提高每级GOA单元的驱动能力、优化面板设计，实现显示产品低功耗。

2. 通过辅助模块的降低输出模块因电容耦合作用二队其输出造成影响的干扰，可以所有级联共用一根信号，实现产品的低成本、窄边框、薄型化的需求。

附图说明

图1是本发明实施例的一种GOA驱动电路的一驱动单元的一功能模块图；

图2是本发明一种GOA驱动电路中的一驱动单元的一线路图；

图3是本发明的一时序变化图；

主要元件符号说明

上拉控制模块10	下拉控制模块20	全局控制模块30
			辅助模块40	输出模块60	复位模块110

如下具体实施方式将结合上述附图进一步说明本发明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

本发明的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、***、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

需要说明的是，下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。

请参阅图1，是本发明实施例提供的一种GOA驱动单元的功能模块示意图，如图 1所示，本发明实施例中的GOA驱动单元包括以下模块：上拉控制模块10、下拉控制模块20、全局控制模块30、辅助模块40、复位模块50及输出模块60。

其中，所述上拉控制模块10分别与所述下拉控制模块20、所述全局控制模块30电连接，所述辅助模块40分别与所述全局控制模块30、所述复位模块50电连接，所述输出模块60分别与所述全局控制模块30、所述复位模块50电连接。所述上拉控制模块10用于上拉所述全局控制模块30，所述下拉控制模块20用于下拉所述全局控制模块30，所述输出模块60用于向第n级GOA驱动单元的输出端输出电平信号，所述辅助单元40用于降低输出模块的电容耦合，所述复位模块50用于拉低所述输出抹开60的输出信号。

可以看出，本发明实施例技术方案中的GOA驱动电路，其中各级GOA驱动单元包括上拉控制模块、下拉控制模块、全局控制模块、辅助模块、复位模块及输出模块。

请参阅图2，为本发明实施例中提供的一种GOA驱动电路的线路图。

下面对每个电路模块进行具体的介绍。

所述上拉控制模块10包括有第一薄膜晶体管M1，所述第一薄膜晶体管M1的漏极接入正向扫描信号U2D，栅极接入第n-1级GOA驱动单元的输出信号G(n-1)，源极与所述全局控制模块30电连接。

所述下拉控制模块20包括有第二薄膜晶体管M2，所述第二薄膜晶体管M2的栅极接入第n+1级GOA驱动单元的输出信号G(n+1)，漏极接入方向扫描信号D2U，源极连接所述全局控制模块30。

所述全局控制模块30包括有第四薄膜晶体管M4，所述第四薄膜晶体管M4的栅极分别与所述第一薄膜晶体管M1的源极、第二薄膜晶体管M2的源极及所述输出模块60电连接，漏极与所述辅助模块40电连接，源极接入VGL端。

所述辅助模块40包括有第五薄膜晶体管M5、第六薄膜晶体管M6及第七薄膜晶体管M7，所述第五薄膜晶体管M5的栅极接入第二时钟信号CLK2，并且分别与漏极及所述第六薄膜晶体管M6的漏极电连接，源极与所述第六薄膜晶体管M6的栅极电连接。所述第六薄膜晶体管M6的源极与所述第四薄膜晶体管M4的漏极、所述第七薄膜晶体管M7的栅极及所述复位模块50电连接。所述第七薄膜晶体管M7的源极接入VGL端并与所述复位模块50电连接，漏极连接所述第四薄膜晶体管M4的栅极。

所述复位模块包括有第八薄膜晶体管M8，所述第八薄膜晶体管M8的栅极分别与所述第六薄膜晶体管M6的源极、所述第七薄膜晶体管M7的栅极电连接，源极接入VGL端，漏极连接输出端G(n)。

所述输出模块60包括有第三薄膜晶体管M3及电容C，所述第三薄膜晶体管M3的漏极接入第一时钟信号CLK，栅极分别与所述第一薄膜晶体管M1的源极、第二薄膜晶体管M2的源极及所述第四薄膜晶体管M4的栅极及所述电容C的第一端电连接，源极与所述电容C的第二端电连接，并且接入第n级GOA驱动单元的输出端G(n)。

其中，第四薄膜晶体管M4的栅极与所述第一薄膜晶体管M1的源极、第二薄膜晶体管M2的源极的连接点设为A点，所述第六薄膜晶体管M6的源极与所述第七薄膜晶体管M7的栅极及所述第八薄膜晶体管M8的栅极设置为P点。

如图3所示，为本发明的一时序变化图，结合图2和图3对本发明的具体工作原理说明如下：

T1时刻第n+1级GOA驱动单元输出信号为低电平，第二薄膜晶体管M2关闭；上拉控制模块10的第一薄膜晶体管M1的栅极受第n-1级GOA驱动单元的输出信号G（n-1）高电平信号驱动导通，同时正向扫描信号U2D的高电平直流信号通过第一薄膜晶体管M1的漏极送入第三薄膜晶体管M3、第四薄膜晶体管M4的栅极A点，将A点变为高电位，第三薄膜晶体管M3、第四薄膜晶体管M4导通，电容C充电；第四薄膜晶体管M4打开后将第七薄膜晶体管M7、第八薄膜晶体管M8的栅极P点电位拉低到低电平VGL，保证第七薄膜晶体管M7、第八薄膜晶体管M8关闭，不使VGL信号通过第七薄膜晶体管M7、第八薄膜晶体管M8的漏极对A点、G（n）电位造成影响； CLK2信号先是高电平使所述辅助模块40的第五薄膜晶体管M5、第六薄膜晶体管M6导通，将高电平信号送入P点，由于此时A点经过所述上拉控制模块10为高电位，第四薄膜晶体管M4导通，通过其漏极将P点电位拉低到VGL，只要保证第四薄膜晶体管M4导通时的漏极电流强于第六薄膜晶体管M6导通时的漏极电流，即可保证P点为低电位；T1时刻后半段CLK2为低电平信号，第五薄膜晶体管M5、第六薄膜晶体管M6栅极关闭，对P点电位基本无影响；如上所述，此时第三薄膜晶体管M3导通，其漏极将CLK的低电平信号送入第n级的输出端G（n）,第n级GOA驱动单元的输出信号G（n）为低电平。

T2时刻，第n-1级GOA驱动单元的输出信号G（n-1）为低电平信号，第n+1级GOA驱动单元输出信号G（n+1）为低电平信号，第一薄膜晶体管M1、第二薄膜晶体管M2关闭； CLK2信号先是高电平使所述辅助模块40的第五薄膜晶体管M5、第六薄膜晶体管M6导通，将高电平信号送入P点，由于电容C在T1时刻充电，能维持住A点的高电位，第四薄膜晶体管M4导通，通过其漏极将P点电位拉低到VGL，只要保证第四薄膜晶体管M4导通时的漏极电流强于第六薄膜晶体管M6导通时的漏极电流，即可保证P点为低电位；T1时刻后半段CLK2为低电平信号，第五薄膜晶体管M5、第六薄膜晶体管M6栅极关闭，对P点电位基本无影响；CLK信号变为高电平信号，由于电容耦合作用进一步拉高A点电位，如上述A点为高电位，第三薄膜晶体管M3导通，将 CLK高电平信号送入G（n）, 此时第n级GOA驱动单元的输出信号G（n）为高电平。

T3时刻，第n-1级GOA驱动单元的输出信号G（n-1）为低电平信号，第n+1级GOA驱动单元输出信号G（n+1）为高电平信号，第一薄膜晶体管M1关闭、第二薄膜晶体管M2导通，反向扫描信号D2U的低电平直流信号通过所述下拉控制模块20的第二薄膜晶体管M2的漏极送入所述全局控制模块30的第三薄膜晶体管M3、第四薄膜晶体管M4的栅极A点，将A点变为低电位，第三薄膜晶体管M3、第四薄膜晶体管M4关闭，电容C放电； CLK2信号先是高电平使所述辅助模块40的第五薄膜晶体管M5、第六薄膜晶体管M6导通，将高电平信号送入P点，由于此时A点经过下拉控制模块20为低电位，第四薄膜晶体管M4关闭，P点维持高电位，第七薄膜晶体管M7、第八薄膜晶体管M8导通，第八薄膜晶体管 M8的漏极将VGL低电平信号送入G（n），将G（n）电位拉低，此时,第n级GOA驱动单元的输出信号G（n）为低电平。

T3时刻以后，由于第n-1级GOA驱动单元的输出信号G（n-1）一直为低电平，第一薄膜晶体管M1一直关闭，所述上拉控制模块10不能将高电平直流信号U2D送入A点，A点维持低电位，第三薄膜晶体管M3、第四薄膜晶体管M4一直关闭，第三薄膜晶体管M3不能将CLK信号送入G（n）, 第四薄膜晶体管M4不能将VGL信号送入P点；CLK2信号一直高低电平交替变化，每当CLK处于高电平时，所述辅助模块40的第五薄膜晶体管M5、第六薄膜晶体管M6导通，将高电平信号送入P点，由于A点一直为低电位，第四薄膜晶体管M4关闭，P点维持高电位，第七薄膜晶体管M7、第八薄膜晶体管M8导通，第八薄膜晶体管 M8的漏极将VGL低电平信号送入G（n），将G（n）电位拉低，第n级GOA驱动单元的输出信号G（n）将一直输出低电平。

T3时刻以后，每当CLK信号由低电平跳变为高电平时，由于电容耦合作用，CLK信号的跳变通过第三薄膜晶体管M3本身的寄生电容会对A点和G（n）有一个拉升作用，使得GOA单元输出信号G（n）在T2时刻以后不能很好的维持在低电位，可能造成像素内TFT有漏电的风险，产生显示不良现象。本专利通过增加频率2倍于输出信号CLK的CLK2信号以及辅助模块，可以持续的对A点和G（n）下拉，将CLK信号由低电平跳变为高电平时对GOA单元输出信号G（n）产生的耦合干扰有效的降低，提高每级GOA单元的驱动能力，保证GOA电路稳定的工作。

本发明具备如下有益效果:

本发明通过设计辅助模块，分别调整第四薄膜晶体管M4和第七薄膜晶体管M7两个的宽长比，来实现A点电位和P点电位的相互制衡，达到当该GOA驱动单元需输出高电平时，A点电位抑制P点电位，使P点电位为低，防止第八薄膜晶体管M8打开给输出放电。当该GOA驱动单元需输出低电平时，P点电位抑制A点电位，P点为高电平，从而打开第八薄膜晶体管M8给输出放电，从而实现提高每级GOA驱动单元的驱动能力、优化面板设计，实现显示产品低功耗、低成本、窄边框、薄型化的需求。

Claims (8)

1.一种GOA驱动电路，其特征在于：所述GOA驱动电路包括有多级GOA驱动单元，第n级GOA驱动单元包括有上拉控制模块，下拉控制模块、全局控制模块、辅助模块、复位模块及输出模块，所述上拉控制模块与所述下拉控制模块及所述全局控制模块电连接，所述辅助模块与所述全局控制模块及所述复位模块电连接，所述输出模块与所述全局控制模块及所述复位模块电连接；

其中，所述上拉控制模块，用于上拉全局控制模块；

所述下拉控制模块，用于下拉全局控制模块；

所述输出模块，用于向第n级GOA驱动单元的输出端输出低电平信号；

所述辅助单元，用于降低输出模块的电容耦合；

所述复位模块，用于拉低输出模块的输出信号。

2.根据权利要求1所述的一种GOA驱动电路，其特征在于：所述上拉控制模块包括有第一薄膜晶体管，所述第一薄膜晶体管的漏极接入正向扫描信号，栅极接入第n-1级GOA驱动单元的输出信号G(n-1)，源极与所述全局控制模块电连接。

3.根据权利要求2所述的一种GOA驱动电路，其特征在于：所述下拉控制模块包括有第二薄膜晶体管，所述第二薄膜晶体管的栅极接入第n+1级GOA驱动单元的输出信号G(n+1)，漏极接入方向扫描信号，源极连接所述全局控制模块。

4.根据权利要求3所述的一种GOA驱动电路，其特征在于：所述全局控制模块包括有第四薄膜晶体管，所述第四薄膜晶体管的栅极分别与所述第一薄膜晶体管的源极、第二薄膜晶体管的源极及所述输出模块电连接，漏极与所述辅助模块电连接，源极接入VGL端。

5.根据权利要求4所述的一种GOA驱动电路，其特征在于：所述辅助模块包括有第五薄膜晶体管、第六薄膜晶体管及第七薄膜晶体管，所述第五薄膜晶体管的栅极接入第二时钟信号，并且分别与漏极及所述第六薄膜晶体管的漏极电连接，源极与所述第六薄膜晶体管的栅极电连接，所述第六薄膜晶体管的源极与所述第四薄膜晶体管的漏极、所述第七薄膜晶体管的栅极及所述复位模块电连接；所述第七薄膜晶体管的源极接入VGL端并与所述复位模块电连接，漏极连接所述第四薄膜晶体管的栅极。

6.根据权利要求5所述的一种GOA驱动电路，其特征在于：所述复位模块包括有第八薄膜晶体管，所述第八薄膜晶体管的栅极分别与所述第六薄膜晶体管的源极、所述第七薄膜晶体管的栅极电连接，源极接入VGL端，漏极连接第n级GOA驱动单元的输出端G(n)。

7.根据权利要求6的一种GOA驱动电路，其特征在于：所述输出模块包括有第三薄膜晶体管及电容，所述第三薄膜晶体管的漏极接入第一时钟信号，栅极分别与所述第一薄膜晶体管的源极、第二薄膜晶体管的源极及所述第四薄膜晶体管的栅极及所述电容的第一端电连接，源极与所述电容的第二端电连接，并且接入第n级GOA驱动单元的输出端G(n)。

8.根据权利要求7的一种GOA驱动电路，其特征在于：所述第二时钟信号频率是第一时钟信号频率的一倍。