CN108389542A - 一种移位寄存器单元及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明公开一种移位寄存器单元及其驱动方法、栅极驱动电路，涉及显示技术领域，为解决现有的移位寄存器单元在保持时段容易出现漏电增加以及失去降噪能力的问题。所述移位寄存器单元包括：上拉节点控制模块、下拉节点控制模块、电容模块、输出模块和降噪调节模块；其中降噪调节模块分别与下拉节点和第一电平输入端连接，所述降噪调节模块用于：在保持时段中的降噪时段，控制降低所述下拉节点的电位的上升速率；在保持时段中的非降噪时段，控制降低所述下拉节点的电位的下降速率。本发明提供的移位寄存器单元用于提供栅极驱动信号。

Description

一种移位寄存器单元及其驱动方法、栅极驱动电路

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路。

背景技术

随着显示技术的不断发展，越来越多的显示装置采用阵列基板行驱动(英文：GateOn Array，以下简称GOA)技术，这种GOA技术是直接将栅极驱动电路集成在阵列基板的非显示区域上，在缩小了阵列基板的边框宽度的同时，还降低了生产成本，减少了生产工序。利用GOA技术集成在阵列基板上的栅极驱动电路包括若干个移位寄存器单元，每个移位寄存器单元对应阵列基板上的一条栅线，并通过输出栅极驱动信号来实现对该条栅线的驱动。

传统的移位寄存器单元的每个工作周期均包括四个时段，即输入时段、输出时段、复位时段和保持时段，其中在保持时段，移位寄存器单元能够通过时钟信号控制移位寄存器单元中的下拉节点的电位，进而控制移位寄存器单元的栅极驱动信号输出端处于没有输出的悬浮状态。但是在保持时段中当时钟信号处于高电平的状态时，容易导致移位寄存器单元中的漏电增加，进而使得移位寄存器单元中的薄膜晶体管的特性正向偏移；而当时钟信号处于低电平的状态时，会使得移位寄存器单元失去降噪能力，进而容易导致移位寄存器单元输出异常。

发明内容

本发明的目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路，用于解决现有的移位寄存器单元在保持时段容易出现漏电增加以及失去降噪能力的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明的第一方面提供一种移位寄存器单元，包括：

上拉节点控制模块，分别与输入信号端、上拉节点、复位端、第一电平输入端和下拉节点连接；

下拉节点控制模块，分别与第一时钟信号输入端、所述上拉节点、所述第一电平输入端和所述下拉节点连接；

电容模块，所述电容模块的第一端与所述上拉节点连接，所述电容模块的第二端与栅极驱动信号输出端连接；

输出模块，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述第一电平输入端和所述复位端连接；

降噪调节模块，分别与所述下拉节点和所述第一电平输入端连接，所述降噪调节模块用于：在保持时段中的降噪时段，控制降低所述下拉节点的电位的上升速率；在保持时段中的非降噪时段，控制降低所述下拉节点的电位的下降速率。

进一步地，所述降噪调节模块包括降噪电容，所述降噪电容的第一端与所述下拉节点连接，所述降噪电容的第二端与所述第一电平输入端连接。

进一步地，所述降噪调节模块还包括降噪电阻，所述降噪电容的第二端通过所述降噪电阻与所述第一电平输入端连接。

进一步地，所述移位寄存器单元还包括：

第一增强降噪模块，分别与所述输入信号端、所述第一时钟信号输入端和所述上拉节点连接，所述第一增强降噪模块用于：在所述第一时钟信号输入端的控制下，控制导通或断开所述输入信号端和所述上拉节点之间的连接；和/或，

第二增强降噪模块，分别与所述栅极驱动信号输出端、所述第一电平输入端和所述第一时钟信号输入端连接，所述第二增强降噪模块用于：在所述第一时钟信号输入端的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一电平输入端之间的连接。

进一步地，所述上拉节点控制模块用于：在所述输入信号端的控制下，控制导通或断开所述上拉节点和所述输入信号端之间的连接，在所述复位端的控制下，控制导通或断开所述上拉节点和所述第一电平输入端之间的连接，在所述下拉节点的控制下，控制导通或断开所述上拉节点和所述第一电平输入端之间的连接；

所述输出模块用于：在所述上拉节点的控制下，控制导通或断开所述第二时钟信号输入端与所述栅极驱动信号输出端之间的连接；在所述下拉节点的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一电平输入端之间的连接；在所述复位端的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一电平输入端之间的连接。

进一步地，所述上拉节点控制模块包括：第一开关管、第二开关管和第三开关管；其中，

所述第一开关管的栅极和所述第一开关管的第二极均与所述输入信号端连接，所述第一开关管的第一极与所述上拉节点连接；

所述第二开关管的栅极与所述复位端连接，所述第二开关管的第一极与所述第一电平输入端连接，所述第二开关管的第二极与所述上拉节点连接；

所述第三开关管的栅极与所述下拉节点连接，所述第三开关管的第一极与所述第一电平输入端连接，所述第三开关管的第二极与所述上拉节点连接。

进一步地，所述输出模块包括：第四开关管、第五开关管和第六开关管；其中，

所述第四开关管的栅极与所述上拉节点连接，所述第四开关管的第一极与所述栅极驱动信号输出端连接，所述第四开关管的第二极与所述第二时钟信号输入端连接；

所述第五开关管的栅极与所述下拉节点连接，所述第五开关管的第一极与所述第一电平输入端连接，所述第五开关管的第二极与所述栅极驱动信号输出端连接；

所述第六开关管的栅极与所述复位端连接，所述第六开关管的第一极与所述第一电平输入端连接，所述第六开关管的第二极与所述栅极驱动信号输出端连接。

进一步地，所述下拉节点控制模块包括：第七开关管、第八开关管、第九开关管和第十开关管；其中，

所述第七开关管的栅极和所述第七开关管的第二极均与所述第一时钟信号输入端连接，所述第七开关管的第一极与下拉控制节点连接；

所述第八开关管的栅极与所述上拉节点连接，所述第八开关管的第一极与所述第一电平输入端连接，所述第八开关管的第二极与所述下拉控制节点连接；

所述第九开关管的栅极与所述下拉控制节点连接，所述第九开关管的第一极与所述下拉节点连接，所述第九开关管的第二极与所述第一时钟信号输入端连接；

所述第十开关管的栅极与所述上拉节点连接，所述第十开关管的第一极与所述第一电平输入端连接，所述第十开关管的第二极与所述下拉节点连接。

进一步地，第一增强降噪模块包括第十一开关管，所述第十一开关管的栅极与所述第一时钟信号输入端连接，所述第十一开关管的第一极与所述上拉节点连接，所述第十一开关管的第二极与所述输入信号端连接；

第二增强降噪模块包括第十二开关管，所述第十二开关管的栅极与所述第一时钟信号输入端连接，所述第十二开关管的第一极与所述第一电平输入端连接，所述第十二开关管的第二极与所述栅极驱动信号输出端连接。

基于上述移位寄存器单元的技术方案，本发明的第二方面提供一种栅极驱动电路，包括上述移位寄存器单元。

基于上述移位寄存器单元的技术方案，本发明的第三方面提供一种移位寄存器单元的驱动方法，应用于上述移位寄存器单元，所述驱动方法包括：

在保持时段中的降噪时段，降噪调节模块控制降低下拉节点的电位的上升速率；在保持时段中的非降噪时段，所述降噪调节模块控制降低所述下拉节点的电位的下降速率。

本发明提供的技术方案中，包括降噪调节模块，该降噪调节模块分别与下拉节点和第一电平输入端连接，用于在保持时段中的降噪时段，控制降低下拉节点的电位的上升速率，在保持时段中的非降噪时段，控制降低下拉节点的电位的下降速率。因此，本发明提供的技术方案能够在降噪时段中，使下拉节点的电位由低电位缓慢上升至高电位，从而实现在保证移位寄存器单元的降噪能力的同时，提升了移位寄存器单元的抗漏电能力；而且在非降噪时段中，使下拉节点的电位由高电位缓慢下降至低电位，从而实现在保证移位寄存器单元的抗漏电能力的同时，保持一定的降噪能力。

可见，本发明实施例提供的技术方案能够在保持时段既保证降噪能力，又减少漏电情况的发生，不仅使得在长期使用的过程中，移位寄存器单元中的薄膜晶体管的特性稳定，不容易发生阈值电压偏移，还使得移位寄存器单元在整个保持时段均能够保持良好的降噪性能，从而很好的保证了移位寄存器单元的工作稳定性。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的移位寄存器单元的模块示意图；

图2为本发明实施例提供的移位寄存器单元的工作时序图；

图3为本发明实施例提供的移位寄存器单元的结构示意图；

图4为本发明实施例提供的降噪调节模块取不同值时对应的PD点的电位示意图；

图5为本发明实施例提供的降噪调节模块中的电阻示意图。

附图标记：

1-上拉节点控制模块， 2-下拉节点控制模块，

3-输出模块， 4-电容模块，

5-降噪调节模块， 6-第一增强降噪模块，

7-第二增强降噪模块， INPUT-输入信号端，

PU-上拉节点， RESET-复位端，

VSS-第一电平输入端， PD-下拉节点，

PD_CN-下拉控制节点， P1-输入时段，

P2-输出时段， P3-复位时段，

P4-保持时段， CLKB-第一时钟信号输入端，

CLK-第二时钟信号输入端， OUTPUT-栅极驱动信号输出端，

C1-第一电容， C2-降噪电容，

R-降噪电阻， T1-第一开关管，

T2-第二开关管， T3-第三开关管，

T4-第四开关管， T5-第五开关管，

T6-第六开关管， T7-第七开关管，

T8-第八开关管， T9-第九开关管，

T10-第十开关管， T11-第十一开关管，

T12-第十二开关管， 101-第一条曲线，

102-第二条曲线， 103-第三条曲线，

104-第四条曲线， 105-第五条曲线，

106-第六条曲线， Gate-栅极，

SD-源漏金属电极， Via-过孔。

具体实施方式

为了进一步说明本发明实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路，下面结合说明书附图进行详细描述。

如背景技术所述，传统的移位寄存器单元的一个工作周期依次包括：输入时段、输出时段、复位时段和保持时段，其中在输入时段、输出时段和复位时段主要实现如下功能：先通过移位寄存器单元中的栅极驱动信号输出端输出栅极驱动信号至阵列基板上对应的栅线，然后再将栅极驱动信号复位至栅极关断电压；在保持时段，通过时钟信号控制移位寄存器单元中的部分薄膜晶体管工作，从而使得栅极驱动信号输出端的电位能够保持在栅极关断电压。

现有技术中，移位寄存器单元根据实际工作情况的不同，可设置时钟信号在保持时段为具有高、低电平的方波信号，也可设置时钟信号在保持时段为直流的低电平信号或直流的高电平信号。但是无论时钟信号在保持阶段为哪种类型的信号，均会导致移位寄存器单元容易出现如下问题：

问题一，时钟信号处于高电平，可能导致移位寄存器单元中与时钟信号相关联的薄膜晶体管出现严重的漏电情况，进而使得在长期使用中，薄膜晶体管容易出现阈值电压漂移，导致移位寄存器单元的输出异常，产生信赖性问题。

问题二，时钟信号处于低电平，可能导致移位寄存器单元中用于实现降噪功能的薄膜晶体管处于截止状态，进而使得移位寄存器单元失去降噪能力，导致移位寄存器单元输出异常。

除上述问题之外，由于为了保证移位寄存器单元的正常工作，时钟信号在整个工作周期中，会在高电平和低电平之间变化，使得移位寄存器单元仅能够在部分时间内控制用于降噪的薄膜晶体管导通，进而使移位寄存单元具有降噪能力，可见，现有技术中的移位寄存器单元还存在降噪时间较短，容易出现噪声的问题。

基于上述问题的存在，本发明实施例提供了一种移位寄存器单元，如图1所示，该移位寄存器单元包括：上拉节点控制模块1、下拉节点控制模块2、电容模块4、输出模块3和降噪调节模块5；其中，上拉节点控制模块1分别与输入信号端INPUT、上拉节点PU、复位端RESET、第一电平输入端VSS和下拉节点PD连接；下拉节点控制模块2分别与第一时钟信号输入端CLKB、上拉节点PU、第一电平输入端VSS和下拉节点PD连接；电容模块4的第一端与上拉节点PU连接，电容模块4的第二端与栅极驱动信号输出端OUTPUT连接；输出模块3分别与第二时钟信号输入端CLK、上拉节点PU、下拉节点PD、栅极驱动信号输出端OUTPUT、第一电平输入端VSS和复位端RESET连接；降噪调节模块5分别与下拉节点PD和第一电平输入端VSS连接，且降噪调节模块5用于：在保持时段P4中的降噪时段，控制降低下拉节点PD的电位的上升速率；在保持时段P4中的非降噪时段，控制降低下拉节点PD的电位的下降速率。

具体地，如图2所示，上述移位寄存器单元的一个工作周期依次包括：输入时段P1、输出时段P2、复位时段P3和保持时段P4，在一个工作周期内移位寄存器单元的工作过程为：

在输入时段P1，在输入信号端INPUT的控制下，上拉节点控制模块1控制输入信号端INPUT与上拉节点PU连接，将上拉节点PU的电位拉高；在上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD和第一电平输入端VSS连接。

在输出时段P2，在第二时钟信号输入端CLK和上拉节点PU的控制下，输出模块3控制第二时钟信号输入端CLK与栅极驱动信号输出端OUTPUT连接，使栅极驱动信号输出端OUTPUT输出栅极驱动信号，并将上拉节点PU的电位进一步拉高；在上拉节点PU的控制下，下拉节点控制模块2继续控制下拉节点PD和第一电平输入端VSS连接。

在复位时段P3，在复位端RESET的控制下，上拉节点控制模块1控制上拉节点PU与第一电平输入端VSS连接，将上拉节点PU的电位拉低；在第一时钟信号输入端CLKB和低电位的上拉节点PU的控制下，下拉节点控制模块2控制第一时钟信号输入端CLKB与下拉节点PD连接，将下拉节点PD的电位拉高；在高电位的下拉节点PD的控制下，上拉节点控制模块1控制上拉节点PU与第一电平输入端VSS连接；在高电位的下拉节点PD的控制下，输出模块3控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；在复位端RESET的控制下，输出模块3控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接。

在保持时段P4，在第一时钟信号输入端CLKB和低电位的上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD的电位与第一时钟信号(是由第一时钟信号输入端CLKB输入的)同步变化；进一步地，该保持时段P4包括降噪时段和非降噪时段，在降噪时段中，下拉节点PD的电位跟随第一时钟信号变化为高电位，高电位的下拉节点PD能够通过控制输出模块3使栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接，并能够通过控制上拉节点控制模块1使上拉节点PU与第一电平输入端VSS连接，从而实现对移位寄存器单元的降噪作用。在非降噪时段，下拉节点PD的电位跟随第一时钟信号变化为低电位，使得与下拉节点PD连接的各模块中的薄膜晶体管均不会产生较高的漏电，从而降低了各薄膜晶体管特性正向偏移的风险。另外，在该保持时段P4中，上拉节点PU处于低电位，在低电位的上拉节点PU的控制下，输出模块3控制栅极驱动信号输出端OUTPUT与第二时钟信号输入端CLK不连接，进一步使得栅极驱动信号输出端OUTPUT不输出栅极驱动信号。

此外，在该保持时段P4中，降噪调节模块5对下拉节点PD的电位的变化速率进行调控，具体地，在保持时段P4中的降噪时段，控制降低下拉节点PD的电位的上升速率；在保持时段P4中的非降噪时段，控制降低下拉节点PD的电位的下降速率。

结合上述实施例提供的移位寄存器单元的结构和具体工作过程可知，本发明实施例提供的移位寄存器单元中，包括降噪调节模块5，该降噪调节模块5分别与下拉节点PD和第一电平输入端VSS连接，用于在保持时段P4中的降噪时段，控制降低下拉节点PD的电位的上升速率，在保持时段P4中的非降噪时段，控制降低下拉节点PD的电位的下降速率。因此，本发明实施例提供的移位寄存器单元能够在降噪时段中，使下拉节点PD的电位由低电位缓慢上升至高电位，从而实现在保证移位寄存器单元的降噪能力的同时，提升了移位寄存器单元的抗漏电能力；而且在非降噪时段中，使下拉节点PD的电位由高电位缓慢下降至低电位，从而实现在保证移位寄存器单元的抗漏电能力的同时，保持一定的降噪能力。

可见，本发明实施例提供的移位寄存器单元能够在保持时段P4既保证降噪能力，又减少漏电情况的发生，不仅使得在长期使用的过程中，移位寄存器单元中的薄膜晶体管的特性稳定，不容易发生阈值电压偏移，还使得移位寄存器单元在整个保持时段P4均能够保持良好的降噪性能，从而很好的保证了移位寄存器单元的工作稳定性。

上述实施例提供的降噪调节模块5的具体结构多种多样，可选的，如图3所示，降噪调节模块5包括降噪电容C2，降噪电容C2的第一端与下拉节点PD连接，降噪电容C2的第二端与第一电平输入端VSS连接。

具体地，当上述降噪调节模块5包括降噪电容C2时，在降噪时段，下拉节点PD的电位跟随第一时钟信号变化为高电位的过程中，需要同时对降噪电容C2进行充电，从而延长了下拉节点PD变为高电平的时间，减缓了下拉节点PD的电位的上升速率。在非降噪时段，下拉节点PD的电位跟随第一时钟信号变化为低电位的过程中，由于降噪电容C2能够存储一定量的电荷，从而延长了下拉节点PD变为低电平的时间，减缓了下拉节点PD的电位的下降速率。因此，当上述降噪调节模块5包括降噪电容C2时，降噪电容C2能够在降噪时段减缓下拉节点PD的电位的上升速率，并能够在非降噪时段减缓了下拉节点PD的电位的下降速率，从而使得移位寄存器单元能够在整个保持时段P4中既具有降噪能力，又能够减少漏电情况的发生，保证了移位寄存器单元能够更稳定的工作。

进一步地，上述实施例提供的降噪调节模块5还可以包括降噪电阻R，且降噪电容C2的第二端通过降噪电阻R与第一电平输入端VSS连接。

具体地，当上述降噪调节模块5还包括连接在降噪电容C2和第一电平输入端VSS之间的降噪电阻R时，该降噪电阻R具有限流作用，从而进一步减少移位寄存器单元中漏电情况的产生。

值得注意的是，可通过调节降噪电容C2和降噪电阻R的取值，来使得移位寄存器单元能够实现不同的降噪能力和抗漏电能力，如图4所示，图4中绘制的第一条曲线101、第二条曲线102、第三条曲线103、第四条曲线104。第五条曲线105和第六条曲线106，是分别代表不同降噪电容C2值和降噪电阻R值下，下拉节点PD在保持时段P4的波形图；其中，第一条曲线101对应降噪电容C2和降噪电阻R均为0时，下拉节点PD在保持时段P4对应的曲线，能够看出在降噪电容C2和降噪电阻R均为0时，下拉节点PD对应的第一曲线101在A区域(非降噪时段)能够快速的由高电平变为低电平，导致在该非降噪时段，移位寄存器单元基本不具备降噪能力，而且第一曲线101在B区域(降噪时段)能够快速的由低电平变为高电平，导致在该降噪时段，会增加移位寄存器单元的漏电。

在改变降噪电容C2的容值和降噪电阻R的阻值后，能够对应得到其他的五条曲线，从图4中能够看出，在逐渐增大降噪电容C2的容值和降噪电阻R的阻值时，能够对应得到第二曲线102至第六曲线106，即降噪电容C2的容值和降噪电阻R的阻值的取值越大，下拉节点PD对应的曲线在A区域的下降速率越慢，在B区域的上升速率越慢，从而使得下拉节点PD在非降噪时间内具有较高的取值，在降噪时间内具有较低的取值，很好的保证了移位寄存器单元在保持时段P4既具有降噪能力，又具有抗漏电能力。

进一步地，上述降噪电阻R可以通过多种方式制备，如图5所示，可通过在对应的栅极Gate和源漏金属电极SD之间制作ITO图形，并通过调节ITO图形的形状来调节所形成的降噪电阻R的阻值。具体地，通过过孔Via在栅极Gate和源漏金属电极SD之间形成ITO图形，并可以进一步对形成的ITO图形进行构图，将其变为蛇形走线，通过调节蛇形走线的宽度和长度，来调节降噪电阻R的阻值。

进一步地，请继续参阅图1，上述实施例提供的移位寄存器单元还包括：第一增强降噪模块6和/或第二增强降噪模块7，其中，第一增强降噪模块6分别与输入信号端INPUT、第一时钟信号输入端CLKB和上拉节点PU连接，第一增强降噪模块6用于：在第一时钟信号输入端CLKB的控制下，控制导通或断开输入信号端INPUT和上拉节点PU之间的连接；第二增强降噪模块7，分别与栅极驱动信号输出端OUTPUT、第一电平输入端VSS和第一时钟信号输入端CLKB连接，第二增强降噪模块7用于：在第一时钟信号输入端CLKB的控制下，控制导通或断开栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接。

具体地，第一增强降噪模块6能够在输入时段P1和复位时段P3，在第一时钟信号输入端CLKB的控制下，控制导通输入信号端INPUT和上拉节点PU之间的连接，使得上拉节点PU的电位能够在输入时段P1更好的被拉高，并在复位时段P3更好的被拉低，从而实现对上拉节点PU的电位更有效的控制，提升了移位寄存器单元的降噪能力，保证了移位寄存器单元工作的稳定性。第一增强降噪模块6还能够在保持时段P4中的部分时段(例如：第一时钟信号输入端CLKB输入的第一时钟信号处于高电平的时段)控制导通输入信号端INPUT和上拉节点PU之间的连接，使得上拉节点PU的电位能够在该部分时段中被拉低，从而更好的提升移位寄存器单元的降噪能力，保证了移位寄存器单元工作的稳定性。

第二增强降噪模块7能够在输入时段P1和复位时段P3，在第一时钟信号输入端CLKB的控制下，控制导通栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接，使得栅极驱动信号输出端OUTPUT的电位能够在输入时段P1和复位时段P3更好的被拉低，从而实现对栅极驱动信号输出端OUTPUT的电位更有效的控制，提升了移位寄存器单元的降噪能力，保证了移位寄存器单元工作的稳定性。此外，第二增强降噪模块7还能够在保持时段P4中的部分时段控制导通栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接，使得栅极驱动信号输出端OUTPUT的电位能够在该部分时段中被拉低，从而更好的提升移位寄存器单元的降噪能力，保证了移位寄存器单元工作的稳定性。

进一步地，上述实施例提供的上拉节点控制模块1用于：在输入信号端INPUT的控制下，控制导通或断开上拉节点PU和输入信号端INPUT之间的连接，在复位端RESET的控制下，控制导通或断开上拉节点PU和第一电平输入端VSS之间的连接，在下拉节点PD的控制下，控制导通或断开上拉节点PU和第一电平输入端VSS之间的连接。

具体地，在输入时段P1，上拉节点控制模块1用于在输入信号端INPUT的控制下，控制导通上拉节点PU与输入信号端INPUT之间的连接，在除输入时段P1之外的其它时段，上拉节点控制模块1用于在输入信号端INPUT的控制下，控制断开上拉节点PU与输入信号端INPUT之间的连接。在复位时段P3，上拉节点控制模块1用于在复位端RESET的控制下，控制导通上拉节点PU和第一电平输入端VSS之间的连接，以及在下拉节点PD的控制下，控制导通上拉节点PU和第一电平输入端VSS之间的连接。在输入时段P1和输出时段P2，上拉节点控制模块1用于在复位端RESET的控制下，控制断开上拉节点PU和第一电平输入端VSS之间的连接，以及在下拉节点PD的控制下，控制断开上拉节点PU和第一电平输入端VSS之间的连接。在保持时段P4，上拉节点控制模块1用于在下拉节点PD的控制下，控制上拉节点PU和第一电平输入端VSS周期性的连接与断开。

进一步地，上述实施例提供的输出模块3用于：在上拉节点PU的控制下，控制导通或断开第二时钟信号输入端CLK与栅极驱动信号输出端OUTPUT之间的连接；在下拉节点PD的控制下，控制导通或断开栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接；在复位端RESET的控制下，控制导通或断开栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接。

具体地，在输入时段P1和输出时段P2，输出模块3用于在上拉节点PU的控制下，控制导通第二时钟信号输入端CLK与栅极驱动信号输出端OUTPUT之间的连接，在复位时段P3和保持时段P4，输出模块3用于在上拉节点PU的控制下，控制断开第二时钟信号输入端CLK与栅极驱动信号输出端OUTPUT之间的连接。在输入时段P1和输出时段P2，输出模块3还用于在下拉节点PD的控制下，控制断开栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接，在复位时段P3，输出模块3还用于在下拉节点PD的控制下，控制导通栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接，在保持时段P4，输出模块3还用于在下拉节点PD的控制下，控制栅极驱动信号输出端OUTPUT和第一电平输入端VSS周期性的连接与断开。

另外，在复位时段P3，输出模块3还用于在复位端RESET的控制下，控制导通栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接；在输入时段P1和输出时段P2，输出模块3还用于在复位端RESET的控制下，控制断开栅极驱动信号输出端OUTPUT和第一电平输入端VSS之间的连接。可见，上述实施例提供的输出模块3在复位时段P3，既能够在下拉节点PD的控制下，将栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接，又能够在复位端RESET的控制下，将栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接更好的保证了在复位时段P3，栅极驱动信号输出端OUTPUT不会输出栅极驱动信号，保证了移位寄存器单元工作的稳定性。

请继续参阅图3，上述实施例提供的上拉节点控制模块1包括：第一开关管T1、第二开关管T2和第三开关管T3；其中，第一开关管T1的栅极和第一开关管T1的第二极均与输入信号端INPUT连接，第一开关管T1的第一极与上拉节点PU连接；第二开关管T2的栅极与复位端RESET连接，第二开关管T2的第一极与第一电平输入端VSS连接，第二开关管T2的第二极与上拉节点PU连接；第三开关管T3的栅极与下拉节点PD连接，第三开关管T3的第一极与第一电平输入端VSS连接，第三开关管T3的第二极与上拉节点PU连接。

具体的，输入信号端INPUT控制第一开关管T1的导通与截止，从而控制输入信号端INPUT与上拉节点PU是否连接；复位端RESET控制第二开关管T2的导通与截止，从而控制上拉节点PU与第一电平输入端VSS是否连接；下拉节点PD控制第三开关管T3的导通与截止，从而控制上拉节点PU与第一电平输入端VSS是否连接。

上述实施例提供的输出模块3包括：第四开关管T4、第五开关管T5和第六开关管T6；其中，第四开关管T4的栅极与上拉节点PU连接，第四开关管T4的第一极与栅极驱动信号输出端OUTPUT连接，第四开关管T4的第二极与第二时钟信号输入端CLK连接；第五开关管T5的栅极与下拉节点PD连接，第五开关管T5的第一极与第一电平输入端VSS连接，第五开关管T5的第二极与栅极驱动信号输出端OUTPUT连接；第六开关管T6的栅极与复位端RESET连接，第六开关管T6的第一极与第一电平输入端VSS连接，第六开关管T6的第二极与栅极驱动信号输出端OUTPUT连接。

更详细的说，上拉节点PU控制第四开关管T4的导通与截止，从而控制第二时钟信号输入端CLK与栅极驱动信号输出端OUTPUT是否连接；下拉节点PD控制第五开关管T5的导通与截止，从而控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS是否连接；复位端RESET控制第六开关管T6的导通与截止，从而控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS是否连接。

上述实施例提供的下拉节点控制模块2包括：第七开关管T7、第八开关管T8、第九开关管T9和第十开关管T10；其中，第七开关管T7的栅极和第七开关管T7的第二极均与第一时钟信号输入端CLKB连接，第七开关管T7的第一极与下拉控制节点PD_CN连接；第八开关管T8的栅极与上拉节点PU连接，第八开关管T8的第一极与第一电平输入端VSS连接，第八开关管T8的第二极与下拉控制节点PD_CN连接；第九开关管T9的栅极与下拉控制节点PD_CN连接，第九开关管T9的第一极与下拉节点PD连接，第九开关管T9的第二极与第一时钟信号输入端CLKB连接；第十开关管T10的栅极与上拉节点PU连接，第十开关管T10的第一极与第一电平输入端VSS连接，第十开关管T10的第二极与下拉节点PD连接。

具体地，第一时钟信号输入端CLKB控制第七开关管T7的导通与截止，从而控制第一时钟信号输入端CLKB与下拉控制节点PD_CN是否连接；上拉节点PU控制第八开关管T8的导通与截止，从而控制下拉控制节点PD_CN与第一电平输入端VSS是否连接；下拉控制节点PD_CN控制第九开关管T9的导通与截止，从而控制第一时钟信号输入端CLKB与下拉节点PD是否连接；上拉节点PU控制第十开关管T10的导通与截止，从而控制第一电平输入端VSS与下拉节点PD是否连接。

更详细地说，在输入时段P1和输出时段P2，在第一时钟信号输入端CLKB的控制下，第七开关管T7导通，在上拉节点PU的控制下，第八开关管T8导通，从而使得下拉控制节点PD_CN与第一电平输入端VSS连接，控制下拉控制节点PD_CN的电位为低电位。在复位时段P3，在第一时钟信号输入端CLKB的控制下，第七开关管T7导通，在上拉节点PU的控制下，第八开关管T8截止，从而使得下拉控制节点PD_CN的电位为高电位，在上拉节点PU的控制下，第十开关管T10截止，在高电位的下拉控制节点PD_CN的控制下，第九开关管T9的导通，从而使得下拉节点PD与第一时钟信号输入端CLKB连接，使下拉节点PD得电位变为高电位。在保持时段P4，在第一时钟信号输入端CLKB的控制下，第七开关管T7和第九开关管T9周期性的导通和截止，使得下拉控制节点PD_CN的电位与第一时钟信号输入端CLKB输入的第一时钟信号的电位相同，下拉节点PD的电位与第一时钟信号输入端CLKB输入的第一时钟信号的电位相同。

进一步地，上述实施例提供的第一增强降噪模块6包括第十一开关管T11，第十一开关管T11的栅极与第一时钟信号输入端CLKB连接，第十一开关管T11的第一极与上拉节点PU连接，第十一开关管T11的第二极与输入信号端INPUT连接；具体地，第一时钟信号输入端CLKB控制第十一开关管T11的导通与截止，从而控制输入信号端INPUT与上拉节点PU是否连接。

进一步地，上述实施例提供的第二增强降噪模块7包括第十二开关管T12，第十二开关管T12的栅极与第一时钟信号输入端CLKB连接，第十二开关管T12的第一极与第一电平输入端VSS连接，第十二开关管T12的第二极与栅极驱动信号输出端OUTPUT连接。具体地，第一时钟信号输入端CLKB控制第十二开关管T12的导通与截止，从而控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS是否连接。

需要说明的是，在本发明实施例中以各个开关管为N型晶体管，且第一极为源极，第二极为漏极为例进行说明。上述各个开关管也可以为P型晶体管，且各个开关管为P型晶体管的电路设计也在本申请的保护范围之内。另外，正常工作情况下，由第一电平输入端VSS输入的第一电平信号可选为低电平信号，即可将第一电平输入端VSS与电源负极连接，但不仅限于此。

本发明实施例还提供了一种栅极驱动电路，包括上述实施例提供的移位寄存器单元。

具体的，上述栅极驱动电路包括若干个移位寄存器单元，其中第N-1个移位寄存器单元对应的第N-1栅极驱动信号输出端，与第N个移位寄存器单元对应的第N输入信号端连接，第N个移位寄存器单元对应的第N复位端，与第N+1个移位寄存器单元对应的第N+1栅极驱动信号输出端连接。

由于上述实施例提供的移位寄存器单元中，包括降噪调节模块5，该降噪调节模块5能够在降噪时段中，使下拉节点PD的电位由低电位缓慢上升至高电位，从而实现在保证移位寄存器单元的降噪能力的同时，提升了移位寄存器单元的抗漏电能力；而且在非降噪时段中，使下拉节点PD的电位由高电位缓慢下降至低电位，从而实现在保证移位寄存器单元的抗漏电能力的同时，保持一定的降噪能力。因此，本发明实施例提供的栅极驱动电路在包括上述移位寄存器单元时，同样能够实现在保持时段P4既保证降噪能力，又减少漏电情况的发生，从而很好的保证了栅极驱动电路的工作稳定性。

值得注意，上述栅极驱动电路可通过如下方法制作：

基于上述实施例提供的移位寄存器单元的结构，建立满足实际需求的GOA模型；

使用仿真软件模拟建立的GOA模型，得到GOA模型中不同薄膜晶体管、降噪电容C2和降噪电阻R的参数；

根据上述模拟得到的参数，绘制GOA版图，并将GOA版图放置于面板版图中；

根据面板版图，通过成膜、曝光、刻蚀等工艺制备出完整的面板。

本发明实施例还提供了一种移位寄存器单元的驱动方法，应用于上述实施例提供的移位寄存器单元，所述驱动方法包括：在保持时段P4中的降噪时段，降噪调节模块5控制降低下拉节点PD的电位的上升速率；在保持时段P4中的非降噪时段，所述降噪调节模块5控制降低所述下拉节点PD的电位的下降速率。

具体地，上述移位寄存器单元的一个工作周期依次包括：输入时段P1、输出时段P2、复位时段P3和保持时段P4，在一个工作周期内驱动移位寄存器单元工作的驱动方法包括：

在输入时段P1，在输入信号端INPUT的控制下，上拉节点控制模块1控制输入信号端INPUT与上拉节点PU连接，将上拉节点PU的电位拉高；在上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD和第一电平输入端VSS连接。

在输出时段P2，在第二时钟信号输入端CLK和上拉节点PU的控制下，输出模块3控制第二时钟信号输入端CLK与栅极驱动信号输出端OUTPUT连接，使栅极驱动信号输出端OUTPUT输出栅极驱动信号，并将上拉节点PU的电位进一步拉高；在上拉节点PU的控制下，下拉节点控制模块2继续控制下拉节点PD和第一电平输入端VSS连接。

在复位时段P3，在复位端RESET的控制下，上拉节点控制模块1控制上拉节点PU与第一电平输入端VSS连接，将上拉节点PU的电位拉低；在第一时钟信号输入端CLKB和低电位的上拉节点PU的控制下，下拉节点控制模块2控制第一时钟信号输入端CLKB与下拉节点PD连接，将下拉节点PD的电位拉高；在高电位的下拉节点PD的控制下，上拉节点控制模块1控制上拉节点PU与第一电平输入端VSS连接；在高电位的下拉节点PD的控制下，输出模块3控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；在复位端RESET的控制下，输出模块3控制栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接。

在保持时段P4，在第一时钟信号输入端CLKB和低电位的上拉节点PU的控制下，下拉节点控制模块2控制下拉节点PD的电位与第一时钟信号(是由第一时钟信号输入端CLKB输入的)同步变化；进一步地，该保持时段P4包括降噪时段和非降噪时段，在降噪时段中，下拉节点PD的电位跟随第一时钟信号变化为高电位，高电位的下拉节点PD能够通过控制输出模块3使栅极驱动信号输出端OUTPUT与第一电平输入端VSS连接，并能够通过控制上拉节点控制模块1使上拉节点PU与第一电平输入端VSS连接，从而实现对移位寄存器单元的降噪作用。在非降噪时段，下拉节点PD的电位跟随第一时钟信号变化为低电位，使得与下拉节点PD连接的各模块中的薄膜晶体管均不会产生较高的漏电，从而降低了各薄膜晶体管特性正向偏移的风险。另外，在该保持时段P4中，上拉节点PU处于低电位，在低电位的上拉节点PU的控制下，输出模块3控制栅极驱动信号输出端OUTPUT与第二时钟信号输入端CLK不连接，进一步使得栅极驱动信号输出端OUTPUT不输出栅极驱动信号。

此外，在该保持时段P4中，降噪调节模块5对下拉节点PD的电位的变化速率进行调控，具体地，在保持时段P4中的降噪时段，控制降低下拉节点PD的电位的上升速率；在保持时段P4中的非降噪时段，控制降低下拉节点PD的电位的下降速率。

在利用本发明实施例提供的驱动方法驱动上述移位寄存器单元时，能够在保持时段P4中的降噪时段，控制降低下拉节点PD的电位的上升速率，在保持时段P4中的非降噪时段，控制降低下拉节点PD的电位的下降速率；因此，在利用本发明实施例提供的驱动方法驱动上述移位寄存器单元时，能够在降噪时段中，使下拉节点PD的电位由低电位缓慢上升至高电位，从而实现在保证移位寄存器单元的降噪能力的同时，提升了移位寄存器单元的抗漏电能力；而且在非降噪时段中，使下拉节点PD的电位由高电位缓慢下降至低电位，从而实现在保证移位寄存器单元的抗漏电能力的同时，保持一定的降噪能力。

可见，在利用本发明实施例提供的驱动方法驱动上述移位寄存器单元时，能够在保持时段P4既保证移位寄存器单元的降噪能力，又减少漏电情况的发生，不仅使得在长期使用的过程中，移位寄存器单元中的薄膜晶体管的特性稳定，不容易发生阈值电压偏移，还使得移位寄存器单元在整个保持时段P4均能够保持良好的降噪性能，从而很好的保证了移位寄存器单元的工作稳定性。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括：

上拉节点控制模块，分别与输入信号端、上拉节点、复位端、第一电平输入端和下拉节点连接；

下拉节点控制模块，分别与第一时钟信号输入端、所述上拉节点、所述第一电平输入端和所述下拉节点连接；

电容模块，所述电容模块的第一端与所述上拉节点连接，所述电容模块的第二端与栅极驱动信号输出端连接；

输出模块，分别与第二时钟信号输入端、所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述第一电平输入端和所述复位端连接；

降噪调节模块，分别与所述下拉节点和所述第一电平输入端连接，所述降噪调节模块用于：在保持时段中的降噪时段，控制降低所述下拉节点的电位的上升速率；在保持时段中的非降噪时段，控制降低所述下拉节点的电位的下降速率。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述降噪调节模块包括降噪电容，所述降噪电容的第一端与所述下拉节点连接，所述降噪电容的第二端与所述第一电平输入端连接。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述降噪调节模块还包括降噪电阻，所述降噪电容的第二端通过所述降噪电阻与所述第一电平输入端连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

第一增强降噪模块，分别与所述输入信号端、所述第一时钟信号输入端和所述上拉节点连接，所述第一增强降噪模块用于：在所述第一时钟信号输入端的控制下，控制导通或断开所述输入信号端和所述上拉节点之间的连接；

和/或，

第二增强降噪模块，分别与所述栅极驱动信号输出端、所述第一电平输入端和所述第一时钟信号输入端连接，所述第二增强降噪模块用于：在所述第一时钟信号输入端的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一电平输入端之间的连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，

所述上拉节点控制模块用于：在所述输入信号端的控制下，控制导通或断开所述上拉节点和所述输入信号端之间的连接，在所述复位端的控制下，控制导通或断开所述上拉节点和所述第一电平输入端之间的连接，在所述下拉节点的控制下，控制导通或断开所述上拉节点和所述第一电平输入端之间的连接；

所述输出模块用于：在所述上拉节点的控制下，控制导通或断开所述第二时钟信号输入端与所述栅极驱动信号输出端之间的连接；在所述下拉节点的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一电平输入端之间的连接；在所述复位端的控制下，控制导通或断开所述栅极驱动信号输出端和所述第一电平输入端之间的连接。

6.根据权利要求1～5任一项所述的移位寄存器单元，其特征在于，所述上拉节点控制模块包括：第一开关管、第二开关管和第三开关管；其中，

所述第一开关管的栅极和所述第一开关管的第二极均与所述输入信号端连接，所述第一开关管的第一极与所述上拉节点连接；

所述第二开关管的栅极与所述复位端连接，所述第二开关管的第一极与所述第一电平输入端连接，所述第二开关管的第二极与所述上拉节点连接；

所述第三开关管的栅极与所述下拉节点连接，所述第三开关管的第一极与所述第一电平输入端连接，所述第三开关管的第二极与所述上拉节点连接。

7.根据权利要求1～5任一项所述的移位寄存器单元，其特征在于，所述输出模块包括：第四开关管、第五开关管和第六开关管；其中，

所述第四开关管的栅极与所述上拉节点连接，所述第四开关管的第一极与所述栅极驱动信号输出端连接，所述第四开关管的第二极与所述第二时钟信号输入端连接；

所述第五开关管的栅极与所述下拉节点连接，所述第五开关管的第一极与所述第一电平输入端连接，所述第五开关管的第二极与所述栅极驱动信号输出端连接；

所述第六开关管的栅极与所述复位端连接，所述第六开关管的第一极与所述第一电平输入端连接，所述第六开关管的第二极与所述栅极驱动信号输出端连接。

8.根据权利要求1～5任一项所述的移位寄存器单元，其特征在于，所述下拉节点控制模块包括：第七开关管、第八开关管、第九开关管和第十开关管；其中，

所述第七开关管的栅极和所述第七开关管的第二极均与所述第一时钟信号输入端连接，所述第七开关管的第一极与下拉控制节点连接；

所述第八开关管的栅极与所述上拉节点连接，所述第八开关管的第一极与所述第一电平输入端连接，所述第八开关管的第二极与所述下拉控制节点连接；

所述第九开关管的栅极与所述下拉控制节点连接，所述第九开关管的第一极与所述下拉节点连接，所述第九开关管的第二极与所述第一时钟信号输入端连接；

所述第十开关管的栅极与所述上拉节点连接，所述第十开关管的第一极与所述第一电平输入端连接，所述第十开关管的第二极与所述下拉节点连接。

9.根据权利要求4所述的移位寄存器单元，其特征在于，

第一增强降噪模块包括第十一开关管，所述第十一开关管的栅极与所述第一时钟信号输入端连接，所述第十一开关管的第一极与所述上拉节点连接，所述第十一开关管的第二极与所述输入信号端连接；

第二增强降噪模块包括第十二开关管，所述第十二开关管的栅极与所述第一时钟信号输入端连接，所述第十二开关管的第一极与所述第一电平输入端连接，所述第十二开关管的第二极与所述栅极驱动信号输出端连接。

10.一种栅极驱动电路，其特征在于，包括若干如权利要求1-9中任一项所述的移位寄存器单元。

11.一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1～9任一项所述的移位寄存器单元，所述驱动方法包括：

在保持时段中的降噪时段，降噪调节模块控制降低下拉节点的电位的上升速率；在保持时段中的非降噪时段，所述降噪调节模块控制降低所述下拉节点的电位的下降速率。