CN109804459B - 准原子层蚀刻方法 - Google Patents

准原子层蚀刻方法 Download PDF

Info

Publication number
CN109804459B
CN109804459B CN201780062013.3A CN201780062013A CN109804459B CN 109804459 B CN109804459 B CN 109804459B CN 201780062013 A CN201780062013 A CN 201780062013A CN 109804459 B CN109804459 B CN 109804459B
Authority
CN
China
Prior art keywords
polymer film
underlying layer
substrate
etching
film deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780062013.3A
Other languages
English (en)
Other versions
CN109804459A (zh
Inventor
红云·科特尔
安德鲁·W·梅斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN109804459A publication Critical patent/CN109804459A/zh
Application granted granted Critical
Publication of CN109804459B publication Critical patent/CN109804459B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本文中的技术包括蚀刻方法，该蚀刻方法逐渐地蚀刻材料层，类似于原子层蚀刻(ALE)的单层蚀刻，但不必需包括ALE的自限制、单层作用。这样的技术可以认为是准原子层蚀刻(Q‑ALE)。本文中的技术有益于例如在软掩模打开期间的精确蚀刻应用。本文中的技术能够将给定掩模图案精确地转移到下面的层中。通过仔细地控制在其时间周期内相对于聚合物辅助蚀刻的聚合物沉积，非常薄的共形聚合物层可以被活化并用于精确地蚀刻和转移期望的图案。

Description

准原子层蚀刻方法
相关申请的交叉引用
本申请要求于2016年9月6日提交的题为“准原子层蚀刻方法(Method of QuasiAtomic Layer Etching)”的美国临时专利申请第62/384，161号的权益，其通过引用整体并入本文。
背景技术
本公开涉及半导体制造，包括蚀刻基底例如晶片。
半导体行业中的集成电路(IC)的制造通常采用等离子体处理以产生和辅助从等离子体处理室内的基底除去材料以及将材料沉积至等离子体处理室内的基底所必需的表面化学。等离子体处理设备的实例包括：等离子体CVD(化学气相沉积)设备，其被配置成在基底上沉积薄膜；以及等离子体蚀刻设备，其被配置成从基底除去材料，其可以包括使用蚀刻掩模以限定除去材料的位置。通常，这样的等离子体处理***通过使处理气体流入处理室以及将电子加热至足以支持电离碰撞的能量在真空条件下形成等离子体。此外，经加热的电子可以具有足以支持离解碰撞的能量并且，因此，选择在预定条件(例如，室压力、气体流量等)下的特定气体组以产生适合于在该室内进行的具体过程(例如，从基底除去材料的蚀刻过程或向基底添加材料的沉积过程)的大量带电物质和/或化学反应性物质。
发明内容
连续的节距缩放需要先进的电路设计以满足各种应用和产品要求。复杂的电路设计需要被精确地转移到器件和电路的最终产品中以正常运行。当用于图案转移时，常规的干式等离子体蚀刻在维持凹凸图案中的各种特征的CD方面存在挑战。在蚀刻期间维持CD是困难的，因为这样的蚀刻过程倾向于经受图案密度相关的蚀刻，其中反应性物质和带电物质的输送是变化的并且与微负载与纵横比相关。随着图案密度和节距缩放增加，对于用以消除孤立-密集(iso-dense)负载和图案密度效应的蚀刻方法存在强烈需求。
本文中的技术包括在软掩模打开(softmask open)期间采用准原子层蚀刻(Q-ALE)的新蚀刻方法。掩模材料可以包括但不限于碳、SiOC、SiON和其他掩模材料。本文中的技术能够将给定掩模图案精确地转移到下面的层中。本文中的实施方案包括维持复杂掩模设计的关键特征尺寸，例如椭圆接触短轴相对长轴关键尺寸(CD)比、短条端长度和T形条弯曲曲率。
本文中的Q-ALE方法通过在时间周期内仔细地控制相对于聚合物辅助蚀刻的聚合物沉积。例如，可以使用相对薄的共形聚合物层(nm厚度范围)以精确地蚀刻期望的凹凸图案并将期望的凹凸图案转移到下面的层。通过精确地控制处理时间周期、等离子体化学和处理温度，可以将关键特征转移到基于产品要求具有宽范围的CD调节能力的基底中。
当然，为了清楚起见，呈现了如本文所述的不同步骤的讨论顺序。一般地，这些步骤可以以任何合适的顺序进行。另外地，尽管在本文中各个不同的特征、技术、配置等可能在本公开内容的不同地方讨论，但是其旨在各个概念可以彼此独立地执行或以彼此组合的方式执行。因此，本发明可以以许多不同方式来实施和考虑。
注意，该发明内容部分没有详述本公开内容或所要求保护的发明的每个实施方案和/或新增方面。相反，该发明内容只提供了不同实施方案的初步讨论和相对于常规技术的对应新颖点。对于本发明和实施方案的另外的细节和/或可能的观点，读者可参阅如下进一步讨论的本公开内容的具体实施方式部分和相应附图。
附图说明
参考以下结合附图考虑的详细描述，本发明的各个实施方案的更全面理解及其许多附带优点将变得显而易见。附图不一定按比例绘制，而是将重点放在说明特征、原理和概念上。
图1为示例性基底部段的截面示意图，示出了根据本文公开的实施方案的过程流程。
图2为示例性基底部段的截面示意图，示出了根据本文公开的实施方案的过程流程。
图3为示例性基底部段的截面示意图，示出了根据本文公开的实施方案的过程流程。
图4为示例性基底部段的截面示意图，示出了根据本文公开的实施方案的过程流程。
图5为示例性基底部段的截面示意图，示出了根据本文公开的实施方案的过程流程。
图6为示例性基底部段的截面示意图，示出了根据本文公开的实施方案的过程流程。
图7为根据本文公开的实施方案处理的基底部段的放大图像的表。
图8为根据本文公开的实施方案处理的基底部段的放大图像的表。
具体实施方式
本文中的技术包括蚀刻方法，该蚀刻方法逐渐地蚀刻材料层，类似于原子层蚀刻(ALE)的单层蚀刻，但不必需包括ALE的自限制、单层作用。这样的技术可以被认为是准原子层蚀刻(Q-ALE)。本文中的技术有益于例如软掩模打开期间的精确蚀刻应用。本文中的技术能够将给定掩模图案精确地转移到下面的层中。通过仔细地控制在其时间周期内相对于聚合物辅助蚀刻的聚合物沉积，非常薄的共形聚合物层可以被活化并用于精确地蚀刻和转移期望的图案。
本文中的准原子层蚀刻(Q-ALE)方法通过在时间周期内仔细地控制相对于聚合物辅助蚀刻的聚合物沉积。例如，可以使用相对薄的共形聚合物层(薄意指在纳米厚度范围中，例如个位数纳米)以精确地蚀刻期望的凹凸图案以及将期望的凹凸图案转移至下面的层。通过精确控制处理时间周期、等离子体化学和处理温度，可以将关键特征转移到基于产品要求具有宽范围的CD调节能力的基底中。
本文中的技术包括在软掩模打开期间采用准原子层蚀刻(Q-ALE)的新蚀刻方法。这样的软掩模材料可以包括但不限于碳、SiOC、SiON和其他掩模材料。本文中的技术能够将给定掩模图案精确地转移到下面的层中。本文中的实施方案包括维持复杂掩模设计的关键特征尺寸，例如椭圆接触短轴相对长轴关键尺寸(CD)比、短条端长度和T形条弯曲曲率。
在本文中的Q-ALE方法中，采用CxHyFz化学物质连同含氩和氧的化学物质以产生均匀的、薄的聚合物层。该薄的聚合物层用于蚀刻软掩模材料。共形聚合物沉积有益于维持用作蚀刻掩模的给定凹凸图案的图案保真度。通过本文中的精确的沉积-蚀刻循环，在蚀刻期间仅消耗所沉积的聚合物。在该过程达到其沉积-蚀刻平衡之后，引入的光致抗蚀剂未受影响。因此，与常规的连续波等离子体蚀刻相比，光致抗蚀剂的蚀刻选择性大大提高。对于EUV抗蚀剂，给定选择性提高至两倍至三倍，这对于大批量制造中的EUV光刻实施是重要的，因为EUV抗蚀剂通常非常薄并且可以容易地被蚀刻掉。本文中的光致抗蚀剂选择性提高还提供了可以扩展到其他常规化学增强型抗蚀剂(例如193nm抗蚀剂)的益处。
通过精确控制处理时间周期、等离子体化学和处理温度，可以将关键特征转移到具有对光CD偏差可调节的蚀刻的下面的层中。该方法可以提供宽范围的CD偏差，其中可以实现正的CD增长、零CD偏差或接近引入CD的50％的CD减少(收缩)，同时仍然维持给定CD纵横比。
通过使用直流叠加(DCS)技术，可以处理化学增强型抗蚀剂(CAR)光致抗蚀剂(EUV或193nm)以进一步改善其蚀刻抗性、接触边缘粗糙度(CER)、线边缘粗糙度(LER)和线宽粗糙度(LWR)。利用DCS，向上电极施加负的直流电以引起弹道电子的通量指向保持在下面的基底。DCS还可以引起将硅溅射到给定基底上。
本文中的技术可以包括用于处理基底的方法。现参考图1，基底105可以被接收在处理***中，例如等离子体处理***。常规的等离子体处理***是已知的。基底105具有工作表面。工作表面具有形成在下面的层113上使得部分所述下面的层未被覆盖的凹凸图案114。可以使用各种固化技术(包括直流叠加)使光致抗蚀剂的凹凸图案任选地固化或硬化以将基底暴露于弹道电子。换而言之，在给定层(其本身可以成为蚀刻掩模)上形成蚀刻掩模。下面的层可以包含软掩模材料。对于一些光刻方法，例如EUV，EUV光致抗蚀剂太薄或者不足以抵抗随后、常规的图案化蚀刻，并因此最初的EUV凹凸图案可以在进一步蚀刻进入目标层之前被转移到软掩模层中。注意，本文中的技术不限于EUV，而是也适用于实际用于大批量制造的微加工技术，包括前段工艺(front-end-of-line，前段制程)微加工。基底105可以包括一个或更多个基础层107，以及其他层，例如平坦化层、蚀刻停止层、抗反射涂层等。凹凸图案114可以包含含有EUV光致抗蚀剂材料的光致抗蚀剂材料。
现参考图2，执行共形膜沉积过程，其在基底105上共形地沉积聚合物膜。利用共形沉积，在所有表面(水平和垂直)上或多或少地沉积了具有相同厚度的材料。在该沉积中，沉积个位数纳米厚度(包括小于3纳米的厚度)的聚合物。
接下来，执行活化蚀刻过程，其使用共形膜121-1蚀刻下面的层113直到共形膜从下面的层113的平行于基底的工作表面的水平表面被除去。这样的蚀刻技术可以使共形沉积的聚合物活化以与下面的层的材料反应从而除去部分下面的层113。被除去的部分可以大于单分子层而且可以蚀刻许多个分子层至数纳米。也可以从凹凸图案114除去聚合物膜，但是不从凹凸图案除去材料或者不除去大量材料。示例性结果示于图3中。注意，凹凸图案114保持完整，初始的共形膜121-1已被除去。还要注意，下面的层113的其中未被凹凸图案114覆盖的部分材料被除去。
循环/重复以下步骤直到除去预定量的下面的层(在未被凹凸图案覆盖的区域/区中)：共形地沉积薄的聚合物膜，以及通过使聚合物膜活化蚀刻下面的层。例如，图4示出了已沉积在基底上的共形膜121-2(作为第二或随后的共形膜)。如先前沉积的，共形膜121-2覆盖凹凸图案114，并且也覆盖下面的层113，更深地延伸到开口中。再次执行活化蚀刻，其进而从下面的层113除去更多材料。图5示出了示例性结果。这样的循环可以持续直到达到预定深度，例如露出下层。图6示出了凹凸图案114如何被完全转移到位于下面的层113中。然后可以除去凹凸图案并且继续随后的处理，例如使用软掩模蚀刻掩模用于常规的蚀刻。
执行共形膜沉积可以包括将等离子体维持在第一离子能量，而活化蚀刻过程包括将等离子体维持在第二离子能量，其中第二离子能量大于第一离子能量。在替代的实施方案中，与沉积步骤相比，在活化蚀刻期间使用的等离子体可以具有更大的等离子体密度。可以在相同的等离子体处理室中执行处理，并因此当在多个过程之间切换时可以改变室参数。执行共形膜沉积可以包括使用CxF处理气体。执行活化蚀刻过程包括停止CxF处理气体流。执行共形膜沉积过程可以包括使用各向同性沉积方法。因此，离子和中性物质可以在没有方向性的情况下流向基底。然而，执行活化蚀刻过程可以包括使用各向异性的蚀刻方法以垂直于基底的工作表面的角度使离子加速朝向基底。执行共形膜沉积可以包括通过基于基底的工作表面的孤立-密集特性选择性地使用连续波等离子体或脉冲等离子体来控制共形度(degree of conformaiity)。例如，为了补偿沉积或蚀刻延迟，可以使用脉冲或连续波等离子体。给定基底可以具有形成在其上的具有不同空间密度的特征。换而言之，一些区域可以与周围结构孤立(开放区域)，而另外的区域具有结构密度例如线或鳍的阵列。因此，等离子体沉积和聚合物蚀刻可以选择性地使用不同的等离子体特性以引起对基底上的孤立区域和密集区域二者进行精确地蚀刻。
在共形沉积过程期间，维持离子能量比引起活化蚀刻聚合物膜的阈值活化能低。然后在活化蚀刻过程期间离子能量等于或高于该阈值活化能。如果在沉积步骤期间离子能量太高，则可能发生一些蚀刻。足以活化蚀刻的阈值能量取决于所选择的具体聚合物以及使用的具体离子。作为非限制性实例，在氟等离子体的存在下大约15eV的离子能量可以引起氧化硅的活化蚀刻。另外，如本文中所公开的，活化蚀刻可以通过选择离子质量来进一步控制。例如，氩、氦和氙具有不同的质量。因此，可以基于用于控制离子通量的具体离子来控制活化蚀刻的溅射速率。执行活化蚀刻过程可以包括将低频偏置电源耦接至用于处理基底的等离子体处理室。执行共形膜沉积包括沉积聚合物膜1秒至9秒，而执行活化蚀刻过程包括各向异性蚀刻下面的层3秒至9秒。
因此，利用本文中的微加工技术，执行沉积薄的共形聚合物膜的第一基于等离子体的沉积步骤。在该沉积步骤之后是蚀刻步骤或活化步骤。活化步骤除去下面的材料(例如软掩模)而不除去凹凸图案。在该活化步骤期间，薄的聚合物膜可以被除去/被消耗，而薄的共形聚合物保护光致抗蚀剂凹凸图案。重复沉积薄的共形膜并且执行活化蚀刻的这些步骤，直到下面的层被蚀刻穿过或者直到已除去预定深度的下面的层。尽管大多数实施方案不是自限制的(正如原子层蚀刻)，但是本文中的技术可以控制成沉积相对薄的膜并且使用这些薄的膜以除去下面的材料(例如利用各向异性蚀刻)。本文中的技术的一个益处是沉积和蚀刻过程二者都可以原位完成。
共形膜沉积过程可以包括使包含氟碳化合物(例如C4F8或C4F6等)和载气(例如氩气)的处理气体混合物流动。在第一处理气体混合物中也可以包含氧气。可以使用高频电源维持等离子体而无需低频(偏置)电源。等离子体产物流是各向同性的。可以使该共形膜沉积过程持续1秒至9秒(包括3秒至6秒)。使该共形膜沉积过程持续直到薄的聚合物膜沉积在基底上。该膜为3纳米或更小。
在共形薄膜沉积完成之后，执行活化蚀刻过程，该过程使用共形膜蚀刻下面的层，直到共形膜从下面的层的水平表面除去。对于该活化蚀刻过程，使用较大的离子能量。停止来自沉积步骤的具体氟碳化合物流，第二处理气体混合物可以仅包含载气，例如氩气。任选地，可以包含氧气。活化蚀刻步骤将低频电源施加至基底保持器以给予第二处理气体混合物能量并引导离子朝向基底。离子中的能量转移至沉积的聚合物，这进而除去了部分下面的层。该蚀刻步骤可以持续3秒至9秒或者直到下面的层上的共形膜被除去，该步骤除去了一些下面的层。
重复/循环这两个过程步骤——沉积薄的共形膜和蚀刻活化——直到期望量的下面的层被除去。在处理步骤循环期间等离子体可以保持在处理室中。注意，共形膜也将从凹凸图案的水平表面除去，凹凸图案可能被部分蚀刻。共形膜的侧壁沉积物也可能被除去。任选地，蚀刻活化步骤可以持续直到全部的聚合物沉积物(水平表面和垂直表面)被除去，或者直到仅水平表面沉积物被除去，从而留下侧壁沉积物。这样的技术对于其中给定开口需要均匀收缩的收缩应用可以是有益的。这在具有长轴和短轴的狭槽开口的情况下可能是困难的，因为随着沉积延长，y轴可能比x轴收缩得更多。然而，利用本文中的技术，向彼此添加仅数纳米的连续的小的沉积物(其可以被略微地回蚀刻)，产生均匀的收缩率技术。将更多的氧气添加至第二处理气体混合物中可以有助于彻底的聚合物去除，而从第二处理气体混合物减少或消除氧气使得能够留下侧壁沉积物。
本文中的技术具有许多有益的应用。一个应用是EUV抗蚀剂的图案转移。EUV抗蚀剂通常不像常规光致抗蚀剂那样稳固。为了提高EUV抗蚀剂的灵敏度，添加金属，但是这样的金属添加剂会给蚀刻设备带来污染风险。本文中的技术可以使得实现不含金属的EUV抗蚀剂的图案转移，因为本文中的技术可以以逐层去除过程仔细地转移图案而不破坏EUV抗蚀剂。另一个益处是将使用常规光致抗蚀剂的接触开口转移的图案转移的收缩控制。椭圆形开口和狭槽开口可以在保持其比率的情况下被转移，并且开口可以在仍然保持开口的尺寸比率的同时被收缩。
图7和8为示出了本文中的技术实现的示例性结果及其益处的基底部分的放大图像。
因此，本文中的技术给出了在软掩模打开期间采用Q-ALE技术的独特蚀刻方法，在该方法中使用干式等离子体沉积的共形聚合物蚀刻掩模层。通过在达到沉积-蚀刻平衡之后仅消耗均匀沉积的薄的聚合物层，该方法能够维持复杂的图案保真度，同时提供宽范围的蚀刻CD偏差。
在前面的描述中，已经阐述了具体细节，例如处理***的具体几何形状及其中使用的各种部件和过程的描述。然而，应理解，本文中的技术可以在脱离这些具体细节的另一些实施方案中实施，并且这样的细节是为了解释而不是限制的目的。已经参照附图描述了本文中公开的实施方案。类似地，为了说明的目的，已经阐述了具体的数、材料和配置以提供透彻的理解。然而，实施方案可以在无这样的具体细节的情况下实施。具有基本上相同的功能构造的部件由相同的附图标记表示，并且因此可省去任何多余的描述。
已经将各种技术描述为多个离散的操作以帮助理解各个实施方案。描述的顺序不应被解释为暗示这些操作是必须取决于该顺序的。实际上，这些操作不需要以所示的顺序进行。所描述的操作可以以与所描述的实施方案不同的顺序进行。在另外的实施方案中，可进行各种另外的操作和/或可省去所描述的操作。
如本文使用的“基底”或“目标基底”通常是指根据本发明处理的客体。基底可以包括装置(特别地，半导体或其他电子装置)的任何材料部分或结构，并且可以为例如基础基底结构如半导体晶片、中间掩模(reticle)或者在基础基底结构上的层或覆盖在基础基底结构上的层如薄膜。因此，基底不限于任何特定的基础结构、下面的层或上覆层、图案化的或未图案化的，而是被设想成包括任何这样的层或基础结构以及层和/或基础结构的任意组合。该说明书可以参照特定类型的基底，但是这仅仅为了举例说明的目的。
本领域普通技术人员还将理解，可以对上述技术的操作进行许多改变，同时仍然实现本发明的相同目的。这样的改变旨在被本公开内容的范围所涵盖。因此，本发明的实施方案的上述描述不旨在是限制性的。更确切的说，本发明的实施方案的任何限制在所附权利要求书中给出。

Claims (17)

1.一种处理基底的方法，所述方法包括：
接收具有工作表面的基底，所述工作表面具有形成在下面的层上使得部分所述下面的层未被覆盖的凹凸图案；
执行聚合物膜沉积过程，所述聚合物膜沉积过程在所述基底上共形沉积聚合物膜，其中所述聚合物膜的厚度小于3纳米；
执行活化蚀刻过程，所述活化蚀刻过程使用所述聚合物膜蚀刻所述下面的层，直到所述聚合物膜从所述下面的层的平行于所述工作表面的水平表面被除去；以及
循环进行聚合物膜沉积和活化蚀刻的步骤，直到除去预定量的未被所述凹凸图案覆盖的所述下面的层，
其中执行所述聚合物膜沉积包括将等离子体维持在第一离子能量，以及其中执行所述活化蚀刻过程包括将等离子体维持在第二离子能量，所述第二离子能量大于所述第一离子能量，所述第一离子能量比足以活化蚀刻沉积材料以及离子结合的阈值能量低。
2.根据权利要求1所述的方法，其中所述凹凸图案包含光致抗蚀剂材料。
3.根据权利要求2所述的方法，其中所述光致抗蚀剂材料为EUV光致抗蚀剂。
4.根据权利要求1所述的方法，其中所述下面的层为软掩模材料。
5.根据权利要求1所述的方法，其中执行所述聚合物膜沉积过程包括使用各向同性沉积方法，其中执行所述活化蚀刻过程包括使用各向异性蚀刻方法。
6.根据权利要求1所述的方法，其中执行所述活化蚀刻过程包括将低频偏置电源耦接至等离子体处理室。
7.根据权利要求1所述的方法，其中执行所述聚合物膜沉积包括沉积所述聚合物膜1秒至9秒，其中执行所述活化蚀刻过程包括各向异性蚀刻所述下面的层3秒至9秒。
8.根据权利要求1所述的方法，其中执行所述聚合物膜沉积包括通过基于所述基底的工作表面的孤立-密集特性而选择性地使用连续波等离子体或脉冲等离子体来控制共形度。
9.一种处理基底的方法，所述方法包括：
接收具有工作表面的基底，所述工作表面具有形成在下面的层上使得部分所述下面的层未被覆盖的凹凸图案；
执行聚合物膜沉积过程，所述聚合物膜沉积过程在所述基底上共形沉积聚合物膜，其中所述聚合物膜的厚度小于3纳米；
执行活化蚀刻过程，所述活化蚀刻过程使用所述聚合物膜蚀刻所述下面的层，直到所述聚合物膜从所述下面的层的平行于所述工作表面的水平表面被除去；以及
循环进行聚合物膜沉积和活化蚀刻的步骤，直到除去预定量的未被所述凹凸图案覆盖的所述下面的层，其中执行所述聚合物膜沉积包括使用CxFy处理气体，其中执行所述活化蚀刻过程包括停止CxFy处理气体流。
10.一种处理基底的方法，所述方法包括：
接收具有工作表面的基底，所述工作表面具有形成在下面的层上使得部分所述下面的层未被覆盖的凹凸图案；
执行聚合物膜沉积过程，所述聚合物膜沉积过程在所述基底上共形沉积聚合物膜，其中所述聚合物膜沉积过程执行1秒至9秒；
执行活化蚀刻过程，所述活化蚀刻过程使用所述聚合物膜蚀刻所述下面的层3秒至9秒；以及
循环进行聚合物膜沉积和活化蚀刻的步骤直到除去预定量的所述下面的层，
其中执行所述聚合物膜沉积包括将等离子体维持在第一等离子体密度，以及其中执行所述活化蚀刻过程包括将等离子体维持在第二等离子体密度，所述第一等离子体密度小于所述第二等离子体密度。
11.根据权利要求10所述的方法，其中凹凸图案为软掩模材料。
12.根据权利要求10所述的方法，其中执行所述聚合物膜沉积过程包括使用各向同性沉积方法，其中执行所述活化蚀刻过程包括使用各向异性蚀刻方法。
13.根据权利要求10所述的方法，其中执行所述活化蚀刻过程包括将低频偏置电源耦接至等离子体处理室。
14.一种处理基底的方法，所述方法包括：
接收具有工作表面的基底，所述工作表面具有形成在下面的层上使得部分所述下面的层未被覆盖的凹凸图案；
执行聚合物膜沉积过程，所述聚合物膜沉积过程在所述基底上共形沉积聚合物膜，其中所述聚合物膜沉积过程执行1秒至9秒；
执行活化蚀刻过程，所述活化蚀刻过程使用所述聚合物膜蚀刻所述下面的层3秒至9秒；以及
循环进行聚合物膜沉积和活化蚀刻的步骤直到除去预定量的所述下面的层，其中执行所述聚合物膜沉积包括使用CxFy处理气体，其中执行所述活化蚀刻过程包括停止CxFy处理气体流。
15.一种处理基底的方法，所述方法包括：
接收具有工作表面的基底，所述工作表面具有形成在下面的层上使得部分所述下面的层未被覆盖的凹凸图案；
执行聚合物膜沉积过程，所述聚合物膜沉积过程在所述基底上共形沉积聚合物膜，其中所述聚合物膜的厚度小于3纳米；
执行活化蚀刻过程，所述活化蚀刻过程使用所述聚合物膜蚀刻所述下面的层，直到所述聚合物膜从所述下面的层的平行于所述工作表面的水平表面被除去，其中所述聚合物膜通过离子能量活化，以与所述下面的层的材料反应，以除去部分所述下面的层；以及
循环进行聚合物膜沉积和活化蚀刻的步骤，直到除去预定量的未被所述凹凸图案覆盖的所述下面的层。
16.根据权利要求15所述的方法，其中执行所述聚合物膜沉积包括将等离子体维持在第一离子能量，所述第一离子能量低于足以基于沉积的聚合物膜和离子的组合的活化蚀刻的阈值能量，以及其中执行所述活化蚀刻过程包括将等离子体维持在第二离子能量，其中所述第二离子能量大于所述第一离子能量。
17.根据权利要求15所述的方法，其中执行所述聚合物膜沉积包括使用CxFy处理气体，其中执行所述活化蚀刻过程包括停止CxFy处理气体流。
CN201780062013.3A 2016-09-06 2017-09-06 准原子层蚀刻方法 Active CN109804459B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662384161P 2016-09-06 2016-09-06
US62/384,161 2016-09-06
PCT/US2017/050310 WO2018048925A1 (en) 2016-09-06 2017-09-06 Method of quasi atomic layer etching

Publications (2)

Publication Number Publication Date
CN109804459A CN109804459A (zh) 2019-05-24
CN109804459B true CN109804459B (zh) 2023-08-04

Family

ID=61280929

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780062013.3A Active CN109804459B (zh) 2016-09-06 2017-09-06 准原子层蚀刻方法

Country Status (5)

Country Link
US (1) US10438797B2 (zh)
KR (1) KR102489215B1 (zh)
CN (1) CN109804459B (zh)
TW (1) TWI757334B (zh)
WO (1) WO2018048925A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
JP7451540B2 (ja) 2019-01-22 2024-03-18 アプライド マテリアルズ インコーポレイテッド パルス状電圧波形を制御するためのフィードバックループ
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
WO2020243342A1 (en) 2019-05-29 2020-12-03 Lam Research Corporation High selectivity, low stress, and low hydrogen diamond-like carbon hardmasks by high power pulsed low frequency rf
US11170981B2 (en) * 2019-09-17 2021-11-09 Tokyo Electron Limited Broadband plasma processing systems and methods
US11295937B2 (en) * 2019-09-17 2022-04-05 Tokyo Electron Limited Broadband plasma processing systems and methods
US11424123B2 (en) * 2020-02-25 2022-08-23 Tokyo Electron Limited Forming a semiconductor feature using atomic layer etch
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
JP7478059B2 (ja) * 2020-08-05 2024-05-02 株式会社アルバック シリコンのドライエッチング方法
JP2023542919A (ja) * 2020-09-25 2023-10-12 ラム リサーチ コーポレーション 堅牢なアッシング可能ハードマスク
US11079682B1 (en) * 2020-11-13 2021-08-03 Tokyo Electron Limited Methods for extreme ultraviolet (EUV) resist patterning development
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US20230326755A1 (en) * 2022-04-08 2023-10-12 Tokyo Electron Limited Patterning Features with Metal Based Resists
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
WO2024024919A1 (ja) * 2022-07-29 2024-02-01 東京エレクトロン株式会社 基板処理方法及び基板処理システム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1626194A1 (ru) * 1988-11-09 1991-02-07 Горьковский Политехнический Институт Устройство дл измерени комплексного коэффициента отражени двухполюсника СВЧ
TW594487B (en) * 2003-01-30 2004-06-21 Via Tech Inc System chip and related method of data access
CN101571905A (zh) * 2009-05-12 2009-11-04 中兴软件技术（杭州）有限公司 Rfid中间件应用接口转换***和方法
WO2016130795A1 (en) * 2015-02-12 2016-08-18 Massachusetts Institute Of Technology Methods and apparatus for variable selectivity atomic layer etching

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383938B2 (en) * 1999-04-21 2002-05-07 Alcatel Method of anisotropic etching of substrates
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
KR100549204B1 (ko) * 2003-10-14 2006-02-02 주식회사 리드시스템 실리콘 이방성 식각 방법
WO2008153674A1 (en) * 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
US20090017401A1 (en) * 2007-07-10 2009-01-15 Shinichi Ito Method of forming micropattern
US8277670B2 (en) * 2008-05-13 2012-10-02 Lam Research Corporation Plasma process with photoresist mask pretreatment
US8426309B2 (en) * 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
KR101080604B1 (ko) * 2010-02-09 2011-11-04 성균관대학교산학협력단 원자층 식각 장치 및 이를 이용한 식각 방법
EP2492750A1 (en) 2011-02-28 2012-08-29 Rohm and Haas Electronic Materials LLC Photoresist compositions and methods of forming photolithographic patterns
KR101295368B1 (ko) 2011-07-18 2013-08-09 한국 한의학 연구원 허니부쉬 추출물 또는 이의 발효액을 유효성분으로 함유하는 피부 주름 개선용 조성물
US8916054B2 (en) * 2011-10-26 2014-12-23 International Business Machines Corporation High fidelity patterning employing a fluorohydrocarbon-containing polymer
US8592327B2 (en) * 2012-03-07 2013-11-26 Tokyo Electron Limited Formation of SiOCl-containing layer on exposed low-k surfaces to reduce low-k damage
US9514953B2 (en) * 2013-11-20 2016-12-06 Applied Materials, Inc. Methods for barrier layer removal
US9791779B2 (en) * 2014-10-16 2017-10-17 Tokyo Electron Limited EUV resist etch durability improvement and pattern collapse mitigation
US9859138B2 (en) * 2014-10-20 2018-01-02 Lam Research Corporation Integrated substrate defect detection using precision coating
US9997373B2 (en) * 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9396961B2 (en) * 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US9576811B2 (en) * 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1626194A1 (ru) * 1988-11-09 1991-02-07 Горьковский Политехнический Институт Устройство дл измерени комплексного коэффициента отражени двухполюсника СВЧ
TW594487B (en) * 2003-01-30 2004-06-21 Via Tech Inc System chip and related method of data access
CN101571905A (zh) * 2009-05-12 2009-11-04 中兴软件技术（杭州）有限公司 Rfid中间件应用接口转换***和方法
WO2016130795A1 (en) * 2015-02-12 2016-08-18 Massachusetts Institute Of Technology Methods and apparatus for variable selectivity atomic layer etching

Also Published As

Publication number Publication date
US10438797B2 (en) 2019-10-08
KR102489215B1 (ko) 2023-01-16
CN109804459A (zh) 2019-05-24
TW201820391A (zh) 2018-06-01
KR20190040313A (ko) 2019-04-17
US20180068852A1 (en) 2018-03-08
WO2018048925A1 (en) 2018-03-15
TWI757334B (zh) 2022-03-11

Similar Documents

Publication Publication Date Title
CN109804459B (zh) 准原子层蚀刻方法
TWI527117B (zh) 橫向修整硬遮罩的方法
CN107431011B (zh) 用于原子层蚀刻的方法
US20200381263A1 (en) Method of processing target object
US10763123B2 (en) Method for processing workpiece
KR102386268B1 (ko) 원하는 치수들로 재료 층을 패터닝하기 위한 방법
EP1918776A1 (en) Etching of nano-imprint templates using an etch reactor
KR102328025B1 (ko) 서브-해상도 스케일들로 상이한 임계 치수들을 패터닝하기 위한 방법
JP2024026599A (ja) プラズマ処理装置
US10658192B2 (en) Selective oxide etching method for self-aligned multiple patterning
KR102594444B1 (ko) 황 기반 화학물을 이용한 실리콘 함유 유기 막의 플라즈마 에칭 방법
KR101606377B1 (ko) 주입 포토레지스트를 위한 보호층
WO2018222915A1 (en) Two-dimensional patterning of integrated circuit layer by tilted ion implantation
KR102310841B1 (ko) 레지스트 리플로우 온도 향상을 위한 직류 중첩 경화
US10607852B2 (en) Selective nitride etching method for self-aligned multiple patterning
JPS5965435A (ja) 微細パタ−ンの形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant