JP7478059B2 - シリコンのドライエッチング方法 - Google Patents
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Description
また、特許文献2では、RIE-lagに対して言及しているが、異なるアスペクト比のパターンを同時に形成することは意図しておらず、特許文献1の技術と同様に、この特許文献2に記載された技術では、上記の問題を解決できていない。
1.RIE-lagの発生を解消すること。
2.高アスペクト比のパターンを形成可能とすること。
3.開口径の異なる同じ深さのパターン形成を可能とすること。
4.高アスペクト比で、かつ、より深い、深さ方向で同一径のパターンを異なる開口径として形成可能とすること。
5.より正確な形状制御を可能とすること。
シリコン基板表面にアスペクト比の異なる凹部パターンをエッチングレートの差なく形成するドライエッチング方法であって、
前記シリコン基板上に開口パターンを有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第1ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第2ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記アッシング工程において、前記マスクパターンにおける前記開口パターンの内縁に付着した前記デポ層を除去し、
前記アッシング工程を、前記ドライエッチング工程の後におこない、
前記デポ工程と前記ドライエッチング工程とを繰り返しておこない、
前記アッシング工程を、前記デポ工程の前におこなう、ことにより上記課題を解決した。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程と前記デポ工程と前記ドライエッチング工程とを、同一のチャンバ内でおこなう、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程において、前記第3ガスが酸素ガスを含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程が、前記シリコン基板表面に対して前記凹部を形成する方向への異方性を有する異方性プラズマ処理により処理される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記マスクパターン形成工程で形成される前記マスクパターンが、前記アッシング工程による処理で除去されないハードマスクである、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程において、前記第1ガスがフルオロカーボンを含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程が、前記シリコン基板表面に対して前記凹部を形成する方向への異方性を有する異方性プラズマ処理により処理される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第2ガスがフッ化硫黄を含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第2ガスが酸素を含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程において、前記第2ガスがフッ化シリコンを含む、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程が、前記シリコン基板表面に対して前記凹部を形成する方向への異方性を有する異方性プラズマ処理により処理される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する、ことができる。
本発明のシリコンのドライエッチング方法は、
前記異方性プラズマ処理が、前記シリコン基板表面の中央部に印加する交流電圧の周波数よりも、前記シリコン基板表面の周縁部に印加する周波数を低く設定する、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記デポ工程、前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力よりも低いか同じに設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板にバイアス電力を印加するとともに、
前記ドライエッチング工程において前記シリコン基板に印加するバイアス電力が、
前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低いか同じに設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記アッシング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
前記ドライエッチング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される、ことができる。
本発明のシリコンのドライエッチング方法は、
その内部の減圧が可能で、前記内部で被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ1のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ2の交流電圧を印加する第二の高周波電源と、 前記第三電極に対して、第三の周波数λ3の交流電圧を印加する第三の高周波電源と、 前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ2と前記第三の周波数λ3が、λ2>λ3の関係にある場合は、 前記ガス導入手段が前記上蓋の中央部に配置されている、ことができる。
本発明のシリコンのドライエッチング方法は、
シリコン基板表面にアスペクト比の異なる凹部パターンをエッチングレートの差なく形成するドライエッチング方法であって、
前記シリコン基板上に開口パターンを有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第1ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第2ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記アッシング工程において、前記第3ガスが酸素ガスを含み、
前記アッシング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理し、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される、
を有する、ことにより上記課題を解決した。
本発明のシリコンのドライエッチング方法は、
前記デポ工程において形成される前記デポ層の厚さは、前記開口パターンにおけるエッチング深さおよびアスペクト比に応じて、径寸法の小さい前記開口パターンに対応する底部に比べて、径寸法の大きい前記開口パターンに対応する底部における膜厚が大きい、ことができる。
シリコン基板表面に高アスペクト比の凹部パターンを形成するドライエッチング方法であって、
前記シリコン基板上に開口を有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第1ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第2ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有する。
これにより、マスクパターンの開口内周付近に付着したデポ層を、アッシング工程によって除去した状態で、ドライエッチング工程によって、凹部パターン形成することができる。したがって、マスクパターンの開口内周付近に付着したデポ層によって、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
つまり、本発明のシリコンドライエッチング手法は、デポジション堆積によるエッチングストップ効果を利用することで、シリコン基板に形成した異なる寸法の凹部パターン(ホールやトレンチなど)の処理後の深さの差を抑制することができる。
前記アッシング工程において、前記マスクパターンにおける前記開口パターンの内縁に付着した前記デポ層を除去する。
これにより、マスクパターンの開口内周付近に付着したデポ層が除去されたことによって、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション(デポ層)の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程を追加することでサイクル毎に不要なデポジション(デポ層)を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記アッシング工程を、前記ドライエッチング工程の後におこなう。
これにより、マスクパターンの開口内周付近に残存した不要なデポ層が除去された状態で新たに必要なデポ層を凹部パターンの底部等に形成することができるため、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション(デポ層)の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程を追加することでサイクル毎に不要なデポジション(デポ層)を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記デポ工程と前記ドライエッチング工程とを繰り返しておこなう、
これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション(デポ層)の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程をおこなうことでサイクル毎に不要なデポジション(デポ層)を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記アッシング工程を、前記デポ工程の前におこなう。
これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態で新たに必要なデポ層を凹部パターンの底部等に形成することができ、この状態でドライエッチング工程をおこなうことによって、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション(デポ層)の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程をおこなうことでサイクル毎に不要なデポジション(デポ層)を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記アッシング工程と前記デポ工程と前記ドライエッチング工程とを、同一のチャンバ内でおこなう。
これにより、in situとして、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことができる。したがって、余計な工程を必要とせず、外乱の影響を最小減にまで抑制して、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、デポ工程におけるデポジション(デポ層)の堆積とドライエッチング工程との反復するサイクルにおいて、このサイクルの後に、アッシング工程をおこなうことでサイクル毎に不要なデポジション(デポ層)を除去することができる。
これにより、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記アッシング工程において、前記第3ガスが酸素ガスを含む
ことができる。
これにより、ドライエッチング工程における凹部パターンの側壁に対する酸化膜形成による側壁保護を維持したまま、アッシングをおこなうことができる。これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンの側壁に対する影響を低減したまま凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。同時に、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンのエッチングが深くなるにつれて太くなる、あるいは、基板表面と垂直でない形状となることを防止できる。
また、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記アッシング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される。
これにより、ドライエッチング工程における凹部パターンの側壁に対するエッチングを低減した状態で、アッシングをおこなうことができる。これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンの側壁に対する影響を低減したまま凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。同時に、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
また、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記マスクパターン形成工程で形成される前記マスクパターンが、前記アッシング工程による処理で除去されないハードマスクである。
これにより、アッシング工程における凹部パターン形状への影響を低減して、その後の工程におけるデポ工程において底部に付着するデポ層の厚さを所定の値とし、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
また、ドライエッチング工程における凹部パターンの形成範囲が変化しない状態を維持して、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。これにより、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなって、同時に、RIE-lagの発生を防止することができる。
前記デポ工程において、前記第1ガスがフルオロカーボンを含む。
これにより、マスクパターンの開口内周付近に付着したデポ層をアッシング工程によって除去された状態でドライエッチング工程をおこなうことができる。したがって、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記デポ工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される。
これにより、デポ工程における凹部パターンの側壁に対するデポ層の形成を低減した状態で、凹部パターンの底部に対するデポ層の形成をおこなうことができる。これにより、凹部パターンの側壁に対する影響を低減したまま、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
同時に、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを大きくし、同時に、開口パターンの小さな凹部パターンにおいて、デポ工程において底部に付着するデポ層の厚さを小さくして、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止して、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記ドライエッチング工程において、前記第2ガスがフッ化硫黄を含む。
これにより、ドライエッチング工程では、フッ素化合物からプラズマ中にフッ素ラジカルを生じる。フッ素ラジカルは、プラズマ中に同時に産生される化学的に活性の中性ラジカルおよびエネルギーを有するイオンを含む。これらのフッ素ラジカルが著しく指向性の垂直方向への入射することによって異方性プラズマエッチングをおこなう。その際、凹部パターンの底部では著しくイオンにより衝撃され、凹部パターンの側壁はそれに対して比較的弱くイオンにより衝撃される。これにより、側壁をエッチングに対して選択的に保護し、エッチングを構造の底部、つまり凹部パターンの底に限定して、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
前記ドライエッチング工程において、前記第2ガスが酸素を含む。
これにより、ドライエッチング工程では、プラズマ中にエッチングするフルオロラジカルの他に酸素ラジカルを使用して、このラジカルが側壁のシリコンを表面的に酸化ケイ素もしくは窒化ケイ素に変換させることにより、凹部パターンの側壁に保護層となる酸化膜を形成して、側壁をパッシベーションすることができる。このエッチングはエッチング底部で主に進行し、側壁は比較的保護されたままであることができる。
前記ドライエッチング工程において、前記第2ガスがフッ化シリコンを含む。
これにより、エッチングガスの分解の際に、フッ化シリコンが、副次的反応体として保護層のケイ素成分を供給する化合物となり、凹部パターンの側壁上にシリコンの反応生成物の混合物が析出して、側壁に保護層として作用する耐エッチング性のケイ素化合物を析出させて、側壁を保護することができる。
前記ドライエッチング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される。
これにより、凹部パターンの側壁に対するデポ層の形成を低減した状態で、ドライエッチング工程において異方性プラズマエッチングにより、凹部パターンの側壁に対するエッチングを抑制したまま、凹部パターンの底部に形成されたデポ層および凹部パターンの底部の除去をおこなうことができる。これにより、凹部パターンの側壁に対する影響を低減したまま、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
同時に、凹部パターンの側壁に対する影響を低減したまま、開口パターンの大きな凹部パターンにおいて、底部におけるシリコンに対するエッチング量と、開口パターンの小さな凹部パターンにおいて、底部におけるシリコンに対するエッチング量とを同じ深さに設定して、異なる径寸法の開口パターンを同時に形成する場合にも、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止して、凹部パターンの深さ寸法を等しくして、RIE-lagの発生を防止することができる。
前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する。
これにより、シリコン基板表面に対して凹部パターンを形成する方向への異方性を有する異方性プラズマ処理をおこなうことができる。
したがって、デポ工程における凹部パターンの側壁に対するデポ層の形成を低減した状態で、凹部パターンの底部に対するデポ層の形成をおこなうことができる。これにより、凹部パターンの側壁に対する影響を低減したまま、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、ドライエッチング工程において極めて異方性の高い異方性プラズマエッチングをおこなうことができ、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、それぞれシリコン基板の径方向の位置に依存せずに、エッチング形状が垂直(ストレート型)な凹部パターン(ホールやトレンチ等)を安定して作製することが可能となる。すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直(ストレート型)な凹部パターン(ホールやトレンチ等)を安定して作製することが可能となる。
さらに、アッシング工程において、ドライエッチング工程における凹部パターンの側壁に対するエッチングを低減した状態で、アッシングをおこなうことができる。これにより、マスクパターンの開口内周付近に付着したデポ層が除去された状態でドライエッチングをおこなうことによって、凹部パターンの側壁に対する影響を低減したまま凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。同時に、凹部パターンのエッチングを深さに因らず同じ径寸法の底部とすることができ、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。
したがって、これら、デポ工程、ドライエッチング工程、アッシング工程を繰り返すことにより、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンを基板処理面の全域に亘って作製できる。
同時に、凹部パターンの側壁に保護層となる酸化膜を形成して、側壁をパッシベーションした状態で、ドライエッチング工程において極めて異方性の高い異方性プラズマエッチングをおこなうことができ、シリコン基板に加工される凹部パターンの側壁形状を、凹部パターンの深さ方向において略直線状に保つことができる。
前記異方性プラズマ処理が、前記シリコン基板表面の中央部に印加する交流電圧の周波数よりも、前記シリコン基板表面の周縁部に印加する周波数を低く設定する。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力と前記シリコン基板表面の周縁部に印加するプラズマ発生電力の調整により、前記第1ガスの解離度を変更しデポジションのカバレージを変更することが可能となる。
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力よりも低いか同じに設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記アッシング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力と同じに設定されることにより、アッシングレートを増大させ、前記マスクパターンの開口内周付近に付着したデポ層の除去時間を短縮することが可能となる。
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板にバイアス電力を印加するとともに、
前記ドライエッチング工程において前記シリコン基板に印加するバイアス電力が、
前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低いか同じに設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記ドライエッチング工程において、前記シリコン基板に印加するバイアス電力を、前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低く設定することにより、RIE-lagの発生を防止することが可能となる。
本発明のプロセスにおいては、RIE-lagがエッチング工程におけるバイアス電力増大に応じて大きくなる傾向がある。このため、エッチングができる限界程度に低いバイアス電力値として設定すると、よりRIE-lagを小さくできる。一方、アッシング工程においては、バイアス電力を大きくしてアッシングレートを増大させることができる。
前記アッシング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
さらに、前記アッシング工程における雰囲気圧力を前記デポ工程における雰囲気圧力より高く設定することにより、前記アッシング工程におけるアッシングレートを増大させることが可能となる。
ここで、デポ工程ではカバレージの調整や最適化のために加工形状に応じて圧力を調整することができる。一方、アッシング工程ではアッシングレートを増大させるために比較的高圧領域として設定することができる。
前記ドライエッチング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができる。
ここで、ドライエッチング工程においては、エッチングレートを増大させるために比較的高圧領域として設定することができる。
その内部の減圧が可能で、前記内部で被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ1のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ2の交流電圧を印加する第二の高周波電源と、
前記第三電極に対して、第三の周波数λ3の交流電圧を印加する第三の高周波電源と、
前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ2と前記第三の周波数λ3が、λ2>λ3の関係にある場合は、
前記ガス導入手段が前記上蓋の中央部に配置されている。
これにより、チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有することにより、固体ソースからプラズマ中に、不足するたとえば酸素元素が逐次導入される。これにより、被処理体であるシリコン基板に対して、基板の半径方向において酸素元素が均一に供給される。
これにより、上述したようにシリコン基板表面に対して凹部パターンを形成する方向への異方性の高い誘導結合プラズマを発生させて異方性プラズマ処理をおこなうことができるので、シリコン基板に加工される凹部パターンの側壁形状が、凹部パターンの深さ方向において略直線状に保たれる。ゆえに、シリコン基板の表面に沿った方向において、シリコン基板の半径方向の位置に依存せず、すなわち、シリコン基板の中央部と同様に外周部においても、エッチング形状が垂直(ストレート型)な凹部パターン(ホールやトレンチ等)を安定して作製することが可能となる。
したがって、基板サイズや基板形状に依存することなく、エッチング形状が垂直な凹部パターンをシリコン基板における処理面の全域に亘って作製できる。
図1は、本実施形態におけるシリコンのドライエッチング方法によって製造されたシリコン基板を示す模式断面図である。図2は、本実施形態におけるシリコンのドライエッチング方法を示すフローチャートである。図において、符号Sは、シリコン基板である。
凹部パターンVSは、径寸法ΦSを有する。凹部パターンVLは、径寸法ΦLを有する。径寸法ΦLは、径寸法ΦSよりも大きく設定される。
凹部パターンVSと凹部パターンVLとは、例えば4~8程度、より好ましくは、8~14程度の高アスペクト比である形状に形成される。
なお、凹部パターンVSと凹部パターンVLとは、シリコン基板Sを貫通していることもできる。
図2に示すマスクパターン形成工程S02では、図3に示すように、シリコン基板Sの表面にマスク層Mを形成する。
マスク層Mは、例えば、O2プラズマにより除去されないSiO2膜やSiN膜、あるいは、メタル(金属)などから形成することができる。
さらに、マスク層Mは、プラズマCVDやメタルスパッタなどから形成することができる。
具体的には、マスクパターン形成工程S02では、図示しないフォトレジスト層を積層して、露光現像等の処理をおこない、さらに、ドライエッチング処理等公知の処理をおこなうことで、開口パターンMSと開口パターンMLとを有するマスク層Mを形成する。
図2に示すデポ工程S05は、ドライエッチング工程S06において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図4に示すように、シリコン基板S全面にフルオロカーボン等のポリマーからなるデポ層D1を異方性プラズマ処理により形成する。
デポ工程S05においては、所定の雰囲気圧力として処理をおこなう。さらに、デポ工程S05においては、Arなどの希ガスを所定量添加することができる。
さらに、底部VSbに積層するデポ層D1に対する均一性および確実性と、底部VLbに積層するデポ層D1に対する均一性および確実性とを、それぞれ向上することである。
図2に示すドライエッチング工程S06は、図5に示すように、異方性プラズマエッチングにより、開口パターンMS,MLに対応する底部VSb,VLbを掘り下げて、底部VSb1,VLb1を形成する。
つまり、凹部パターンVS,VLとして均一径寸法となるように底部VSb1,VLb1を形成する。
このとき、プラズマ処理装置10においては、後述するように内周側の第二電極E2に印加する高周波の周波数λ2が、外周側の第三電極E3に印加する高周波の周波数λ3に比べて大きく設定することができる。具体的には、周波数λ2が13.65MHzとされ、周波数λ3が2MHzとされることができる。
さらに、ドライエッチング工程S06においては、冷媒経路を内部に有した静電チャックを第一電極12に用いて処理中の基板温度を低温にすることで異方性を高めることができる。例えば、冷媒温度は10℃以下に設定される。
図2に示すアッシング工程S07は、図6に示すように、ドライエッチング工程S06の終了後において、残存したデポ層D1を除去する。
特に、アッシング工程S07においては、マスク層Mの開口パターンMSおよび開口パターンMLの内周付近に残存したデポ層D1を確実に除去するように、その条件が設定される。
次に、2サイクル目について説明する。
図2に示す2サイクル目のデポ工程S05は、2サイクル目における後工程のドライエッチング工程S06において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図7に示すように、シリコン基板S全面にフルオロカーボン等のポリマーからなるデポ層D2を異方性プラズマ処理により形成する。
ここで、2サイクル目以降のデポ工程S05において、1サイクル目のデポ工程S05と同等の設定とすることもできる。
2サイクル目のデポ工程S05においては、所定の雰囲気圧力として処理をおこなう。さらに、2サイクル目のデポ工程S05においては、1サイクル目のデポ工程S05と同等の設定とすることもできるが、凹部パターンVS,VLの底部VSb1,VLb1へのデポジションレートの低下に対応するため、内周側の第二電極E2に印加する高周波または外周側の第三電極E3に印加する高周波の電力、もしくはその両方を増大させてもよく、デポジション粒子を引き込むためにバイアス電圧を印加する条件とすることができる。
さらに、底部VSb1に積層するデポ層D2に対する均一性および確実性と、底部VLb1に積層するデポ層D2に対する均一性および確実性とを、それぞれ向上することである。
さらに、2サイクル目のデポ工程S05において、1サイクル目のデポ工程S05に対して、長い時間とすることができる。なお、3サイクル目以降のデポ工程S05においても同様である。
図2に示す2サイクル目のドライエッチング工程S06は、図8に示すように、異方性プラズマエッチングにより、開口パターンMS,MLに対応する底部VSb1,VLb1を掘り下げて、底部VSb2,VLb2を形成する。
つまり、凹部パターンVS,VLとして均一径寸法となるように底部VSb2,VLb2を形成する。
このとき、2サイクル目のドライエッチング工程S06におけるプラズマ処理装置10では、1サイクル目と同様に、後述するように内周側の第二電極E2に印加する高周波の周波数λ2が、外周側の第三電極E3に印加する高周波の周波数λ3に比べて大きく設定することができる。具体的には、周波数λ2が13.65MHzとされ、周波数λ3が2MHzとされることができる。
さらに、2サイクル目のドライエッチング工程S06においては、1サイクル目のドライエッチング工程S06に対して、長い時間とすることもできる。なお、3サイクル目以降のドライエッチング工程S06においても同様である。
図2に示す2サイクル目のアッシング工程S07は、図9に示すように、2サイクル目のドライエッチング工程S06の終了後において、残存したデポ層D2を除去する。
特に、2サイクル目のアッシング工程S07においては、マスク層Mの開口パターンMSおよび開口パターンMLの内周付近に残存したデポ層D2を確実に除去するように、その条件が設定される。
さらに、開口パターンMSに対応する底部VSb2に残存したデポ層D2と、開口パターンMLに対応する底部VLb2に残存したデポ層D2と、があればこれを除去する。
次に、3サイクル目について説明する。
図2に示す3サイクル目のデポ工程S05は、3サイクル目における後工程のドライエッチング工程S06において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図10に示すように、シリコン基板S全面にフルオロカーボン等のポリマーからなるデポ層D3を異方性プラズマ処理により形成する。
このとき、1サイクル目のデポ工程S05、および/または、2サイクル目のデポ工程S05と同等の設定とすることもできる。
3サイクル目のデポ工程S05においては、所定の雰囲気圧力として処理をおこなう。さらに、3サイクル目のデポ工程S05においては、1サイクル目のデポ工程S05、および/または、2サイクル目のデポ工程S05と同等の設定とすることもできる。
さらに、3サイクル目のデポ工程S05において、1サイクル目のデポ工程S05、および/または、2サイクル目のデポ工程S05に対して、同様におこなうことができる。
図2に示す3サイクル目のドライエッチング工程S06は、図11に示すように、異方性プラズマエッチングにより、開口パターンMS,MLに対応する底部VSb2,VLb2を掘り下げて、底部VSb3,VLb3を形成する。
つまり、凹部パターンVS,VLとして均一径寸法となるように底部VSb3,VLb3を形成する。
このとき、3サイクル目のドライエッチング工程S06におけるプラズマ処理装置10では、2サイクル目と同様に、後述するように内周側の第二電極E2に印加する高周波の周波数λ2が、外周側の第三電極E3に印加する高周波の周波数λ3に比べて大きく設定することができる。具体的には、周波数λ2が13.65MHzとされ、周波数λ3が2MHzとされることができる。
さらに、3サイクル目のドライエッチング工程S06においては、1サイクル目のドライエッチング工程S06、および/または、2サイクル目のドライエッチング工程S06に対して、とすることができる。
図2に示す3サイクル目のアッシング工程S07は、図12に示すように、3サイクル目のドライエッチング工程S06の終了後において、残存したデポ層D3を除去する。
特に、3サイクル目のアッシング工程S07においては、マスク層Mの開口パターンMSおよび開口パターンMLの内周付近に残存したデポ層D3を確実に除去するように、その条件が設定される。
さらに、開口パターンMSに対応する底部VSb3に残存したデポ層D3と、開口パターンMLに対応する底部VLb3に残存したデポ層D3と、があればこれを除去する。
次に、4サイクル目について説明する。
図2に示す4サイクル目のデポ工程S05は、4サイクル目における後工程のドライエッチング工程S06において、凹部パターンVSと凹部パターンVLとの側壁をエッチングから保護することができるように、図13に示すように、シリコン基板S全面にフルオロカーボン等のポリマーからなるデポ層D4を異方性プラズマ処理により形成する。
このとき、1サイクル目~3サイクル目におけるいずれかのデポ工程S05と同等の設定とすることもできる。
4サイクル目のデポ工程S05においては、所定の雰囲気圧力として処理をおこなう。さらに、4サイクル目のデポ工程S05においては、1サイクル目~3サイクル目におけるいずれかのデポ工程S05と同等の設定とすることもできる。
次に、図2に示す4サイクル目のアッシング工程S07として、残存したデポ層D4を除去する。
さらに、図1に示すように、必要であればマスク層Mを除去することで、本実施形態に係るシリコンのドライエッチング方法を終了する。
図14は、本実施形態におけるシリコンのドライエッチング方法において用いるプラズマ処理装置を示す模式断面図である。図15は、図14の装置において、内周側と外周側に2つのスパイラル状電極を配置し、各電極にそれぞれ異なる周波数の電源を接続する位置を示す平面図である。図16は、図14の装置において、第一電極(外径D)と第二電極(外径d)との関係を示す断面図である。図において、符号10は、プラズマ処理装置である。
このプラズマ処理装置10においては、ガス導入手段が上蓋13の中央部15a(15)に配置され、固体ソース20a(20)の配置される領域が外周側に配された電極[第三電極E3(アンテナAT3)]と重なる位置に設けられている。
プラズマ処理装置10において、第二電極E2は印加する周波数が高い方の電極であり、第三電極E3は印加する周波数が低い方である。すなわち、プラズマ処理装置10では、第二の周波数λ2と第三の周波数λ3が、λ2>λ3の関係にあり、ガス導入手段が上蓋13の中央部に配置されている。
第一電極(支持手段)12は、チャンバ11内に配され、被処理体Sを載置する。高周波電源(第一の高周波電源)Aは、第一電極12に対して、周波数(第一の周波数)λ1のバイアス電圧を印加可能である。
プラズマ処理装置10は、チャンバ11内において、チャンバ11の上蓋13側、かつ、第一電極12と対向する位置に、スパッタリング用の固体ソース20を有する。特に、プラズマ処理装置10では、固体ソース20の配置される領域が外周側に配された第三電極E3と重なる位置に設けられている。
・第二電極(アンテナ2)の直径dが、基板の支持手段(基板ステージ)である第一電極12の直径Dの1.3倍以上の場合は、第三電極E3(アンテナ3)に低周波を印加し、固体ソース20から酸素元素を供給しても、基板から遠いため、基板外周部に効果が及ばない。
したがって、余計な工程を必要とせず、外乱の影響を極めて抑制して、凹部パターンVSのエッチングによって深さに因らずに同じ径寸法ΦAを維持した底部VSb1~とし、また、凹部パターンVLのエッチングによって深さに因らずに同じ径寸法ΦBを維持した底部VLb1~とすることができる。
これにより、凹部パターンのエッチングが深くなるにつれて細くなる先細りとなることを防止できる。同時に、凹部パターンの側壁がシリコン基板の表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
これにより、ドライエッチングによる凹部パターンVS,VLの側壁VSq,VLqに対する影響を低減したまま、凹部パターンVS,VLの側壁VSq,VLqがシリコン基板Sの表面に対して鉛直等、所定の形状となるように処理をおこなうことができる。
また、Dual frequency ICPにより導入ガスであるO2の解離を促進し、高いアッシングレートを実現することができる。
これにより、ドライエッチングによる凹部パターンVS,VLの側壁VSq,VLqに対する影響を低減したまま、凹部パターンVS,VLの径寸法が一定である所定の形状となるように処理をおこなうことができる。
図17は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第1実施形態と異なるのは、プラズマ装置に関する点であり、これ以外の上述した第1実施形態と対応する構成には同一の符号を付してその説明を省略する。
図18は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第2実施形態と異なるのは、チャンバ内において、チャンバの上蓋が固体ソース20c(20)から構成されている点であり、これ以外の上述した第1実施形態と対応する構成には同一の符号を付してその説明を省略する。
図19は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第1実施形態と異なるのは、ガス導入手段と固体ソース20e(20)の配置とに関する点であり、これ以外の上述した第1実施形態と対応する構成には同一の符号を付してその説明を省略する。
したがって、図19のプラズマ処理装置においても、図14のプラズマ処理装置と同様に、基板の中央部から外周部に亘る全域において、シリコン基板に加工される凹部パターンの側面形状が、凹部パターンの深さ方向において略直線状に保たれる。
図20は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第4実施形態と異なるのは、ガス導入手段と固体ソース20e(20)の配置とに関する点であり、これ以外の上述した第1実施形態と対応する構成には同一の符号を付してその説明を省略する。
図21は、本実施形態において処理をおこなうプラズマ装置を示す模式断面図であり、本実施形態において、上述した第5実施形態と異なるのは、チャンバの上蓋に関する点であり、これ以外の上述した第1実施形態と対応する構成には同一の符号を付してその説明を省略する。
これにより、図21に示すプラズマ処理装置10は、図20に示すプラズマ処理装置10と同様の作用・効果が得られる。
上述したように、図17に示すプラズマ処理装置10を用いて、シリコン基板Sに凹部パターンVS,VLを形成した。
ここでは、凹部パターンVSをΦAが3μm、深さ26μmのVia、凹部パターンVLをΦBが5μm、深さ26μmのViaとして形成した。この際、デポ工程S05、ドライエッチング工程S06、アッシング工程S07を1サイクルとして、30サイクル繰り返した。
・第2工程: 炭素含有膜をマスクとしたTSV底部絶縁層エッチS06
・第3工程: 炭素含有膜アッシングS07
・第4工程: 貫通電極形成
図17に示すプラズマ処理装置10において、基板の支持手段(基板ステージ)である第一電極12の直径D[mm]は400に固定し、第二電極(アンテナ2)の直径d[mm]を400に固定した。
供給ガス; C4F8
ガス流量; C4F8;200sccm
処理雰囲気圧力; 9Pa
内側電極供給電力; 1500W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3;2MHz
バイアス電力;0W
供給ガス; SF8, O2, SiF4
ガス流量; SF8;275sccm,
O2;60sccm,
SiF4;30sccm,
処理雰囲気圧力; 9Pa
内側電極供給電力; 2000W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3;2MHz
バイアス電力;100~200W
バイアス電力周波数λ1;400kHz
供給ガス; O2
ガス流量; O2;450sccm,
処理雰囲気圧力; 9Pa
内側電極供給電力; 2000W
内側電極供給周波数λ2;13.56MHz
外側電極供給電力; 2000W
外側電極供給周波数λ3;2MHz
バイアス電力;200W
バイアス電力周波数λ1;400kHz
実験例1と同様にして、デポ工程S05、ドライエッチング工程S06を繰り返して、凹部パターンVSをΦAが3μm、深さ24μmのVia、凹部パターンVSをΦLが5μm、深さ30μmのViaとして形成した。この際、アッシング工程S07をおこなわなかった。
図22,図23に示す実験例1,2の結果から、アッシング工程S07をサイクル毎におこなうことにより、先細りのない形状として形成できることがわかる。
<実験例3>
実験例1と同様にして、1サイクルとしてデポ工程S05、ドライエッチング工程S06を繰り返さずに、凹部パターンVSをΦAが5μm、深さ25μmのViaとして形成した。
このとき、
内側電極供給周波数λ2;13.56MHz
外側電極供給周波数λ3;2MHz
として、Dual frequency ICPによる処理をおこなった。
このように形成した凹部パターンVS,VLの断面SEM画像を図24に示す。
実験例1と同様にして、1サイクルとしてデポ工程S05、ドライエッチング工程S06を繰り返さずに、凹部パターンVSをΦAが5μm、深さ15μmのViaとして形成した。
このとき、
内側電極供給周波数λ2;13.56MHz
外側電極供給周波数λ3;OFF
として、Single frequency ICPによる処理をおこなった。
このように形成した凹部パターンVS,VLの断面SEM画像を図25に示す。
<実験例5>
実験例3と同様にして、1サイクルとしてデポ工程S05、ドライエッチング工程S06を繰り返さずに、凹部パターンVSをΦAが5μm、深さ10μmのViaとして形成した。
このとき、
内側電極供給周波数λ2;13.56MHz
外側電極供給周波数λ3;2MHz
として、Dual frequency ICPによる処理をおこなった。
同時に、デポジションカバレージを調整するために、
内側供給電力;1500W(13.56MHz)
外側供給電力;OFF (2MHz)
として、デポジション堆積の実験処理をおこなった。
このように形成した凹部パターンVS,VLの断面SEM画像を図26に示す。
実験例1と同様にして、1サイクルとしてデポ工程S05、ドライエッチング工程S06を繰り返さずに、凹部パターンVSをΦAが5μm、深さ10μmのViaとして形成した。
このとき、
内側電極供給周波数λ2;13.56MHz
外側電極供給周波数λ3;2MHz
として、Dual frequency ICPによる処理をおこなった。
同時に、デポジションカバレージを調整するために、
内側供給電力;1500W(13.56MHz)
外側供給電力;2000W(2MHz)
として、デポジション堆積の実験処理をおこなった。
このように形成した凹部パターンVS,VLの断面SEM画像を図27に示す。
また、RIE-lag低減のためにデポジションを堆積させたいのはVia底部であり、処理時間の短縮に繋がることがわかる。
また,Dual frequency ICPパワー調整によりエッチング深さおよびアスペクト比に応じてデポジションカバレージを調整することが可能であることがわかる。
・CxFy deposition-step→Etch-step→Deposition-ash stepの計3ステップの反復によりRIE-lagを無くすシリコンドライエッチングプロセス手法。
・CxFy deposition-step→Etch-step→Deposition-ash stepの計3ステップの反復プロセスを同一のプロセスチャンバー内で実行する。
・Deposition step: C4F8放電によるデポジションの堆積。
・13.56&2MHz dual frequency ICPによりデポジションカバレージを最適化し、より短時間でVia底部に確実にデポジションを堆積させる。
・Etch step: SF6ベースの放電によるエッチング。
・Etch stepではSiF4を追加で添加することも考えられる。
・Deposition-ash stepがマスク開口部がデポジションで塞がることを防ぐためのステップ。O2放電によるデポジションの除去。
M…マスク層
MS,ML…開口パターン(マスクパターン)
VS,VL…凹部パターン
VSq、VLq…側壁
VSb,VLb,VSb1,VLb1,VSb2,VLb2,VSb3,VLb3…底部
A…高周波電源(第一の高周波電源)
B…高周波電源(第二の高周波電源)
C…高周波電源(第三の高周波電源)
E2…第二電極(アンテナAT2)
E3…第三電極(アンテナAT3)
G…プロセスガス…
M/B…マッチングボックス
S…被処理体(シリコン基板)
TMP…排気手段
λ1…周波数(第一の周波数)
λ2…周波数(第二の周波数)
λ3…周波数(第三の周波数)
10…プラズマ処理装置
11…チャンバ
12…第一電極(支持手段)
13…上蓋
20,20a,20b,20c,20d,20e,20f…固体ソース
Claims (21)
- シリコン基板表面にアスペクト比の異なる凹部パターンをエッチングレートの差なく形成するドライエッチング方法であって、
前記シリコン基板上に開口パターンを有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第1ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第2ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記アッシング工程において、前記マスクパターンにおける前記開口パターンの内縁に付着した前記デポ層を除去し、
前記アッシング工程を、前記ドライエッチング工程の後におこない、
前記デポ工程と前記ドライエッチング工程とを繰り返しておこない、
前記アッシング工程を、前記デポ工程の前におこなう、
ことを特徴とするシリコンのドライエッチング方法。 - 前記アッシング工程と前記デポ工程と前記ドライエッチング工程とを、同一のチャンバ内でおこなう、
ことを特徴とする請求項1記載のシリコンのドライエッチング方法。 - 前記アッシング工程において、前記第3ガスが酸素ガスを含む
ことを特徴とする請求項1記載のシリコンのドライエッチング方法。 - 前記アッシング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される
ことを特徴とする請求項3記載のシリコンのドライエッチング方法。 - 前記マスクパターン形成工程で形成される前記マスクパターンが、前記アッシング工程による処理で除去されないハードマスクである
ことを特徴とする請求項3記載のシリコンのドライエッチング方法。 - 前記デポ工程において、前記第1ガスがフルオロカーボンを含む
ことを特徴とする請求項1記載のシリコンのドライエッチング方法。 - 前記デポ工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される
ことを特徴とする請求項6記載のシリコンのドライエッチング方法。 - 前記ドライエッチング工程において、前記第2ガスがフッ化硫黄を含む
ことを特徴とする請求項1記載のシリコンのドライエッチング方法。 - 前記ドライエッチング工程において、前記第2ガスが酸素を含む
ことを特徴とする請求項8記載のシリコンのドライエッチング方法。 - 前記ドライエッチング工程において、前記第2ガスがフッ化シリコンを含む
ことを特徴とする請求項9記載のシリコンのドライエッチング方法。 - 前記ドライエッチング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理される
ことを特徴とする請求項8記載のシリコンのドライエッチング方法。 - 前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理する
ことを特徴とする請求項4,7,11のいずれか1項に記載のシリコンのドライエッチング方法。 - 前記異方性プラズマ処理が、前記シリコン基板表面の中央部に印加する交流電圧の周波数よりも、前記シリコン基板表面の周縁部に印加する周波数を低く設定する
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - 前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される、
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - 前記デポ工程、前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、前記シリコン基板表面の周縁部に印加するプラズマ発生電力よりも低いか同じに設定される、
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - 前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板にバイアス電力を印加するとともに、
前記ドライエッチング工程において前記シリコン基板に印加するバイアス電力が、
前記アッシング工程において前記シリコン基板に印加するバイアス電力よりも低いか同じに設定される、
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - 前記アッシング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される、
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - 前記ドライエッチング工程における雰囲気圧力が、
前記デポ工程における雰囲気圧力と同じか高く設定される、
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - その内部の減圧が可能で、前記内部で被処理体に対してプラズマ処理されるように構成されるチャンバと、
前記チャンバ内に配され、前記被処理体を載置する平板状の第一電極と、
前記第一電極に対して、第一の周波数λ1のバイアス電圧が印加されるように構成された第一の電源と、
前記チャンバ外に配置され、前記チャンバの上蓋を挟んで、前記第一電極と対向し、かつ、中央部に配置された螺旋状の第二電極、及び、前記第二電極より外周部に配置された螺旋状の第三電極と、
前記第二電極に対して、第二の周波数λ2の交流電圧を印加する第二の高周波電源と、 前記第三電極に対して、第三の周波数λ3の交流電圧を印加する第三の高周波電源と、 前記チャンバ内にフッ素を含有するプロセスガスを導入するガス導入手段と、
を備え、
前記チャンバ内において、前記チャンバの上蓋側、かつ、前記第一電極と対向する位置に、スパッタリング用の固体ソースを有するプラズマ処理装置によって、
前記異方性プラズマ処理をおこなう際に、
前記第二の周波数λ2と前記第三の周波数λ3が、λ2>λ3の関係にある場合は、 前記ガス導入手段が前記上蓋の中央部に配置されている、
ことを特徴とする請求項12記載のシリコンのドライエッチング方法。 - シリコン基板表面にアスペクト比の異なる凹部パターンをエッチングレートの差なく形成するドライエッチング方法であって、
前記シリコン基板上に開口パターンを有するマスクパターンを形成するマスクパターン形成工程と、
前記マスクパターンに応じて、第1ガスを導入して前記シリコン基板にデポ層を形成するデポ工程と、
前記マスクパターンに応じて、第2ガスを導入して前記シリコン基板にドライエッチング処理をおこなうドライエッチング工程と、
第3ガスを導入してアッシング処理するアッシング工程と、
を有し、
前記アッシング工程において、前記第3ガスが酸素ガスを含み、
前記アッシング工程が、前記シリコン基板表面に対して前記凹部パターンを形成する方向への異方性を有する異方性プラズマ処理により処理され、
前記異方性プラズマ処理が、前記シリコン基板に対向配置される電極に対して前記シリコン基板表面の中央部と周縁部とで周波数の異なる交流電圧を印加して誘導結合プラズマを発生させて処理し、
前記アッシング工程および前記ドライエッチング工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力が、
前記デポ工程において、前記シリコン基板表面の中央部に印加するプラズマ発生電力よりも低いか同じに設定される、
ことを特徴とするシリコンのドライエッチング方法。 - 前記デポ工程において形成される前記デポ層の厚さは、前記開口パターンにおけるエッチング深さおよびアスペクト比に応じて、径寸法の小さい前記開口パターンに対応する底部に比べて、径寸法の大きい前記開口パターンに対応する底部における膜厚が大きい、
ことを特徴とする請求項1または20記載のシリコンのドライエッチング方法。
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