KR100549204B1 - 실리콘 이방성 식각 방법 - Google Patents

실리콘 이방성 식각 방법 Download PDF

Info

Publication number
KR100549204B1
KR100549204B1 KR1020030071391A KR20030071391A KR100549204B1 KR 100549204 B1 KR100549204 B1 KR 100549204B1 KR 1020030071391 A KR1020030071391 A KR 1020030071391A KR 20030071391 A KR20030071391 A KR 20030071391A KR 100549204 B1 KR100549204 B1 KR 100549204B1
Authority
KR
South Korea
Prior art keywords
silicon
polymer
etching
bias power
pressure
Prior art date
Application number
KR1020030071391A
Other languages
English (en)
Other versions
KR20050035674A (ko
Inventor
이순구
보로닌세르게이
정병국
Original Assignee
주식회사 리드시스템
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 리드시스템 filed Critical 주식회사 리드시스템
Priority to KR1020030071391A priority Critical patent/KR100549204B1/ko
Priority to JP2003384100A priority patent/JP3950446B2/ja
Publication of KR20050035674A publication Critical patent/KR20050035674A/ko
Application granted granted Critical
Publication of KR100549204B1 publication Critical patent/KR100549204B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • H01L21/30655Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 이방성 실리콘 식각 방법은 양호한 측벽 프로파일을 가지도록 폴리머 형성, 선택적인 폴리머 제거 및 식각 단계를 순차적으로 진행한다. 폴리머 형성 공정을 진행하여 측벽 및 바닥에 폴리머를 형성한다. 선택적인 폴리머 제거는 측벽에 형성된 폴리머는 그대로 두고 바닥에 형성된 폴리머를 선택적으로 제거한다. 이에 따라 식각 단계에서 측벽에 잔존하는 폴리머가 측벽이 식각되는 것이 방지되고 폴리머가 제거된 바닥에 대해서 식각이 진행된다.
폴리머, 실리콘, 이방성 식각, 유도결합플라즈마(ICP)

Description

실리콘 이방성 식각 방법{METHOD FOR ANISOTROPICALLY ETCHING SILICON}
도 1은 본 발명의 일 실시예에 따른 이방성 실리콘 식각 방법을 설명하기 위한 모식적 흐름도이다.
도 2는 본 발명의 이방성 실리콘 식각에 사용되는 유도결합플라즈마 장치를 개략적으로 보여주는 도면이다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 실리콘 식각 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판의 단면도이다.
본 발명은 실리콘 식각 방법에 관한 것으로서, 더욱 상세하게는 식각 가스를 사용한 이방성 실리콘 식각 방법에 관한 것이다.
반도체 제조 공정은 확산공정, 사진공정, 식각공정, 박막증착공정, 이온주입공정 등을 사용하여, 통상적으로는 실리콘 기판에 활성영역을 형성한 후 도전막질 또는 절연막질을 증착하고 이들의 소정 부분을 식각하여 원하는 패턴을 형성하고 절연막질의 소정 부분을 통해서 도전막질들(또는 도전막 패턴들)을 서로 전기적으로 연결시키는 것을 포함한다.
실리콘은 반도체 제조 공정에서 필수적으로 사용되는 물질로서 단결정 상태로서 실리콘 웨이퍼(실리콘 기판)로 또는 기상증착법 등에 의한 실리콘막으로 반도체 제조 공정에 사용된다. 실리콘 기판 또는 실리콘막은 반도체 제조 공정 중에 식각된다. 예컨대, 소자의 전기적 분리를 위한 소자분리영역을 형성하기 위해 실리콘 기판을 식각하여 소정 깊이의 트렌치를 형성하고 여기에 절연물질을 매립한다. 또, 트랜지스터를 구성하는 게이트 전극을 실리콘으로 형성할 경우, 실리콘막을 증착한 후 이를 이방성 식각하여 게이트 전극을 형성한다. 이 같은 트렌치 형성 공정 및 실리콘 게이트 형성 공정에서 식각 마스크에 의해 노출된 실리콘 표면이 이방성 식각된다. 이때, 원하는 패턴을 한정하는 식각 마스크는 식각되지 않고 실리콘만이 식각되어야 한다. 즉, 식각 마스크와 실리콘 사이에 높은 식각 선택비가 있어야 한다. 하지만 높은 식각 선택비를 가지는 조건으로 식각을 진행하게 되면 측면 방향으로의 실리콘 식각이 일어날 수 있다. 한편 측면 방향으로의 식각을 억제하기 위해서 식각 선택비가 낮은 조건으로 식각하면 식각 마스크가 식각되어 원하는 크기의 패턴(트렌치 넓이 또는 게이트 길이)을 얻을 수 없게 된다.
이에 본 발명은 식각 마스크와 실리콘 사이에 높은 식각 선택비를 가지면서도 측면 방향으로의 실리콘 식각이 발생하지 않는 새로운 이방성 실리콘 식각 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 이방성 실리콘 식각 방법은 실리콘 표면 일부를 노출시키는 식각 마스크를 상기 실리콘 표면 상에 형성하고, 상기 식각 마스크 상부 및 측벽 그리고 노출된 실리콘 표면에 폴리머를 형성하고, 상기 실리콘 표면 상 및 식각 마스크 상부의 폴리머를 선택적으로 제거하여 상기 마스크 측벽에만 폴리머가 남게하고, 노출된 실리콘 표면을 식각하는 것을 포함한다.
상기 폴리머 형성 단계, 선택적인 폴리머 제거 단계 및 실리콘 식각 단계를 반복적으로 실시함으로써 원하는 깊이의 트렌치를 형성할 수 있다.
상기 이방성 실리콘 식각 방법에서, 상기 폴리머를 형성하기 전에, 상기 식각 마스크에 의해 노출된 상기 실리콘 표면을 식각하는 것을 더 포함할 수 있다.
상기 선택적인 폴리머 제거단계에서 실리콘 바닥 표면의 폴리머 및 식각 마스크 상부 표면의 폴리머는 제거되고 측벽(식각 마스크의 측벽들 및 식각된 실리콘의 측벽들)의 폴리머는 잔존하기 때문에 후속하는 실리콘 식각 단계에서 측벽 방향으로의 식각이 일어나지 않게된다. 따라서 실리콘 식각 단계에서 식각 마스크 및 실리콘 사이의 높은 식각 선택비를 가지는 조건으로 식각을 진행할 수 있다.
상기 이방성 실리콘 식각 방법에서, 상기 식각 마스크는 포토레지스트, 실리콘 질화막, 실리콘 산화막, 크롬 등의 금속막 또는 이들의 조합막 중 어느 하나로 형성될 수 있다.
상기 폴리머 형성 단계는 불화탄소계 가스 및 아르곤 가스를 사용한다. 상기 선택적인 폴리머 제거 및 실리콘 식각 단계는 동일한 가스를 사용하고, 서로 다른 압력 조건 및 바이어스 조건에서 진행된다. 예컨대, 상기 선택적인 폴리머 제거 단 계 및 실리콘 식각 단계는 SF6 가스 및 아르곤 가스를 사용한다. 예컨대, 상기 불화탄소계 가스는 C4F8 가스를 포함한다. 상기 실리콘 식각 단계 및 선택적 폴리머 제거 단계는 HBr 가스를 더 포함할 수 있다. HBr 가스는 측벽을 보호하는 기능을 하는 것으로 추측된다.
상기 선택적인 폴리머 제거 단계는 상기 실리콘 식각에 비해서 상대적으로 높은 바이어스 파워, 낮은 압력, 및 낮은 바이어스 파워를 사용하며, 상기 폴리머 생성 단계는 상기 선택적인 폴리머 제거 단계에 비해서 상대적으로 낮은 바이어스 파워를 사용한다.
높은 바이어스 파워, 낮은 압력 조건 및 낮은 소오스 파워 조건에서 이루어지는 선택적인 폴리머 제거 단계는 수직 방향 식각 특성을 더욱 향상시키고 바닥의 폴리머를 매우 효과적으로 제거하도록 한다.
한편, 실리콘 식각은 낮은 바이어스 파워를 사용하기 때문에 식각 마스크는 식각하지 않으며(높은 식각 선택비, 예컨대, 실리콘과 산화막 식각 마스크 사이의 식각율이 약 300:1 내지 500:1 정도), 높은 압력 조건에서 이루어지기 때문에 높은 식각 속도로 노출된 실리콘을 식각한다. 한편, 측면에는 폴리머가 있기 때문에 측면 방향으로의 식각은 일어나지 않게 된다.
구체적으로, 상기 선택적인 폴리머 제거 단계는 약 20 내지 50와트(W) 범위의 바이어스 파워를 사용하고, 상기 실리콘 식각 단계는 약 1 내지 5와트(W) 범위의 바이어스 파워를 사용한다.
상기 선택적인 폴리머 제거 단계는 약 5 내지 30mT 범위의 압력을 사용하고, 상기 실리콘 식각 단계는 약 8 내지 80mT 범위의 압력을 사용하고, 상기 폴리머 형성단계는 상기 선택적인 폴리머 제거 단계 및 실리콘 식각 단계보다 상대적으로 낮은 바이어스 파워를 사용한다. 바람직하게는 상기 폴리머 형성 단계는 바이어스 파워를 사용하지 않는다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 이방성 실리콘 식각에 관한 것이다. 이방성 식각을 얻기 위해서는 통상적으로 식각 마스크를 식각 대상 물질(식각 대상 막질) 상에 형성한 후 식각 마스크에 의해 노출된 식각 대상 물질 표면을 소정 식각 가스에 노출시킨다. 이에 따라 식각 마스크에 의해 덮여진 부분은 식각되지 않고 노출된 표면을 따라 수직 방향으로의 식각이 일어난다. 본 발명이 제공하는 이방성 실리콘 식각 방법은 3단계 공정을 채택하여 양호한 측면 프로파일 및 실리콘 및 식각 마스크 사이의 높은 식각 선택특성을 제공한다.
도 1을 참조하면 본 발명의 일 실시예에 따른 3단계 이방성 실리콘 식각 방법은 폴리머 형성 단계, 폴리머 일부 제거 단계(선택적인 폴리머 제거 단계), 실리콘 식각 단계를 포함한다.
폴리머 형성 단계에서는 불화탄소계 가스가 사용되어 식각 마스크의 상부 표면 및 측벽 상에 그리고 식각 마스크에 의해 노출된 실리콘 표면(바닥) 상에 불화탄소계 폴리머가 형성된다. 즉 폴리머가 하부 구조물(즉, 식각 마스크를 구비하는 실리콘 기판) 전체에 걸쳐 형성된다. 불화탄소계 가스는 예컨대, C4F8 가스를 포함한다. 불활성 가스(또는 운송 가스)로 아르곤이 사용될 수 있다. 플라즈마 반응에 의해서 C4F8 가스가 자유 전자(free electrons)와 충돌하여 분해되어 폴리머 형성종(polymer forming species)(예컨대, CFx *)이 형성되고 이들 폴리머 형성종들이 식각 마스크 상부 표면 및 측벽, 그리고 실리콘 바닥 표면에 쌓여 폴리머(nCF2)가 형성된다. 구체적으로, 폴리머 형성 단계는 C4F8 가스와 아르곤 가스를 사용하여 약 5 내지 30 밀리토르(mT)의 압력하에서, 약 400 내지 약 700와트(W)의 소오스 파워에서, 바이어스 파워 없이(즉, 0의 바이어스 파워) 진행된다.
폴리머 형성 단계에서 형성된 폴리머는 식각 마스크의 측벽뿐 아니라 그것에 의해 노출되어 식각되어야 할 실리콘 바닥 표면 상에도 형성된다. 따라서 마스크 측벽의 폴리머는 계속해서 잔존시키면서 식각 마스크 상부 표면 및 실리콘 바닥 표 면 상의 폴리머를 선택적으로 제거하기 위해 선택적인 폴리머 제거 단계가 진행된다. 식각 마스크 측벽에 잔존하는 폴리머는 후속 실리콘 식각 단계에서 측면 방향으로의 식각이 일어나지 않도록 한다.
선택적인 폴리머 제거 단계는 SF6 가스를 사용한다. 추가적으로 HBr 가스를 사용할 수 있으며, 불활성 가스(운송 가스)로 아르곤을 사용할 수 있다. HBr 가스는 선택적인 폴리머 제거시 잔존하는 폴리머와 더불어 측벽을 보호하는 기능을 하는 것으로 추측된다. 플라즈마 반응해 의해 SF6 가스가 자유 전자와 충돌하여 분해되어 불소 라디칼(fluorine radical)이 생성된다. 생성된 불소 라디칼이 실리콘 기판을 향해 수직 방향으로 운동하여 식각 마스크 상부 표면 및 실리콘 바닥 표면의 불화탄소 폴리머와 반응하고 이에 따라 식각 마스크 상부 표면 및 실리콘 바닥 표면 상의 폴리머가 선택적으로 제거(식각)된다. 이에 따라 식각 마스크 측벽에만 폴리머가 잔존한다. 이때, 높은 수직 방향 식각을 위해서, 선택적인 폴리머 형성 단계는 높은 바이어스 파워 및 낮은 압력 조건에서 공정이 진행되는 것이 바람직하다.
구체적으로, 선택적인 폴리머 제거 단계는 약 20 내지 50와트(W) 범위의 바이어스 파워에서, 약 5 내지 30mT 범위의 압력하에서, 약 400 내지 약 700와트(W)의 소오스 파워에서 진행된다.
실리콘 식각 단계는 폴리머가 선택적으로 제거되어 노출된 실리콘 바닥 표면의 실리콘을 선택적으로 식각한다. 이때, 식각 마스크 측벽에는 폴리머가 잔존하고 있어 식각 마스크 및 실리콘 계면에서 측면 방향으로의 식각은 일어나지 않는다. 따라서, 식각 속도가 높은 조건으로 실리콘 식각 단계가 진행되어도 측면 방향으로의 식각은 일어나지 않게되어 양호한 측벽 프로파일을 얻을 수 있다.
실리콘 식각 단계는 선택적인 폴리머 제거 단계에서 사용된 가스와 동일한 가스를 사용한다. 즉, 실리콘 식각 단계는 SF6 가스를 사용한다. 추가적으로 HBr 가스를 사용할 수 있으며, 불활성 가스(운송 가스)로 아르곤을 사용할 수 있다. 하지만, 실리콘 식각 단계는 선택적인 폴리머 제거 단계에 비해서 상대적으로 낮은 바이어스 파워 및 높은 압력 조건에서 진행된다. 낮은 바이어스 파워를 사용하기 때문에 식각 마스크는 식각하지 않으며(높은 식각 선택비, 예컨대, 실리콘과 산화막 식각 마스크 사이의 식각율이 약 300:1 내지 500:1 정도), 높은 압력 조건에서 이루어지기 때문에 높은 식각 속도로 노출된 실리콘을 식각한다. HBr 가스는 노출된 바닥의 실리콘 식각시 잔존하는 폴리머와 더불어 측벽을 보호하는 기능을 하는 것으로 추측된다.
구체적으로, 실리콘 식각 단계는 약 1 내지 5와트(W) 범위의 바이어스 파워에서, 약 8 내지 80mT 범위의 압력에서, 약 400 내지 1800와트(W)의 소오스 파워에서 진행된다.
원하는 식각 프로파일을 얻기 위해서(예컨대, 원하는 깊이의 트렌치를 형성하기 위해서) 폴리머 형성 단계, 선택적인 폴리머 제거 단계 및 실리콘 식각 단계는 반복적으로 진행될 것이다. 이때, 식각된 실리콘 측벽 및 바닥에 폴리머가 형성 될 것이다. 식각된 실리콘 측벽에 잔존하는 폴리머가 측면 방향으로의 실리콘 식각을 방지할 것이다.
본 발명의 이방성 실리콘 식각 방법에서 실리콘 식각 단계가 폴리머 형성 단계 이전에 더 진행될 수 도 있다. 즉, 실리콘 식각 단계가 진행된 후, 폴리머 형성 단계, 선택적인 폴리머 제거 단계, 실리콘 식각 단계가 진행될 수 있다.
이하에서는 상술한 본 발명의 이방성 실리콘 식각 방법을 이용한 반도체 소자 제조 방법, 특히, 소자 분리를 위한 트렌치 형성 방법에 대해서 설명을 하기로 한다. 하지만 본 발명의 이방성 실리콘 식각 방법은 트렌치 형성을 위한 실리콘 식각 뿐 아니라 반도체 소자 제조 공정 중에 진행되는 모든 실리콘 식각 공정에 적용될 수 있을 것이다.
도 2는 본 발명의 이방성 실리콘 식각에 사용되는 유도결합플라즈마(ICP) 장치를 개략적으로 보여주는 도면이다. 도면에서 참조번호 1은 프로세스 챔버를, 참조번호 2, 2'는 고주파(RF) 파워 발생기를, 참조번호 3, 3'은 고주파 정합 유닛을, 참조번호 4는 커플링 안테나를, 참조번호 5는 세라믹판을, 참조번호 6은 가스 인입구를, 참조번호 7은 웨이퍼를 잡는 척을, 참조번호 8은 척(7)에 수용된 웨이퍼를 각각 가리킨다.
소정의 파워(소오스 파워)를 가지는 고주파 신호가 고주파 신호 발생기(2)에 의해 발생되어 고주파 정합 유닛(3)을 통해서 커플링 안테나(4)에 커플링된다. 커플링 안테나(4)에 의해 고밀도 플라즈마가 형성된다. 고주파 신호 발생기(2')에 의해 발생된 소정의 파워(바이어스 파워)를 가지는 고주파 신호가 고주파 정합 유닛(3')을 통해서 웨이퍼(8)를 바이어싱한다. 유도결합프라즈마 장치는 터보 분자 펌프(turbo molecular pump)에 의해서 프로세스 챔버(1)를 높은 진공상태(예컨대 약 10-6 내지 10-7 밀리토르)로 유지한다
도 3 내지 도 10은 본 발명의 이방성 실리콘 식각 방법을 적용한 본 발명의 일 실시예에 따른 트렌치 형성 방법을 설명하기 위해 주요 공정 단계에서의 반도체 기판의 단면을 도시한다.
먼저 도 3을 참조하여, 실리콘 기판(100) 상에 식각 마스크(102)를 형성한다. 식각 마스크(102)는 예컨대, 포토레지스트, 산화막, 질화막, 크롬 등의 금속막으로 형성될 수 있다. 예컨대, 산화막 식각 마스크는, 실리콘 기판(100) 상에 산화막 및 포토레지스트막을 순차적으로 형성한 후, 포토레지스트막을 노광 및 현상하여 트렌치가 형성될 영역을 한정하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 의해 노출된 산화막을 식각한 후 포토레지스트 패턴을 제거함으로써 형성된다. 질화막 마스크 및 금속 마스크도 이와 동일한 방법으로 형성할 수 있다. 한편, 포토레지스트 식각 마스크는, 기판(100) 상에 포토레지스트막을 형성한 후 이를 노광 및 현상하여 식각 마스크 패턴을 형성함으로써 형성된다. 바람직하게는 상기 식각 마스크(102)를 형성하기 전에 기판(100) 상에 열산화막을 형성한다. 상기 식각 마스크(102)는 또한, 산화막, 질화막, 금속막, 포토레지스트 패턴의 조합막으로 형성될 수 있다. 예컨대, 질화막 및 포토레지스트의 이중막, 산화막 및 질화막의 이중막, 산화막 및 포토레지스트의 이중막, 산화막, 질화막 및 포토레지스트의 삼중 막 등으로 형성될 수 있다.
다음 도 4를 참조하여, 폴리머 형성 공정을 진행하여 식각 마스크 측벽 및 식각 마스크에 의해 노출된 기판 표면(바닥 표면)에 폴리머(104)를 형성한다. 구체적으로 설명을 하면, 식각 마스크(102)가 형성된 실리콘 기판(100)이 유도결합플라즈마 장치의 척(7)에 장착된다. C4F8 가스 및 아르곤 가스가 가스 인입구(6)를 통해서 프로세스 챔버(1)에 유입된다. 이때, 유입되는 가스의 총유량은 공정에 따라 적합하게 변경될 수 있으며, 예컨대, 총유량 약 0 내지 200 sccm 으로 유입될 수 있다. 프로세스 챔버(1)는 약 5 내지 30mT의 압력으로 유지되고, 약 400 내지 700와트(W)의 소오스 파워를 가진 고주파 신호(2)가 고주파 정합 유닛(3')을 통해서 커플링 안테나(4)에 커플링되어 플라즈마가 형성된다. 한편 바이어스 파워는 실리콘 기판(100)(8)에 가해지지 않는다. 이에 따라 폴리머(104)가 식각 마스크의 상부 표면 및 측벽 그리고 노출된 실리콘 기판 박닥 표면에 형성된다.
다음 도 5를 참조하여 선택적인 폴리머 제거 공정이 진행되어 실리콘 기판 (100) 바닥 표면에 형성된 폴리머(104b) 및 식각 마스크 상부 표면에 형성된 폴리머(104b)가 선택적으로 제거되어 식각 마스크(102)의 측벽에만 폴리머(104s)가 잔존한다. 구체적으로, SF6 가스, HBr 가스와 아르곤 가스가 가스 인입구(6)를 통해서 프로세스 챔버(1)에 유입된다. 이때, 유입되는 가스의 총유량은 공정에 따라 적합하게 변경될 수 있으며, 예컨대, 약 0 내지 300 sccm의 유량으로 유입된다. 프로세스 챔버(1)는 약 5 내지 30mT의 압력으로 유지되고, 약 400 내지 700와트(W)의 소 오스 파워를 가진 고주파 신호(2)가 고주파 정합 유닛(3')을 통해서 커플링 안테나(4)에 커플링되어 플라즈마가 형성된다. 약 20 내지 50와트(W)의 바이어스 파워를 가진 고주파 신호(2')가 정합 유닛(3')을 통해서 실리콘 기판(100)(8)에 가해진다.
상대적으로 높은 바이어스 파워로 인해서, 형성된 플라즈마가 높은 직진성(즉, 수직운동)을 띠게되고 이에 따라 실리콘 기판 바닥 표면의 폴리머(104b)가 선택적으로 제거된다.
다음 도 6을 참조하여, 실리콘 식각 공정을 진행하여 선택적인 폴리머 제거로 인해서 노출된 실리콘 바닥 표면을 식각하여 트렌치(106)를 형성한다. 선택적인 폴리머 제거 공정으로 식각 마스크 측벽에 폴리머(104s)가 잔존하기 때문에, 본 실리콘 식각 공정은 수직 식각 특성은 다소 낮지만 높은 식각율을 가지는 조건으로 진행될 수있다. 즉, 선택적인 폴리머 제거 공정에 비해서 높은 압력, 높은 바이어스 파워를 사용하여 식각율을 높인다(비록 식각율이 높지만 마스크 측벽이 폴리머로 보호되어 측면 방향 식각을 일어나지 않음). 또한, 낮은 바이어스 파워를 사용하여 식각 마스크와 실리콘 사이의 식각 선택성을 높인다.
구체적으로, SF6 가스, HBr 가스와 아르곤 가스가 가스 인입구(6)를 통해서 프로세스 챔버(1)에 유입된다. 이때 유입되는 가스의 총유량은 공정에 따라 적합하게 변경될 수 있으며, 예컨대, 약 0 내지 300 sccm의 유량으로 유입된다. 프로세스 챔버(1)는 약 8 내지 80mT의 압력으로 유지되고, 약 400 내지 1800와트(W)의 소오 스 파워를 가진 고주파 신호(2)가 고주파 정합 유닛(3')을 통해서 커플링 안테나(4)에 커플링되어 플라즈마가 형성된다. 약 1 내지 5와트(W)의 바이어스 파워를 가진 고주파 신호(2')가 정합 유닛(3')을 통해서 실리콘 기판(100)(8)에 가해진다.
이상에서 설명한 폴리머 형성, 선택적인 폴리머 제거 및 실리콘 식각의 3단계 공정이 단위 싸이클을 이루어 소정 깊이를 가지는 트렌치가 형성될 때까지 반복적으로 진행된다.
즉, 도 7을 참조하여 다시 폴리머 형성 공정을 반복하여 식각된 실리콘 표면(바닥 및 측벽) 즉, 형성된 트렌치(106)의 측벽 및 바닥 그리고 식각 마스크 상부 표면 상에 폴리머(108s, 108b)를 형성한다.
다음 도 8을 참조하여, 폴리머(108s, 108b)를 형성한 후, 다시 선택적인 폴리머 제거 공정을 반복하여 트렌치 바닥 및 식각 마스크 상부 표면 상에 형성된 폴리머(108b)를 선택적으로 제거한다. 이에 따라 식각 마스크 측벽 및 트렌치 측벽(식각된 실리콘 측벽)에 폴리머(104s, 108s)가 잔존한다.
다음 도 9를 참조하여, 선택적으로 트렌치 바닥 및 식각 마스크 상부 표면의 폴리머(108b)를 제거한 후 다시 실리콘 식각 공정을 반복한다. 즉, 폴리머(108b)의 제거로 노출된 실리콘 바닥 표면(트렌치 바닥)을 식각하여 트렌치(110)를 형성한다. 이때, 식각된 실리콘 측면, 즉 트렌치 측벽에는 폴리머(108s)가 잔존하고 있어 측면 방향으로의 실리콘 식각은 발생하지 않는다.
이와 같은 반복적인 폴리머 형성, 선택적인 폴리머 제거 및 실리콘 식각을 진행하여 원하는 깊이의 트렌치를 형성한 후, 트렌치 측벽에 잔존하는 폴리머를 제거하고 식각 마스크를 제거하여 도 10에 도시된 바와 같이 트렌치를 완성한다. 후속 공정으로 절연막 매립 공정을 진행하여 소자 분리막을 형성한다.
이상에서 설명한 본 발명에 따르면, 폴리머를 형성한 후 선택적으로 폴리머를 제거함으로써, 후속하는 실리콘 식각 공정에서 식각 마스크 및 실리콘 사이의 매우 높은 식각 선택비를 가지면서 실리콘을 이방성 식각할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 이방성 실리콘 식각 방법에 따르면, 폴리머 형성, 선택적인 폴리머 제거 및 실리콘 식각 공정을 (반복)진행함으로써, 식각 마스크와 실리콘 사이의 높은 식각 선택성을 확보할 수 있을 뿐 아니라, 측면 방향으로 의 식각이 일어나지 않게 하는 동시에 높은 식각 속도로 실리콘을 이방성 식각 할 수 있다.

Claims (15)

  1. 실리콘을 이방성 식각하는 방법에 있어서,
    실리콘 표면 일부를 노출시키는 식각 마스크를 상기 실리콘 표면 상에 형성하고;
    상기 식각 마스크의 측벽들 및 노출된 실리콘 표면에 폴리머를 형성하고;
    상기 실리콘 표면 상의 폴리머를 선택적으로 제거하고; 그리고,
    노출된 실리콘 표면을 식각하는 것을 포함하되,
    상기 폴리머 형성 단계는 불화탄소계 가스 및 아르곤 가스를 사용하고, 상기 선택적인 폴리머 제거 및 실리콘 식각 단계는 SF6 가스 및 아르곤 가스를 사용하는 실리콘 이방성 식각 방법.
  2. 제 1 항에 있어서,
    상기 폴리머 형성 단계, 선택적인 폴리머 제거 단계 및 실리콘 식각 단계를 반복적으로 실시하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 식각 마스크는 포토레지스트, 실리콘 산화막, 실리콘 질화막, 금속막, 도는 이들의 조합막중 어느 하나로 형성되는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 불화탄소계 가스는 C4F8 가스를 포함하고, 상기 선택적인 폴리머 제거 및 실리콘 식각 단계는 HBr 가스를 더 사용하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  6. 제 1 항에 있어서,
    상기 선택적인 폴리머 제거 단계는 상기 실리콘 식각에 비해서 상대적으로 높은 바이어스 파워 및 낮은 압력을 사용하며, 상기 폴리머 생성 단계는 상기 선택적인 폴리머 제거 단계에 비해서 상대적으로 낮은 바이어스 파워를 사용하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  7. 제 1 항에 있어서,
    상기 선택적인 폴리머 제거 단계는 약 20 내지 50W 범위의 바이어스 파워를 사용하고, 상기 실리콘 식각 단계는 약 1 내지 5W 범위의 바이어스 파워를 사용하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  8. 제 1 항에 있어서,
    상기 선택적인 폴리머 제거 단계는 약 5 내지 30mT 범위의 압력을 사용하고, 상기 실리콘 식각 단계는 약 8 내지 80mT 범위의 압력을 사용하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  9. 제 8 항에 있어서,
    상기 선택적인 폴리머 제거 단계는 약 5 내지 30mT 범위의 압력을 사용하고, 상기 실리콘 식각 단계는 약 8 내지 80mT 범위의 압력을 사용하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  10. 제 9 항에 있어서,
    상기 폴리머 형성 단계는 약 5 내지 30mT의 압력을 사용하고 상기 선택적인 폴리머 제거 단계 및 실리콘 식각 단계보다 상대적으로 낮은 바이어스 파워를 사용하는 것을 특징으로 하는 이방성 식각 방법.
  11. 제 10 항에 있어서,
    상기 폴리머 형성 단계는 바이어스 파워를 사용하지 않는 것을 특징으로 하는 이방성 식각 방법.
  12. 제 5 항에 있어서,
    상기 선택적인 폴리머 제거 단계는 상기 실리콘 식각에 비해서 상대적으로 높은 바이어스 파워 및 낮은 압력을 사용하며, 상기 폴리머 생성 단계는 상기 선택적인 폴리머 제거 단계에 비해서 상대적으로 낮은 바이어스 파워를 사용하는 것을 특징으로 하는 실리콘 이방성 식각 방법.
  13. 제 5 항에 있어서,
    상기 선택적인 폴리머 제거 단계는 약 5 내지 30mT 범위의 압력을 사용하고, 상기 실리콘 식각 단계는 약 8 내지 80mT 범위의 압력을 사용하며,
    상기 선택적인 폴리머 제거 단계는 약 5 내지 30mT 범위의 압력을 사용하고, 상기 실리콘 식각 단계는 약 8 내지 80mT 범위의 압력을 사용하며,
    상기 폴리머 형성 단계는 약 5 내지 30mT의 압력을 사용하고 상기 선택적인 폴리머 제거 단계 및 실리콘 식각 단계보다 상대적으로 낮은 바이어스 파워를 사용하는 것을 특징으로 하는 이방성 식각 방법.
  14. 제 13 항에 있어서,
    상기 폴리머 형성 단계는 바이어스 파워를 사용하지 않는 것을 특징으로 하는 이방성 식각 방법.
  15. 제 1 항에 있어서,
    상기 폴리머를 형성하기 전에, 상기 식각 마스크에 의해 노출된 상기 실리콘 표면을 식각하는 것을 더 포함하는 것을 특징으로 하는 이방성 실리콘 식각 방법.
KR1020030071391A 2003-10-14 2003-10-14 실리콘 이방성 식각 방법 KR100549204B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030071391A KR100549204B1 (ko) 2003-10-14 2003-10-14 실리콘 이방성 식각 방법
JP2003384100A JP3950446B2 (ja) 2003-10-14 2003-11-13 異方性エッチング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030071391A KR100549204B1 (ko) 2003-10-14 2003-10-14 실리콘 이방성 식각 방법

Publications (2)

Publication Number Publication Date
KR20050035674A KR20050035674A (ko) 2005-04-19
KR100549204B1 true KR100549204B1 (ko) 2006-02-02

Family

ID=34617214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030071391A KR100549204B1 (ko) 2003-10-14 2003-10-14 실리콘 이방성 식각 방법

Country Status (2)

Country Link
JP (1) JP3950446B2 (ko)
KR (1) KR100549204B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US8262920B2 (en) * 2007-06-18 2012-09-11 Lam Research Corporation Minimization of mask undercut on deep silicon etch
JP2009147000A (ja) * 2007-12-12 2009-07-02 Seiko Instruments Inc 半導体装置の製造方法
JP5102653B2 (ja) * 2008-02-29 2012-12-19 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
CN101978479A (zh) * 2008-03-21 2011-02-16 应用材料公司 基材蚀刻***与制程的方法及设备
US8993449B2 (en) 2009-08-14 2015-03-31 Ulvac, Inc. Etching method
JP6081176B2 (ja) * 2012-12-12 2017-02-15 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
WO2018048925A1 (en) * 2016-09-06 2018-03-15 Tokyo Electron Limited Method of quasi atomic layer etching

Also Published As

Publication number Publication date
KR20050035674A (ko) 2005-04-19
JP2005123550A (ja) 2005-05-12
JP3950446B2 (ja) 2007-08-01

Similar Documents

Publication Publication Date Title
US7368394B2 (en) Etch methods to form anisotropic features for high aspect ratio applications
US9570317B2 (en) Microelectronic method for etching a layer
US8932947B1 (en) Methods for forming a round bottom silicon trench recess for semiconductor applications
US5880036A (en) Method for enhancing oxide to nitride selectivity through the use of independent heat control
US6759340B2 (en) Method of etching a trench in a silicon-on-insulator (SOI) structure
US20070202700A1 (en) Etch methods to form anisotropic features for high aspect ratio applications
US6093655A (en) Plasma etching methods
JPH1092798A (ja) 単結晶シリコンのエッチング方法
US20060011579A1 (en) Gas compositions
KR100595065B1 (ko) 드라이 에칭 방법
KR20080093392A (ko) 제어된 임계 치수 수축의 에칭 처리
US11398386B2 (en) Plasma etch processes
US20040077178A1 (en) Method for laterally etching a semiconductor structure
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
EP4300544A1 (en) Post-processing of indium-containing compound semiconductors
US6010967A (en) Plasma etching methods
KR100549204B1 (ko) 실리콘 이방성 식각 방법
TW201826382A (zh) 具有降低的深寬比依存性之選擇性蝕刻方法
US6027959A (en) Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process
US6277759B1 (en) Plasma etching methods
US6066567A (en) Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
KR20220119139A (ko) 반도체 애플리케이션들에 대해 재료 층을 에칭하기 위한 방법들
JPH11214356A (ja) シリコン基板のドライエッチング方法
KR20200113000A (ko) 측벽 에칭을 달성하기 위한 방법
CN111312587B (zh) 刻蚀方法、半导体器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130226

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140127

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150126

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160126

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170126

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee