CN107431011B - 用于原子层蚀刻的方法 - Google Patents

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Abstract

一种对衬底上的层进行蚀刻的方法包括：将衬底设置在被配置成便于蚀刻过程的等离子体处理***中(112)；执行原子层蚀刻过程循环以对衬底的露出表面的单层进行蚀刻(114至117)；以及重复原子层蚀刻过程循环，直到达到目标深度(120)。每个过程循环从露出表面对单层进行蚀刻。原子层蚀刻过程循环依次包括：通过引入蚀刻剂在衬底的露出表面上形成包括蚀刻剂的吸附单层(114)，同时以目标是实现衬底处的蚀刻剂自由基通量大于衬底处的总离子通量的功率水平将电磁功率耦合至等离子体处理***，该功率水平小于或等于50W(118)；对等离子体处理***进行净化以去除任何多余的蚀刻剂(115)；通过将吸附单层暴露于气体离子以激活蚀刻剂的反应来解吸吸附单层(116)；以及再次对等离子体处理***进行净化(117)。

Description

用于原子层蚀刻的方法
相关申请的交叉引用
本申请涉及并要求于2015年3月30日提交的美国临时专利申请第62/139,795号的优先权，其全部内容通过引用并入本文。
技术领域
本发明涉及用于对层进行图案化的方法，更具体地，涉及用于对层进行蚀刻的方法。
背景技术
在半导体器件制造中，在成本和性能上保持竞争力的需要提高了对不断增大集成电路的器件密度的需求。并且，为了利用半导体集成电路***的小型化实现更高的集成度，需要鲁棒的方法来减小形成在半导体衬底上的电路图案的大小。这些趋势和需求对将电路图案从一层转移至另一层的能力施加了日益增加的挑战。
光刻是用于通过将掩模上的几何形状和图案转移至半导体晶片的表面来制造半导体集成电路***的主要技术。原则上，光敏材料暴露于图案化的光以改变其在显影溶液中的溶解度。一旦成像和显影，光敏材料的可溶于显影化学物质的部分被去除，并且电路图案保留。
此外，为了推进光学光刻，以及解决其缺陷，正在不断致力于建立替选的图案化策略，以装配亚30nm技术节点的半导体制造业。结合多重图案化的光学光刻(193i)、EUV(极紫外)光刻以及DSA(定向自组装)图案化被认为是一些有希望的候选者，其正在被评估以满足对侵蚀性图案化的不断增长的需求。
可以证明对半导体集成电路***的小型化有益的另一示例性光刻技术是原子层蚀刻(ALE)。在ALE中，使用蚀刻剂对待蚀刻的衬底进行化学处理，以仅影响顶部原子层。在去除多余蚀刻剂的净化步骤之后，蚀刻步骤去除经化学处理的顶部原子层。重复进行化学改性和蚀刻的循环以一次去除一个单层，直到达到所蚀刻特征的期望深度。示例性过程是硅晶片顶层与氯的反应，接着是氩等离子体去除氯化的顶层。
与包括光学光刻和EUV光刻的先进的图案化技术相协调，需要先进的高选择性蚀刻技术来转移亚30nm的特征。此外，需要满足尤其是轮廓控制、各向异性和速率的要求的先进的蚀刻方案。
发明内容
本发明的实施方式涉及用于对层进行图案化的方法，更具体地，涉及用于对层进行蚀刻的方法。
根据一个实施方式，描述了一种对衬底上的层进行蚀刻的方法。对衬底上的层进行蚀刻的方法包括：将衬底设置在被配置成便于蚀刻过程的等离子体处理***中；执行原子层蚀刻过程循环以对衬底的露出表面的单层进行蚀刻；以及重复原子层蚀刻过程循环，直到达到目标深度。每个处理循环从露出的表面对单层进行蚀刻。原子层蚀刻过程循环依次包括：通过引入蚀刻剂在衬底的露出表面上形成包括蚀刻剂的吸附单层，同时以目标是实现衬底处的蚀刻剂自由基通量大于衬底处的总离子通量的功率水平将电磁功率耦合至等离子体处理***，该功率水平小于或等于50W；对等离子体处理***进行净化以去除任何多余的蚀刻剂；通过将吸附单层暴露于气体离子以激活蚀刻剂的反应来解吸吸附单层；以及再次对等离子体处理***进行净化。
在本发明的另一实施方式中，对衬底进行蚀刻的方法包括：将衬底设置在被配置成便于蚀刻过程的等离子体处理***中；并且每个过程循环对衬底的露出表面蚀刻一个衬底材料单层。每个过程循环包括交替执行吸附步骤和解吸步骤。吸附步骤包括：在衬底的露出表面上吸附蚀刻剂，同时以小于或等于50W的功率水平将电磁功率耦合至等离子体处理***以实现露出表面处的蚀刻剂自由基通量大于露出表面处的总离子通量，并且解吸步骤包括激活吸附的蚀刻剂与衬底材料单层之间的反应以解吸反应产物。
附图说明
在附图中：
图1提供了示出根据一个实施方式的对衬底上的层进行蚀刻的方法的流程图；
图2A和图2B示出了对衬底上的层进行蚀刻的方法；
图3A至图3C提供了根据一个实施方式的用于对衬底上的层进行蚀刻的示例性数据；
图4A至图4F提供了根据各个实施方式的用于对衬底上的层进行蚀刻的示例性数据；
图5示出了根据一个实施方式的等离子体处理***的示意性表示；
图6示出了根据另一实施方式的等离子体处理***的示意性表示；
图7示出了根据另一实施方式的等离子体处理***的示意性表示；
图8示出了根据另一实施方式的等离子体处理***的示意性表示；
图9示出了根据另一实施方式的等离子体处理***的示意性表示；
图10示出了根据另一实施方式的等离子体处理***的示意性表示；以及
图11示出了根据另一实施方式的等离子体处理***的示意性表示。
具体实施方式
在下面的描述中，为了说明而非限制的目的，阐述了具体细节，例如处理***的特定几何形状、对其中使用的各种部件和方法的描述。然而，应当理解，本发明可以在脱离这些具体细节的其他实施方式中实施。
类似地，为了说明的目的，阐述了具体的数字、材料和配置，以提供对本发明的透彻理解。然而，本发明可以在没有具体细节的情况下实施。此外，应当理解，附图中所示的各种实施方式是说明性表示，并且不一定按比例绘制。
将以对于理解本发明最有帮助的方式将各种操作依次描述为多个分立操作。然而，描述的顺序不应被解释为意味着这些操作必然是依赖于顺序的。特别地，这些操作不需要按照呈现的顺序执行。所描述的操作可以以与所描述的实施方式不同的顺序执行。可以在另外的实施方式中执行各种附加操作和/或可以省略所描述的操作。
如本文所使用的，术语“辐射敏感材料”包括但不一定限于光敏材料如光致抗蚀剂。
本文使用的“衬底”一般指根据本发明加工的对象。衬底可以包括器件的任何材料部分或结构，特别是半导体器件或其他电子器件的任何材料部分或结构，并且可以例如是诸如半导体晶片之类的基底衬底结构或者在基底衬底结构上或上覆在基底衬底结构上的诸如薄膜之类的层。衬底可以是常规的硅衬底或包括半导体材料层的其他体衬底。如本文所使用的，术语“体衬底”意指并且包括不仅硅晶片，而且包括：绝缘体上硅(“SOI”)衬底，例如，蓝宝石上硅(“SOS”)衬底和玻璃上硅(“SOG”)衬底；基于基底半导体的硅的外延层；以及其他半导体或光电材料，例如硅-锗、锗、砷化镓、氮化镓和磷化铟。衬底可以是掺杂的或未掺杂的。因此，衬底不旨在限于任何特定的基底结构、下层或上覆层、图案化或未图案化，而是被设想为包括任何这样的层或基底结构以及层和/或基底结构的任意组合。下面的描述会参照特定类型的衬底，但是这仅仅是为了说明的目的而不是限制。
如上所述，需要先进的方法来应对挑战，并满足在亚30nm技术节点下进行侵蚀性图案化的需求。并且，正如还指出的那样，这些方法提出了其自身的一系列挑战，它们表现为关于蚀刻选择性、速率和轮廓控制的问题。将图案化方案与高选择性蚀刻工艺成功结合的能力对于鲁棒的图案转移至关重要。
作为示例，一旦电路图案初始形成，图案化材料用作掩蔽半导体衬底的一些区域的保护层，同时其他区域露出，以允许利用诸如等离子体蚀刻工艺之类的干法蚀刻工艺将电路图案转移至下面的层。图案化材料尤其可以是使用光学光刻进行图案化的光敏材料、机械压印的图案化层或定向自组装层。为了在初始的图案化层中制造较薄的特征，可以实施多层方案，例如，双层掩模或三层掩模。在包括第二层或第三层的情况下，最上面的图案化层可以比通常选择的厚度薄以经受随后的干法蚀刻过程。因此，提高了对随后的干法蚀刻技术的要求。
在等离子体蚀刻工艺中，将半导体衬底暴露于蚀刻化学物质，蚀刻化学物质在最低程度地去除保护层的情况下选择性地去除下面的层。该蚀刻化学物质源自具有能够在使与保护层的不太有利的反应最小化的情况下与下面的层有利地反应的原子/分子组分的可电离的解离气体混合物。在存在等离子体的情况下，蚀刻化学物质通过其原子/分子组分与能量电子的诸如碰撞的相互作用形成，例如，其中一些碰撞是解离碰撞，而另一些则是电离碰撞。经由复杂的机制，控制等离子体以实现关于尤其包括蚀刻选择性、蚀刻速率以及轮廓的数个相互关联的蚀刻度量的可接受的值。并且，如上所述，随着图案大小的日益减小，相对于一种材料选择性去除另一种材料同时满意地满足其他图案度量(例如，粗糙度、缺陷率等)的能力对于鲁棒的图案转移变得只有更加重要。特别地，随后的干法蚀刻工艺的蚀刻选择性必须保留光刻层以使得能够将全部图案转移至下面的层。此外，虽然极大关注蚀刻选择性，但是也必须保持、更优选地提高图案完整性(例如，粗糙度、缺陷率等)。
现在参照附图，其中在几个视图中相同的附图标记表示相同或相应的部分。图1、图2A和图2B示出了根据一个实施方式的用于对衬底上的层进行蚀刻的方法。该方法被图示在图2A和图2B中，并且通过图1中的流程图100呈现。如图1所示，流程图100开始于112，其中将衬底设置在被配置成便于蚀刻过程的等离子体处理***中。
衬底可以包括具有待蚀刻或图案化的层的图案化层。图案化层可以限定上覆一个或更多个附加层的开放的特征图案。衬底还包括器件层。器件层可以包括衬底上的图案待转移至其中的任何薄膜或结构。例如，器件层可以包括含硅的抗反射涂层(“SiARC”)。
衬底可以包括体硅衬底、单晶硅(掺杂或未掺杂)衬底、绝缘体上半导体(SOI)衬底、或者包含例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他III/V族或II/VI族化合物半导体或其任意组合的任何其他半导体衬底(第II族、第III族、第V族和第VI族是指元素周期表中经典或旧的IUPAC符号；根据修订或新的IUPAC符号，这些族将分别指第2族、第13族、第15族和第16族)。衬底可以是任何尺寸的，例如，200mm(毫米)衬底、300mm衬底、450mm衬底或甚至更大的衬底。器件层可以包括图案可以转移至其中的任何膜或器件结构。
在114中，通过例如在第一脉冲时段引入蚀刻剂来在衬底的露出表面上形成包含蚀刻剂的吸附单层。蚀刻剂尤其可以包括含卤素的气体，例如，卤素(例如，Cl2、F2、Br2)、卤化物(HBr)、卤代甲烷、卤代硅烷、碳氟化合物或氢氟烃(参见图2A、图2B)。例如，蚀刻剂可以包括Cl2、Br2、F2、HBr、BCl3、SF6、NF3、CxFy形式的碳氟化合物、CxFyHz形式的氟代烃化合物或者其中两者或更多者的任意组合，其中，CxFy中的x和y是大于零的实数，CxFyHz中的x、y、z是大于零的实数。
在115中，对等离子体处理***进行净化以去除存在的任何多余的蚀刻剂。
在116中，通过将吸附单层暴露于气体离子，即，等离子体，来例如在第二脉冲时段激活蚀刻剂的反应来解吸吸附单层。气体离子的源气体可以例如包括：惰性气体，例如，Ar、Ne和/或He；或者任何其他元素，例如，N、O、C、H等。第二脉冲时段可以是3秒或小于3秒。例如，第二脉冲时段可以是2秒或1秒或其任意分数部分。
可以通过以下方式来形成气体离子：使源气体流入等离子体处理***中；并且将电磁功率耦合至等离子体处理***作为耦合至上面载置有衬底的衬底保持器的偏置功率，以及作为与衬底保持器相对并且面向衬底保持器以撞击并保持源气体的等离子体的电极的源功率。气体离子用足够的能量轰击衬底的包括吸附单层的露出表面以在露出表面处激活吸附原子与衬底材料的原子之间的反应以解吸反应产物，从而去除单层。作为示例而非限制，偏置功率可以为150W的数量级，而源功率为2500W的数量级。
在117中，再次对等离子体处理***进行净化，这次去除经解吸的吸附单层。
在118中，与114中形成吸附单层同时地，在第一脉冲时段期间以目标是实现衬底处的蚀刻剂自由基通量大于衬底处的总离子通量的功率水平将电磁功率耦合至等离子体处理***。功率水平可以小于或等于50W。在一个实施方式中，功率水平的目标是实现在衬底处蚀刻剂自由基通量与总离子通量的比值超过100。在另一实施方案中，功率水平的目标是实现在衬底处蚀刻剂自由基通量与总离子通量的比值超过1000。
在118中，电磁功率可以耦合至等离子体处理***至少部分地作为耦合至上面载置有衬底的衬底保持器的偏置功率。此外，电磁功率可以全部施加为这样的偏置功率。另外的电磁功率可以耦合至等离子体处理***作为与衬底保持器相对并面向衬底保持器的电极的源功率。替选地，唯一的电磁功率的来源可以是相对的电极上的源功率。无论是施加为偏置功率、源功率还是二者，在114中形成吸附单层期间在118中的电磁功率显著小于在解吸单层期间在116中为形成气体离子所施加的功率。
在120中并且如图2A和图2B所示，每一过程循环通过交替重复地进行在114中形成吸附单层和在116中解吸吸附单层来对衬底的露出表面蚀刻一个反应层或单层，直到达到目标深度。根据本发明的实施方式，114中的吸附步骤包括用于实现衬底处的蚀刻剂自由基通量大于衬底处的总离子通量的低EM功率，而116中的解吸步骤包括用于形成使衬底暴露于足以激活反应并解吸反应产物的离子能量的等离子体的高EM功率。交替的步骤可以包括在蚀刻剂气体与用于离子的源气体之间的脉冲式的或交替的气体流动。例如，在图2A和图2B的图示中，Ar的流动可以在吸附步骤期间关闭，并且在解吸步骤期间以脉冲方式开启，而不是所描绘的连续流动。替选地，如所示，Ar气可以在整个过程循环中连续流动，以用作净化气体和用于解吸步骤的源气体。连续流动可以是以相同的流动速率，或者可以包括吸附期间较低的流动速率和解吸期间较高的流动速率。对于连续流动，源气体应该对吸附步骤期间的衬底和蚀刻剂是非反应性的，例如惰性气体，使得解吸反应仅在以足够高的电平对源功率和偏置功率上电时被激活，以在过程循环的解吸步骤中形成等离子体。
仅作为示例而非限制，过程循环的总数量可以在1次循环至100次循环的范围内或在10次循环至90次循环的范围内或在20次循环至80次循环的范围内或在30次循环至70次循环的范围内。在一些实施方式中，蚀刻循环的总数量可以是50次循环或40次循环或30次循环或这之间的任何整数循环。由于每次循环从衬底中去除单层材料，所以待重复的循环次数由待蚀刻表面的目标深度确定。可以确定衬底被蚀刻的速率，即蚀刻速率。在某些实施方式中，蚀刻速率大于
Figure GDA0002999136220000071
例如，蚀刻速率可以是
Figure GDA0002999136220000072
Figure GDA0002999136220000073
或甚至更大。在至少一个实施方式中，蚀刻速率超过
Figure GDA0002999136220000074
当所施加的EM功率处于低功率条件(例如，小于50W、40W、30W、20W、10W等)时，蚀刻剂的吸附非常快。在不受理论约束的情况下，本发明人已经确定了在该工艺条件下，自由基通量大于离子通量(参见图3A)，并且吸附可以部分地因在衬底表面处自由基通量相对于离子通量增加而以升高的速率进行。衬底表面处的自由基通量与离子通量的比值可以大于100，或者甚至大于1000。此外，工艺条件可以产生低离子能量(例如小于20eV)，以及相对窄的离子能量角度分布(例如，小于5度)(参见图3B、图3C)。
在整个过程中，可以对等离子体处理***施加真空。例如，可以在形成吸附单层和/或对吸附单层进行解吸时施加真空。在一些实施方式中，等离子体处理***内的压力可以为100mTorr或小于100mTorr。例如，等离子体处理***内的压力可以为约60mTorr或小于60mTorr。
当蚀刻剂包括含卤素材料时，待蚀刻表面的卤化快速发生，即，在小于2秒或小于1秒或甚至小于0.5秒内(参见图4A至图4E)。当然，卤化可以发生在上面列出的时间值的任何分数部分中。当执行吸附和解吸循环二者时，蚀刻量基本上大于当单独执行吸附循环或单独执行解吸循环时的蚀刻量(参见图4F)。
表1提供了示例性过程的参数，其结果示于图4E中。压力、温度、流动速率和组成、源功率和偏置功率、RDC等均可以在替选示例中变化。RDC值是指用于引入蚀刻剂和反应气体的气体流量分配参数。在一些实施方式中，气体分配***可以包括中心气体分配区和边缘气体分配区。RDC参数的值表示分布于中心气体分配区和边缘气体分配区的气体流量的相对量。当RDC＝50时，耦合至边缘气体分配区的气体流量等于耦合至中心气体分配区的气体流量，当RDC＝5时，气体流量中的95％耦合至中心气体分配区。在本发明中RDC值不受限制，并且可以例如从5(5/95)变化至20(20/80)或更大。
表1
Figure GDA0002999136220000081
1在电极中心处
2在电极边缘处
3冷却***温度
4吸附/解吸循环的总数量
5可变(参见例如图4E)
如上所述，并且如表1中提供的示例所示，当自由基通量升高大于离子通量时，卤化(“吸附”)快速发生，即，在小于2秒内。在不旨在受任何特定理论束缚的情况下，认为表面随着相对于离子通量增加Cl自由基通量而以增加的速率被饱和成SiCl(当蚀刻Si时)。此外，图4E中呈现的数据显示解吸循环可以在某些条件下平稳，使得在某一时间段后可以进行最小化的进一步蚀刻，即使用连续的解吸气体流量亦如此。例如，在图4E所示的结果中，在2秒解吸时间之后蚀刻量平稳。这样的结果表明，可以使解吸气体的消耗最小化并且优化该方法所需的时间。换言之，解吸循环是自限制的。
根据上述各个实施方式，对衬底上的层进行蚀刻的方法可以在图5至图11所示的等离子体处理***中的任何一个中进行并描述如下。然而，所讨论的方法不限于该示例性表示中的范围。
根据图5所示的一个实施方式，被配置成执行上述确定的工艺条件的等离子体处理***500包括：等离子体处理腔510；衬底保持器520，待处理的衬底525固定在衬底保持器520上；以及抽真空***550。衬底525可以是半导体衬底、晶片、平板显示器或液晶显示器。等离子体处理腔510可以被配置成便于在等离子体处理区域545中在衬底525的表面附近产生等离子体。经由气体分配***540引入可离子化气体或工艺气体的混合物。对于给定的工艺气体的流量，使用抽真空***550对处理压力进行调整。等离子体可用于产生特定于预定材料过程的材料和/或帮助从衬底525的露出表面去除材料。等离子体处理***500可以被配置成处理任何期望尺寸的衬底(例如，200mm衬底、300mm衬底、或更大的衬底)。
衬底525可以经由夹持***528，例如，机械夹持***或电气夹持***(例如，静电夹持***)，固定至衬底保持器520。此外，衬底保持器520可以包括加热***(未示出)或冷却***(未示出)，其被配置成调节和/或控制衬底保持器520和衬底525的温度。加热***或冷却***可以包括传热流体的再循环流动，传热流体从衬底保持器520接收热量并且在冷却时将热量转移至热交换器***(未示出)或者在加热时将热量从热交换器***转移至衬底保持器520。在其他实施方式中，加热/冷却元件，例如，电阻加热元件或热电加热器/冷却器，可以包括在衬底保持器520、以及等离子体处理腔510的腔壁和等离子体处理***500内的任何其他部件中。
另外，可以将传热气体经由背侧气体供应***526输送至衬底525的背侧，以改善衬底525与衬底保持器520之间的气隙热传导。当需要在升高或降低的温度下控制衬底的温度时可以使用这样的***。例如，背侧气体供应***可以包括双区域气体分配***，其中氦气隙压力可以在衬底525的中心与边缘之间独立地变化。
在图5所示的实施方式中，衬底保持器520可以包括电极522，RF功率通过电极522耦合至等离子体处理区域545中的处理等离子体。例如，衬底保持器520可以经由从RF发生器530通过可选的阻抗匹配网络532至衬底保持器520的RF功率的传输而以RF电压被电偏置。RF偏置可以用于加热电子以形成并且保持等离子体。在该配置中，该***可以工作为反应离子蚀刻(RIE)反应器，其中腔和上部气体注入电极用作接地表面。RF偏置的典型频率可以在约0.1MHz至约100MHz的范围内。用于等离子体处理的各种RF***是已知的，并且将不再进一步讨论。
此外，电极522在RF电压下的电偏置可以使用脉冲偏置信号控制器531来脉动。例如，从RF发生器530输出的RF功率可以在截止状态与导通状态之间脉动。
替选地，RF功率以多个频率施加至衬底保持器电极。此外，阻抗匹配网络532可以通过降低反射功率来改善RF功率到等离子体处理腔510中的等离子体的转移。各种匹配网络拓扑结构，例如，L型、π型、T型等，以及自动控制方法是已知的，并且可以与所公开***一起使用。
气体分配***540可以包括用于引入工艺气体的混合物的喷头设计。替选地，气体分配***540可以包括用于引入工艺气体的混合物并调整工艺气体的混合物在衬底525上方的分布的多区域喷头设计。例如，多区域喷头设计可以被配置成：相对于至衬底525上方的基本上中心区域的工艺气体流或组分的量来调整至衬底525上方的基本上***区域的工艺气体流或组分。
抽真空***550可以包括能够具有高达约5000升/秒(和更大)的泵速的涡轮分子真空泵(TMP)和用于节流腔压力的闸阀。在用于干法等离子体蚀刻的常规等离子体处理装置中，可以使用1000升/秒至3000升/秒的TMP。TMP对于低压处理，例如小于约50mTorr，是有用的。对于高压处理(即大于约100mTorr)，可以使用机械增压泵和干式粗抽泵。此外，可以将用于监测腔压力的装置(未示出)耦接至等离子体处理腔510。
控制器555包括微处理器、存储器和数字I/O端口，其能够产生足以传送和激活至等离子体处理***500的输入以及监测来自等离子体处理***500的输出的控制电压。此外，控制器555可以耦接至RF发生器530、脉冲偏置信号控制器531、阻抗匹配网络532、气体分配***540和抽真空***550、以及衬底加热/冷却***(未示出)、背侧气体供应***526和/或静电夹持***528并且与RF发生器530、脉冲偏置信号控制器531、阻抗匹配网络532、气体分配***540和抽真空***550、以及衬底加热/冷却***(未示出)、背侧气体供应***526和/或静电夹持***528交换信息。例如，可以利用存储在存储器中的程序来根据工艺配方激活向等离子体处理***500的前述部件的输入，以对衬底525执行等离子体辅助工艺，例如，等离子体蚀刻工艺。
控制器555可以相对于等离子体处理***500本地或远程定位。例如，控制器555可以使用直接连接、内联网和/或互联网与等离子体处理***500交换数据。控制器555可以耦合至在诸如客户站点(即，设备制造商等)处的内联网，或者其可以耦合至在诸如供应商站点(即，设备制造商)处的内联网。替选地或另外地，控制器555可以耦合至互联网。此外，另一计算机(即，控制器、服务器等)可以访问控制器555以经由直接连接、内联网和/或互联网来交换数据。
在图6所示的实施方式中，等离子体处理***600可以类似于图5的实施方式，并且除了参照图5描述的那些部件之外，还包括静止的或者机械旋转或电旋转磁场***660，以潜在地增加等离子体密度和/或改善等离子体处理一致性。此外，控制器555可以耦接至磁场***660，以调节旋转速度和场强。旋转磁场的设计和实现是已知的，并且将不再进一步讨论。
在图7所示的实施方式中，等离子体处理***700可以类似于图5或图6的实施方式，并且还可以包括上电极770，RF功率可以从RF发生器772通过可选的阻抗匹配网络774耦合至上电极770。用于向上电极施加RF功率的频率可以在约0.1MHz至约200MHz的范围内。另外，用于向下电极施加功率的频率可以在约0.1MHz至约100MHz的范围内。此外，控制器555耦合至RF发生器772和阻抗匹配网络774，以控制向上电极770施加RF功率。上电极的设计和实现是已知的，并且将不再进一步讨论。如所示，上电极770和气体分配***540可以设计在同一腔组件内。替选地，上电极770可以包括用于调整耦合至衬底525上方的等离子体的RF功率分布的多区域电极设计。例如，上电极770可以被划分成中心电极和边缘电极。图7所示的实施方式可以有利地用于例如蚀刻包括SiARC的器件层。
在图8所示的实施方式中，等离子体处理***800可以类似于图7的实施方式，并且还可以包括耦接至与衬底525相对的上电极770的直流(DC)电源890。上电极770可以包括电极板。电极板可以包括含硅电极板。此外，电极板可以包括掺杂的硅电极板。DC电源890可以包括可变DC电源。此外，DC电源890可以包括双极DC电源。DC电源890还可以包括被配置成对DC电源890的极性、电流、电压或开/关状态执行监测、调整或控制至少之一的***。一旦等离子体形成，DC电源890有助于形成弹道电子束。可以使用电滤波器(未示出)来将RF功率从DC电源890解耦。
例如，通过DC电源890施加至上电极770的DC电压可以在约-2000伏(V)至约1000V的范围内。例如，DC电压的绝对值可以为等于或大于约100V的值，或DC电压的绝对值可以为等于或大于约500V的值。如上所述，DC电压可以具有负极性。例如，DC电压可以是绝对值大于在上电极770的表面上产生的自偏置电压的负电压。上电极770的面对衬底保持器520的表面可以包括含硅材料。
在图9所示的实施方式中，等离子体处理***900可以类似于图5和图6的实施方式，并且还可以包括感应线圈980，RF功率经由RF发生器982通过可选的阻抗匹配网络984耦合至感应线圈980。RF功率从感应线圈980通过电介质窗(未示出)感应耦合至等离子体处理区域545。用于向感应线圈980施加RF功率的频率可以在约10MHz至约100MHz的范围内。类似地，用于向卡盘电极施加功率的频率可以在约0.1MHz至约100MHz的范围内。此外，可以采用开槽的法拉第屏蔽(未示出)来减小感应线圈980与等离子体处理区域545中的等离子体之间的电容耦合。此外，控制器555可以耦合至RF发生器982和阻抗匹配网络984，以控制对感应线圈980施加功率。
在一个替选实施方式中，如图10所示，等离子体处理***1000可以类似于图9的实施方式，并且还可以包括感应线圈1080，感应线圈1080是从上方与等离子体处理区域545连通的“螺旋”线圈或“扁平”线圈，如在变压器耦合等离子体(TCP)反应器中那样。感应耦合等离子体(ICP)源或变压器耦合等离子体(TCP)源的设计和实现是已知的，并且将不再进一步讨论。
替选地，可以使用电子回旋共振(ECR)形成等离子体。在另一实施方式中，等离子体由螺旋波的发射形成。在另一实施方式中，等离子体由传播的表面波形成。上述每一种等离子体源是已知的，并且将不再进一步讨论。
在图11所示的实施方式中，等离子体处理***1100可以类似于图5的实施方式，并且还可以包括表面波等离子体(SWP)源1180。SWP源1180可以包括缝隙天线，例如，径向线缝隙天线，微波功率经由微波发生器1182通过可选的阻抗匹配网络1184耦合至该缝隙天线。
虽然上面已经详细描述了本发明的仅某些实施方式，但是本领域技术人员将容易地理解，在实质上不脱离本发明的新颖教导和优点的情况下，在实施方式中的许多修改是可以的。因此，所有这样的修改旨在包括在本发明的范围内。

Claims (20)

1.一种对衬底进行蚀刻的方法，包括：
将所述衬底设置在被配置成便于蚀刻过程的等离子体处理***中；
执行原子层蚀刻过程循环以对所述衬底的露出表面的单层进行蚀刻，所述过程循环依次包括：
通过引入蚀刻剂在所述衬底的所述露出表面上形成包括所述蚀刻剂的吸附单层，同时以目标是实现所述露出表面处的蚀刻剂自由基通量大于所述露出表面处的总离子通量的功率水平将电磁功率耦合至所述等离子体处理***，
对所述等离子体处理***进行净化以去除任何多余的蚀刻剂，
通过将所述吸附单层暴露于气体离子以激活所述蚀刻剂的反应来解吸包括所述蚀刻剂的所述吸附单层，以及
对所述等离子体处理***进行净化以去除所解吸的吸附单层；以及
重复所述原子层蚀刻过程循环直到达到目标深度，其中，每个过程循环从露出表面对单层进行蚀刻，
其中，所述功率水平小于或等于50W。
2.根据权利要求1所述的方法，其中，所述功率水平小于或等于10W。
3.根据权利要求1所述的方法，其中，将所述电磁功率耦合至所述等离子体处理***至少部分地作为耦合至上面载置有所述衬底的衬底保持器的偏置功率。
4.根据权利要求3所述的方法，其中，所述电磁功率被全部施加为所述衬底保持器的偏置功率。
5.根据权利要求3所述的方法，其中，将另外的电磁功率耦合至所述等离子体处理***作为与所述衬底保持器相对并面向所述衬底保持器的电极的源功率。
6.根据权利要求1所述的方法，其中，将所述电磁功率耦合至所述等离子体处理***至少部分地作为耦合至与上面载置有所述衬底的衬底保持器相对并面向所述衬底保持器的电极的源功率。
7.根据权利要求6所述的方法，其中，所述电磁功率被全部施加为与所述衬底保持器相对的所述电极的源功率。
8.根据权利要求1所述的方法，其中，所述蚀刻剂包括卤族元素。
9.根据权利要求8所述的方法，其中，所述蚀刻剂包括卤化物、卤代甲烷、卤代硅烷或其中两者或更多者的组合。
10.根据权利要求8所述的方法，其中，所述蚀刻剂包括：Cl2、Br2、F2、HBr、BCl3、SF6、NF3、CxFy形式的碳氟化合物、CxFyHz形式的氟代烃化合物或其中两者或更多者的任何组合，其中，CxFy中的x和y是大于零的实数，CxFyHz中的x、y和z是大于零的实数。
11.根据权利要求1所述的方法，其中，所述功率水平的目标是实现所述衬底处的所述蚀刻剂自由基通量与所述总离子通量的比值超过100。
12.根据权利要求1所述的方法，其中，所述功率水平的目标是实现所述衬底处的所述蚀刻剂自由基通量与所述总离子通量的比值超过1000。
13.根据权利要求1所述的方法，其中，每个过程循环中形成所述吸附单层持续小于或等于2秒。
14.根据权利要求1所述的方法，其中，每个过程循环中形成所述吸附单层持续小于或等于0.5秒。
15.根据权利要求1所述的方法，其中，所述衬底的所述露出表面包含硅，所述蚀刻剂包括Cl2，并且所述气体离子包括Ar离子。
16.一种对衬底进行蚀刻的方法，包括：
将所述衬底设置在被配置成便于蚀刻过程的等离子体处理***中；
每个过程循环对所述衬底的露出表面蚀刻一个衬底材料单层，其中，每个过程循环包括交替执行吸附步骤和解吸步骤，
其中，所述吸附步骤包括使蚀刻剂吸附在所述衬底的所述露出表面上，同时以小于或等于50W的功率水平将电磁功率耦合至所述等离子体处理***，以实现所述露出表面处的蚀刻剂自由基通量大于所述露出表面处的总离子通量，以及
其中，所述解吸步骤包括激活所吸附的蚀刻剂与所述衬底材料单层之间的反应以解吸反应产物。
17.根据权利要求16所述的方法，其中，所述解吸步骤包括：将电磁功率耦合至所述等离子体处理***作为耦合至上面载置有所述衬底的衬底保持器的偏置功率以及作为耦合至与所述衬底保持器相对并且面向所述衬底保持器的电极的源功率；同时使惰性气体流入所述等离子体处理***中以形成具有足以激活所述反应的能量的气体离子。
18.根据权利要求17所述的方法，还包括在所述吸附步骤和所述解吸步骤之间以及在所述解吸步骤之后对所述等离子体处理***进行净化。
19.根据权利要求17所述的方法，其中，所述功率水平小于或等于20W。
20.根据权利要求17所述的方法，其中，对所述功率水平进行调整以实现所述衬底处的所述蚀刻剂自由基通量与所述总离子通量的比值超过100。
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