CN109545958A - 一种磁性随机存储器单元阵列及周边电路连线的制造方法 - Google Patents

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张云森
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Abstract

本发明提供了一种磁性随机存储器单元阵列及周边电路连线的制造方法，采用在铜金属的通孔上制作一层底电极接触层将铜通孔盖住。包括如下步骤：(1)提供表面抛光的带金属铜通孔的CMOS基底，并在基底上制作底电极接触；(2)在底电极接触上制作磁性隧道结结构单元；(3)在磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。由于底电极接触材料采用的是非铜金属，这样磁性隧道结及其底电极就可以在表面抛光的底电极接触层上进行制作，这样就有效的避免了由于在铜Vx(x>＝1)上面直接制作MTJ所带来的铜污染和铜扩散和直接将MTJ多层膜生长在粗糙的铜表面，非常有利于MRAM回路电学性能的优化提高和器件的小型化。

Description

一种磁性随机存储器单元阵列及周边电路连线的制造方法
技术领域
本发明涉及一种磁性随机存储器(MRAM)单元阵列及周边电路连线的制造方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。
背景技术
近年来，采用磁性隧道结(MTJ)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(VIAx(x>＝1))上直接制作MTJ单元，即：所谓的on-axis结构。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比VIAx(x>＝1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIAx(x>＝1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜VIAx(x>＝1)到其外面的low-k电介质的扩散通道，Cu原子将会扩散到low-k电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，TimeDependent Dielectric Breakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。
另外，在磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(IonBombardment)，将会把铜原子及其形成化合物溅射到磁性隧道结的侧壁和被刻蚀的low-k材料的表面，从而对整个MRAM器件造成污染和电短路。
还有一点非常关键，由于铜表面通常都比较粗糙，如果将磁性隧道结直接生长在铜上面，必将影响MTJ多层膜的磁电学性能，导致磁电阻值的下降。
发明内容
本发明是关于一种磁性随机存储器单元阵列及周边电路连线的制造方法，采用在铜金属的通孔Vx(x>＝1)上制作一层底电极接触(BEC)层将铜通孔(Vx)盖住。本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似。具体技术方案如下：
一种磁性随机存储器单元阵列及周边电路连线的制造方法，包括如下步骤：
步骤1：提供表面抛光的带金属铜通孔的CMOS基底，并在基底上制作底电极接触；
步骤2：在底电极接触上制作磁性隧道结结构单元；
步骤3：在磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
进一步地，步骤1包括如下细分步骤：
步骤1.1：在基底上沉积底电极接触电介质；
步骤1.2：图形化定义底电极接触图案，并使底电极接触图案与金属铜通孔对齐，刻蚀形成底电极接触孔，刻蚀之后除去残留的杂质；
步骤1.3：在底电极接触孔内填充底电极接触金属，平坦化底电极接触金属的顶部直到与底电极接触电介质顶部齐平。
进一步地，底电极接触电介质为SiO2、SiON或低介电常数电介质，低介电常数电介质是指介电常数低于SiO2的材料。底电极接触电介质厚度为20nm～80nm。沉积底电极接触电介质采用化学气相沉积、物理气相沉积、原子层沉积或离子束沉积之中的一种方式实现。沉积底电极接触电介质之前，先沉积一层刻蚀阻挡层，刻蚀阻挡层的材料为SiN、SiC或SiCN。
进一步地，刻蚀采用反应离子刻蚀工艺实现，采用C4F8或CF4作为主要刻蚀气体。
进一步地，底电极接触金属为Ta、TaN、Ti、TiN、W或WN。填充底电极接触金属选用物理气相沉积、化学气相沉积、原子层沉积或离子束沉积之中的一种。优选地，底电极接触金属选用W或WN，在沉积W或WN之前，先沉积一层Ti/TiN作为扩散阻挡层，并在沉积W或WN之后，沉积一层Ta或TaN作为刻蚀用的硬掩模层。
本发明的有益效果：由于底电极接触(BEC)材料采用的是非铜金属，比如：Ta、TaN、Ti、TiN、W或者WN等，由于磁性隧道结及其底电极在表面抛光的底电极接触层上进行制作，这样就有效的避免了由于在铜Vx(x>＝1)直接制作MTJ，所带来的铜污染和铜扩散和直接将MTJ多层膜生长在粗糙的铜表面，非常有利于MRAM回路电学性能的优化提高和器件的小型化。
附图说明
附图是根据本发明优选实施例的一种磁性随机存储器单元阵列及周边电路连线的制造方法的各个步骤的示意图；其中：
图1(a)至图1(c)是在基底上制作底电极接触的步骤示意图；
图2(a)至图2(c)是制作磁性隧道结结构单元的步骤示意图；
图3(a)至图3(d)是采用两次单镶嵌工艺制作金属连线的步骤示意图；
图4是采用单次双镶嵌工艺制作金属连线的示意图；
其中，图3(d)和图4中两条虚曲线说明左右两部分实际上相隔甚远，只是为了方便展示，图中才把左右两部分画在一起；其他各图中，左右两部分实际上也是相隔的，为了使图简洁，两条虚曲线未标出。
附图标记说明：100-表面抛光的带通孔(Vx(x>＝1)的CMOS基底，201-通孔(Vx)扩散阻挡层，202-通孔(Vx)电介质，204-通孔(Vx)填充扩散阻挡层，205-通孔(Vx)填充，301-底电极接触(BEC)电介质层，302-底电极接触(BEC)，401-包括种子层的磁性隧道结(MTJ)多层膜，402-刻蚀硬掩模层，403-电介质覆盖层，501-顶电极通孔(TEV)电介质，502-顶电极通孔(TEV)，503-顶电极通孔(TEV)填充扩散阻挡层，504-顶电极通孔(TEV)填充，601-金属连线(Mx+1(x>＝1))刻蚀阻挡层，602-金属连线(Mx+1(x>＝1))电介质，603-金属连线(Mx+1(x>＝1))扩散阻挡层，604-金属连线(Mx+1(x>＝1))。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明是关于一种磁性随机存储器单元阵列及周边电路连线的制造方法，采用在铜金属的通孔Vx(x>＝1)上制作一层底电极接触(BEC)层将铜通孔Vx盖住。其中，底电极接触材料为Ta、TaN、Ti、TiN、W或者WN等，包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似。该方法包括以下步骤：
步骤1：提供表面抛光的带铜通孔(Vx(x>＝1)的CMOS基底100，如图1(a)至图1(c)所示，并在其上制作底电极接触(BEC，Bottom Electrode Contact)302。
更进一步地，步骤1可以分为如下的形成步骤：
步骤1.1：沉积底电极接触(BEC)电介质301，如图1(b)所示，底电极接触电介质层301为SiO2、SiON或low-k等电介质，其厚度为20nm～80nm，可以采用化学气相沉积(CVD，Chemical Vapor Deposition)，物理气相沉积(PVD，Physical Vapor Deposition)，原子层沉积(ALD，Atomic Layer Deposition)或离子束沉积(IBD，Ion Beam Deposition)等方式实现。
其中，低介电常数(low-k)电介质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。
更进一步地，通常在沉积底电极接触(BEC)电介质301之前，会事先沉积一层刻蚀阻挡层，其成分为SiN、SiC或SiCN等。
步骤1.2：图形化定义底电极接触(BEC)302图案并使之与通孔(Vx)对齐，并采用刻蚀工艺形成底电极接触孔，刻蚀工艺可以采用反应离子刻蚀(RIE，Reactive Ion Etching)等工艺实现，在刻蚀之后，采用清洗工艺除去残留的聚合物等；RIE主要采用C4F8或CF4等作为主要刻蚀气体。
步骤1.3：填充底电极接触(BEC)302，并采用平坦化工艺磨平直到底电极接触(BEC)电介质301顶部，如图1(c)所示。其中，底电极接触(BEC)302为Ta、TaN、Ti、TiN、W或WN等，其形成方法可以是物理气相沉积(PVD)，化学气相沉积(CVD)，原子层沉积(LAD)或离子束沉积(IBD)等方式，如果，底电极接触(BEC)302选用W或WN，通常会在沉积之前，沉积一层扩散阻挡层Ti/TiN，并在沉积W或WN之后，沉积一层用于刻蚀用的Ta或TaN硬掩膜层(未标出)。
步骤2：在存储区域，制作包括底部的种子层和顶部的硬掩模层的磁性隧道结结构单元(MTJ)。
更进一步地，步骤2可以分为如下的形成步骤：
步骤2.1：在磨平的底电极接触(BEC)302上，依次形成种子层、磁性隧道结多层膜401和硬掩模层402，如图2(a)所示。
磁性隧道结(MTJ)多层膜401的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。
进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeB超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO、MgZnO或Al2O3，其厚度为0.5nm～3nm。
更进一步地，可以采用双层MgO的结构。
进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB/(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。
顶部硬掩模层402的厚度为20nm～100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。
步骤2.2：图形化定义磁性隧道结图案，并对硬掩模层402、磁性隧道结多层膜401进行刻蚀，如图2(b)所示。
在此过程中，采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和硬掩模层402的反应离子(RIE)刻蚀，其中刻蚀气体为CxFyHz类或Cl2等，并同时采用RIE或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。
采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，IonBeam Etching)的方法完成对磁性隧道结和底电极的刻蚀。
其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。
步骤2.3：在刻蚀后的磁性隧道结多层膜401和硬掩模层402周围沉积一层电介质覆盖层403并覆盖整个被刻蚀的区域，包括顶部的硬掩模层；如图2(c)所示；其中，电介质覆盖层403材料为SiC、SiN或者SiCN等，其形成方法可以采用化学气相沉积(CVD，ChemicalVapor Deposition)，原子层沉积(ALD，Atomic Layer Deposition)或者离子束沉积(IBD，Ion Beam Deposition)等方式实现。
步骤3：制作顶电极通孔(TEV，Top Electrode Via)和实现逻辑单元/存储单元相连接的金属连线(Mx+1)604。在此步骤中，可以采用两次单镶嵌(SD，Single Damascene)或者单次双镶嵌(DD，Dual Damascene)工艺实现。
其中，采用两次单镶嵌(SD，Single Damascene)工艺的步骤如下：
步骤3.1.1：在电介质覆盖层403上，沉积顶电极通孔电介质501，并采用平坦化工艺磨平顶电极通孔(TEV)电介质501，如图3(a)所示；顶电极通孔(TEV)电介质501为SiO2、SiON或low-k等材料，其厚度为120nm～400nm。
步骤3.1.2：图形化定义并采用刻蚀工艺形成顶电极通孔(TEV)502，在逻辑区域，使之连接到底电极接触302，在存储区域，使之连接到硬掩模层402，通常，在刻蚀之后采用清洗工艺除去聚合物，如图3(b)所示。
步骤3.1.3：填充金属形成顶电极通孔填充504，并采用化学机械抛光(CMP)磨平，如图3(c)所示；其中，通常在电镀(ECP，Electro Chemical Plating)铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层503和铜种子层。
步骤3.1.4：沉积金属连线(Mx+1)电介质602，图形化定义并刻蚀形成连接逻辑区域和存储区域的金属连线槽，电镀铜到连线槽里面，并采用化学机械抛光磨平，以形成连接逻辑区域和存储区域的金属连线(Mx+1)604，如图3(d)所示；其中，金属连线(Mx+1)电介质602的厚度为50nm～300nm，其材料为SiO2、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层601，其材料为SiN、SiC或SiCN等；在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层603和铜种子层。
采用单次双镶嵌(DD，Dual Damascene)工艺，如图4所示，其步骤如下：
步骤3.2.1：在电介质覆盖层403上，沉积顶电极通孔电介质501，并采用平坦化工艺磨平顶电极通孔(TEV)电介质501，沉积金属连线(Mx+1)电介质602；顶电极通孔(TEV)电介质501为SiO2、SiON或low-k等材料，其厚度为120nm～400nm；金属连线(Mx+1)电介质602的厚度为50nm～300nm，其材料为SiO2、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层601，其材料为SiN、SiC或SiCN等。
步骤3.2.2：通过两次光刻两次刻蚀先后形成顶电极通孔(TEV)502和连接逻辑区域和存储区域的金属连线槽，在逻辑区域，使顶电极通孔502连接到通孔填充205，在存储区域，使顶电极通孔502连接到刻蚀硬掩模层402顶部，通常，在刻蚀之后采用清洗工艺除去聚合物。
步骤3.2.3：通过电镀的方式一次性填充顶电极通孔金属铜和金属连线(Mx+1)604，金属连线(Mx+1)604为铜，并采用化学机械抛光磨平；其中，通常在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层503和铜种子层。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (10)

1.一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，包括如下步骤：
步骤1：提供表面抛光的带金属铜通孔的CMOS基底，并在所述基底上制作底电极接触；
步骤2：在所述底电极接触上制作磁性隧道结结构单元；
步骤3：在所述磁性隧道结结构单元上制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
2.根据权利要求1所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述步骤1包括如下细分步骤：
步骤1.1：在所述基底上沉积底电极接触电介质；
步骤1.2：图形化定义底电极接触图案，并使所述底电极接触图案与所述金属铜通孔对齐，刻蚀形成底电极接触孔，刻蚀之后除去残留的杂质；
步骤1.3：在所述底电极接触孔内填充底电极接触金属，平坦化所述底电极接触金属的顶部直到与所述底电极接触电介质顶部齐平。
3.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述底电极接触电介质为SiO2、SiON或低介电常数电介质，所述低介电常数电介质是指介电常数低于SiO2的材料。
4.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述底电极接触电介质厚度为20nm～80nm。
5.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，沉积所述底电极接触电介质采用化学气相沉积、物理气相沉积、原子层沉积或离子束沉积之中的一种方式实现。
6.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，沉积所述底电极接触电介质之前，先沉积一层刻蚀阻挡层，刻蚀阻挡层的材料为SiN、SiC或SiCN。
7.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述刻蚀采用反应离子刻蚀工艺实现，采用C4F8或CF4作为主要刻蚀气体。
8.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述底电极接触金属为Ta、TaN、Ti、TiN、W或WN。
9.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，填充所述底电极接触金属选用物理气相沉积、化学气相沉积、原子层沉积或离子束沉积之中的一种。
10.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述底电极接触金属选用W或WN，在沉积W或WN之前，先沉积一层Ti/TiN作为扩散阻挡层，并在沉积W或WN之后，沉积一层Ta或TaN作为刻蚀用的硬掩模层。
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