CN108735895B - 磁性随机存储器底电极接触及其形成方法 - Google Patents

Abstract

本发明提供了磁性随机存储器底电极接触及其形成方法，采用在金属连线Mx(x>＝1)上制作底电极接触(BEC)或者通孔Vx(x>＝1)/底电极接触(BEC)的方法来代替通孔Vx(x>＝1)。同时，由于底电极接触(BEC)的顶部直径要大于后续的超薄势垒层的直径，那么，在底电极接触(BEC)周围的表面不平整将不会转移到后续的势垒层之上，非常有利于制作平整的超薄势垒层，有利于磁性隧道结磁性，电学和良率的提高，减少了工艺复杂程度和节约了制造成本。

Description

磁性随机存储器底电极接触及其形成方法

技术领域

本发明涉及一种磁性随机存储器(MRAM，Magnetic Radom Access Memory)底电极接触(BEC，Bottom Electrode Contact)及其形成方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。

背景技术

近年来，采用磁性隧道结(MTJ)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之 有较大的波动，这样会损伤MRAM的性能。

在现在的MRAM制造工艺中，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(Vx(x>＝1))上直接制作MTJ单元，即：所谓的on-axis结构，如图1(a)和图1(b)所示。由于制作磁性隧道结对衬底的平整度要求非常高，如果衬底的表面平整度比较低，那么超薄势垒层将会不平整，进而，磁性隧道的磁学和电学性能将会受到严重影响；在目前的工艺条件下，通孔(Vx(x>＝1))周围的平整度还达不到制作磁性隧道结的要求，同时，MTJ结构单元的尺寸(势垒层的直径)要比Vx(x>＝1)顶部开口尺寸(Vx顶部直径)大或者相近似，如图2所示，那么，在Vx(x>＝1)周围的表面不平整将会转移到势垒层上，从而制约着磁性隧道结磁性，电学和良率的提高。

为了解决衬底的局部不平整，通常可以在磁性隧道结底电极沉积之后，再次进行表面平整度处理，然而这无疑增加了制造成本和工艺的复杂程度，同时，为了获得更好的薄膜质量，一般采用底电极膜层，磁性隧道结多层膜和顶电极膜层在不隔断真空的环境中依次沉积。

发明内容

本发明提供的磁性随机存储器底电极接触及其形成方法，采用在金属连线Mx(x>＝1)上制作底电极接触(BEC)或者通孔Vx(x>＝1)/底电极接触(BEC)的方法来代替通孔Vx(x>＝1)。保证底电极接触(BEC)的顶部直径要大于后续的超薄势垒层的直径，如图3所示。技术方案如下：

一种磁性随机存储器底电极接触的形成方法，包括如下步骤：

步骤1：提供表面抛光的带金属连线或通孔的衬底；

步骤2：在衬底上依次形成底电极接触刻蚀阻挡层和底电极接触介电质层；

步骤3：图形化定义底电极接触图案并刻蚀形成底电极接触孔；

步骤4：在底电极接触孔内填充底电极接触材料，并磨平底电极接触材料直到与底电极接触介电质层的顶部齐平，至此形成底电极接触。

进一步地，底电极接触顶部开口的直径大于后续的势垒层，底电极接触顶部直径大于后续的势垒层的程度被设置为：保证底电极接触表面的不平整不会转移到势垒层之上。

进一步地，衬底选用表面抛光的带金属连线或通孔的CMOS衬底。金属连线或者通孔的材料为铜。

进一步地，步骤3中的刻蚀工艺可以通过以下几种方案之 一来实现：

方案一：采用一步刻蚀工艺形成顶部开口扩大的底电极接触孔。

方案二：采用反应离子刻蚀工艺先形成底电极接触孔开口，然后再离子束刻蚀或反应离子刻蚀工艺对顶部开口进行扩大。

上述方案二的具体步骤为：

步骤3.1：图形化定义底电极接触图案，采用反应离子刻蚀工艺对底电极接触介电质层进行刻蚀，形成底电极接触孔开口；

步骤3.2：采用离子束刻蚀工艺或反应离子刻蚀工艺对底电极接触孔开口进行扩大；

步骤3.3：采用反应离子刻蚀工艺对扩大的底电极接触孔开口继续刻蚀以形成底电极接触孔。

方案三：采用双镶嵌工艺形成下小上大的底电极接触孔。

进一步地，在步骤3中，通过控制光刻和刻蚀工艺参数，从而精确控制所述底电极接触孔的顶部开口直径。

进一步地，底电极接触材料选用CuN、AlCu、Ru、Ta或者W之中的一种。

进一步地，在填充底电极接触材料之前，在底电极接触孔的内壁均匀沉积一层TaN和/或TiN膜。

一种磁性随机存储器底电极接触，底电极接触由上述形成方法制备获得。

本发明的有益效果：由于底电极接触(BEC)的顶部直径要大于后续的超薄势垒层的直径，那么，在底电极接触(BEC)周围的表面不平整将不会转移到后续的势垒层之上，非常有利于制作平整的超薄势垒层，有利于磁性隧道结磁性，电学和良率的提高，减少了工艺费复杂程度和节约了制造成本。

附图说明

图1：在现有的工艺条件下，直接在Vx(x>＝1)上进行磁性隧道结制作的示意图，(a)采用一次刻蚀工艺对MTJ进行加工之后的示意图，(b)采用自对准工艺对MTJ进行加工之后的示意图；

图2：在现有的工艺条件下，势垒层和通孔Vx(x>＝1)顶部开口的尺寸比较示意图；

图3：本发明的较佳实施例中，势垒层和底电极接触(BEC)顶部开口的尺寸比较示意图；

图4：本发明提供的磁性随机存储器底电极接触形成方法的流程图；

图5：本发明的较佳实施例一，(a)提供表面抛光的金属连线Mx(x>＝1)CMOS衬底的示意图；(b)沉积底电极接触刻蚀阻止层和底电极接触介电质层之后的示意图；(c)图形化定义底电极接触图案，并对其进行刻蚀，形成底电极接触孔之后的示意图；(d)填充底电极接触金属并对其进行磨平直到底电极接触介电质层顶部之后的示意图；(e)在磁性随机存储器底电极、磁性隧道结及顶电极制作完成之后的示意图(采用一次刻蚀工艺对MTJ进行加工的工艺)；(f)在磁性随机存储器底电极、磁性隧道结及顶电极完成之后的示意图(采用一次自对准工艺对MTJ进行加工的工艺)；

图6：本发明的较佳实施例二，(a)提供表面抛光的金属连线Mx(x>＝1)CMOS衬底的示意图；(b)沉积底电极接触刻蚀阻止层、底电极接触介电质层和硬掩膜层之后的示意图；(c)图形化定义底电极接触图案，采用反应离子束刻蚀工艺对底电极接触介电质进行部分刻蚀，形成底电极接触孔开口之后的示意图；(d)采用刻蚀工艺对底电极接触孔开口进行扩大之后的示意图；(e)采用反应离子刻蚀对剩余部分进行刻蚀以形成开口扩大的底电极接触孔之后的示意图；(f)填充底电极接触金属并对其进行磨平直到底电极接触介电质顶部之后的示意图；(g)在磁性随机存储器底电极、磁性隧道结及顶电极制作完成之后的示意图(采用一次刻蚀工艺对MTJ进行加工的工艺)；(h)在磁性随机存储器底电极，磁性隧道结及顶电极完成之后的示意图(采用一次自对准工艺对MTJ进行加工的工艺)；

图7：本发明的较佳实施例三，(a)提供表面抛光的金属连线Mx(x>＝1)CMOS衬底的示意图；(b)沉积底通孔Vx(x>＝1)刻蚀阻挡层，通孔Vx(x>＝1)介电质层，电极接触刻蚀阻止层和底电极接触介电质层之后的示意图；(c)图形化定义通孔Vx(x>＝1)和底电极接触图案，并对其进行刻蚀，形成通孔Vx(x>＝1)和底电极接触孔之后的示意图；(d)填充底电极接触/通孔Vx(x>＝1)金属并对其进行磨平直到底电极接触介电质顶部之后的示意图；(e)在磁性随机存储器底电极，磁性隧道结及顶电极制作完成之后的示意图(采用一次刻蚀工艺对MTJ进行加工的工艺)；(f)在磁性随机存储器底电极、磁性隧道结及顶电极完成之后的示意图(采用一次自对准工艺对MTJ进行加工的工艺)；

图中所示：110-CMOS衬底，120-介电质，1201-通孔Vx(x>＝1)刻蚀阻挡层，1202-通孔Vx(x>＝1)介电质层，1203-底电极接触(BEC)刻蚀阻挡层，1204-底电极接触(BEC)介电质层，1205-硬掩膜层，130-通孔Vx(x>＝1)金属，130’-底电极接触(BEC)金属，1301-刻蚀之后形成的通孔Vx(x>＝1)，1302-刻蚀之后形成的底电极接触(BEC)孔，131-在通孔Vx(x>＝1)或者在底电极接触(BEC)周围形成的不平整，210-磁性隧道结底电极，211-磁性隧道结底电极的表面不平整，220-磁性隧道结参考层(或记忆层)，221-磁性隧道结参考层(或记忆层)的表面不平整，230-磁性隧道结势垒层，231-磁性隧道结势垒层的表面不平整，240-磁性隧道结记忆层(或参考层)，241-磁性隧道结记忆层(或参考层)的表面不平整，250-顶电极，260-侧墙介电质，270-MTJ介电质。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明提供的磁性随机存储器底电极接触及其形成方法，采用在金属连线Mx(x>＝1)上制作底电极接触(BEC)或者通孔Vx(x>＝1)/底电极接触(BEC)的方法来代替通孔Vx(x>＝1)。同时，由于底电极接触(BEC)的顶部直径要比后续的超薄势垒层的直径大的多，如图3所示，那么，在底电极接触(BEC)周围的表面不平整将不会转移到后续的势垒层之上，本发明的实施步骤为如图4所示，包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似。

实施例1

本发明较佳实施例1，如图5(a)至图5(f)所示：

步骤一：提供表面抛光的带Mx(x>＝1)的CMOS衬底110，如图5(a)所示；其中，Mx(x>＝1)的材料为金属铜；

步骤二：在衬底110上依次形成底电极接触刻蚀阻挡层1203和底电极接触介电质层1204，如图5(b)所示；底电极接触(BEC)刻蚀阻止层1203的厚度为5nm～50nm，其材料为SiC、SiN或者SiCN等；底电极接触(BEC)介电质层1204的厚度为20nm～200nm，其材料为SiO₂或者low-k介电质，比如：HSQ、MSQ或SiOCH等。

低介电常数(low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH₃官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类(HSQ)和含甲基硅酸盐类(MSQ)所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。

步骤三：图形化定义底电极接触(BEC)图案，并对其进行刻蚀，形成底电极接触孔1302，如图5(c)所示；

在此过程中，采用光刻工艺来定义底电极接触(BEC)图案，具体而言：通过曝光/显影过程，使底电极接触(BEC)图案转移到光刻胶(PR，Photo Resist)层；

作为优选，在PR和BEC介电质层1204加入底部抗反射层(BARC，Bottom Anti-Reflective Coating)或者硅抗反射层(SiARC，Silicon Anti-Reflective Coating)/含碳膜层(SOC，Spin-on Carbon)等结构，以使得图案顺利转移到BEC介电质层1204的顶部；接着，采用主刻蚀气体C_xH_y的反应离子刻蚀(RIE，Reactive Ion Etching)工艺完成对BEC介电质层1204和BEC刻蚀阻挡层1203的刻蚀，通过调整干法刻蚀工艺参数，精确控制底电极接触(BEC)孔1302的顶部直径侧壁倾角。最后，采用干法和/或湿法工艺除去在刻蚀过程中的残留物。

步骤四：填充底电极接触(BEC)130’金属并对其进行磨平直到底电极接触介电质层1204的顶部，如图5(d)所示；

其中，底电极接触(BEC)130’的材料可以是CuN、AlCu、Ru、Ta或者W等，为了使BEC接触130’更好的与BEC刻蚀阻止层1203和BEC介电质层1204贴合，同时，防止CuN、AlCu、Ru、Ta或者W的扩散，通常在沉积CuN、AlCu、Ru、Ta或者W之前，沉积一层TaN和/或者TiN等。

更进一步地，采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平沉积的底电极接触(BEC)130’金属，直到BEC介电质层1204的顶部，并保持一个比较良好的表面平整度。

步骤五：在磨平的底电极接触130’上制作磁性随机存储器底电极210，磁性隧道结和顶电极，如图5(e)和图5(f)所示；其中，此步骤可以进一步分为如下几步骤：

(1)沉积底电极膜层210，磁性隧道结多层膜和顶电极膜层250；其中，底电极膜层210包括种子层和导电层，种子层为Ta、TaN、W、WN、Ti或TiN等，种子层的厚度为2nm～5nm；导电层为Cu、CuN、Mo、W或者Ru，导电层的厚度为0nm～30nm；磁性隧道结(MTJ)多层膜的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。

进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]_nCo/Ru/[CoPt]_m超晶格多层膜结构，其优选总厚度为8～20nm。

进一步地，势垒层为非磁性金属氧化物，优选MgO或Al₂O₃，其厚度为0.5nm～3nm。

进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。

顶电极层250的厚度为20nm～100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。

(2)图形化定义磁性隧道结图案，并对磁性隧道结进行刻蚀；在此过程中，采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和顶电极膜层250的反应离子(RIE)刻蚀，并同时采用RIE工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。

采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，IonBeam Etching)的方法完成对磁性隧道结和底电极210的一次刻蚀的刻蚀工艺，并留下一薄层底电极210，以防止刻蚀损伤到底电极接触(BEC)130’的顶部。

其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH₃OH、CH₄/Ar、C₂H₅OH、CH₃OH/Ar或者CO/NH₃等作为主要刻蚀气体；

在刻蚀之后立即对磁性隧道结侧壁进行干法清洗和密封(沉积侧墙介电质260)，干法清洗通常采用IBE工艺，密封材料通常为SiN等，采用CVD或者ALD等的方法实现；最后，以沉积的侧墙介电质260为掩模，采用干法或/和湿法工艺去掉薄层底电极210。

严格控制侧墙介电质260的厚度，以避免后面的刻蚀工艺损伤底电极接触(BEC)130’。

也可以采用自对准刻蚀工艺完成对磁性隧道结及其底电极210的刻蚀，其具体过程为：首先(a)，RIE或IBE工艺刻蚀磁性隧道结的记忆层(或参考层)240，并停止在势垒层230上；紧接着(b)，沉积一层介电质260(比如：SiC、SiCN或者SiN等)在被刻蚀的磁性隧道结(或者磁性隧道结/底电极210，或者底电极210)周围；然后(c)，以沉积的介电质260为掩模，采用RIE或IBE工艺刻蚀未被刻蚀的磁性隧道结(或者磁性隧道结/底电极210，或者底电极210)；重复(b)沉积->(c)刻蚀流程直到底电极210被完全刻蚀掉。其中，(b)沉积->(c)刻蚀可以是一次也可以是多次。

严格控制侧墙介电质260的厚度，以避免后面的刻蚀工艺损伤底电极接触(BEC)130’。

(3)填充介电质270在磁性隧道结的周围，并采用化学机械抛光磨平磁性隧道结介电质层270直到到顶电极250顶部。其中，介电质270通常为SiO₂或者low-k介电质等，其形成方法可以采用CVD或者ALD等。

实施例2

本发明较佳实施例2，如图6(a)至图6(h)所示：

步骤一：提供表面抛光的带Mx(x>＝1)的CMOS衬底110，如图6(a)所示；其中，Mx(x>＝1)的材料为金属铜；

步骤二：在衬底110上依次形成底电极接触刻蚀阻挡层1203，底电极接触介电质层1204和硬掩膜层1205，如图6(b)所示；底电极接触(BEC)刻蚀阻止层1203的厚度为5nm～50nm，其材料为SiC、SiN或者SiCN等；底电极接触(BEC)介电质层1204的厚度为20nm～200nm，其材料为SiO₂或者low-k介电质等，比如：HSQ、MSQ或SiOCH等。硬掩膜层1205的厚度为5nm～50nm，其材料为SiO₂、SiN或者SiON等；

步骤三：图形化定义底电极接触(BEC)图案，采用反应离子束刻蚀(RIE)对底电极接触(BEC)介电质1204并对其进行刻蚀，形成底电极接触孔开口1302，如图6(c)所示；在此过程中，采用光刻工艺来定义底电极接触(BEC)图案，具体而言：通过曝光/显影过程，使底电极接触(BEC)图案转移到光刻胶(PR，Photo Resist)层，作为优选，在PR和BEC介电质层1204加入底部抗反射层(BARC，Bottom Anti-Reflective Coating)或者硅抗反射层(SiARC，Silicon Anti-Reflective Coating)/含碳膜层(SOC，Spin-on Carbon)等结构，以使得图案顺利转移到BEC介电质层1204的顶部；接着，采用主刻蚀气体C_xH_y的反应离子刻蚀(RIE，Reactive Ion Etching)工艺对硬掩膜层1205进行刻蚀和对BEC介电质1204进行部分刻蚀，形成底电极接触(BEC)开口。最后，采用干法和/或湿法工艺除去在刻蚀过程中的残留物和含碳物质。

步骤四：采用刻蚀工艺对底电极接触(BEC)孔开口进行扩大，如图6(d)所示；在此过程中，可以采用IBE工艺也可以采用RIE工艺，严格控制工艺参数，以获得满足要求的底电极接触(BEC)孔开口；

步骤五：采用RIE工艺继续刻蚀以形成开口扩大的底电极接触孔，如图6(e)所示；

步骤六：填充底电极接触(BEC)130’金属并对其进行磨平直到底电极接触介电质层1204的顶部，如图6(f)所示；

其中，底电极接触(BEC)130’的材料可以是CuN、AlCu、Ru、Ta或者W等，为了使BEC接触130’更好的与BEC接触刻蚀阻止层1203和BEC接触介电质层1204贴合，同时，防止CuN、AlCu、Ru、Ta或者W等的扩散，通常在沉积CuN、AlCu、Ru、Ta或者W等之前，均匀沉积一层薄的TaN和/或TiN膜。

更进一步地，采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平沉积的底电极接触(BEC)130’金属，直到部分BEC介电质1204的顶部，并保持一个比较良好的表面平整度。

步骤七：在磨平的底电极接触130’上制作磁性随机存储器底电极210，磁性隧道结和顶电极，如图6(g)和图6(h)所示；其具体实施方法同实施例1中的步骤五。

实施例3

本发明较佳实施例3，如图7(a)至图7(f)所示：

采用标准DOUBLE DAMASENCE(双镶嵌)工艺，一次形成下小上大的CuN、AlCu、Ru、Ta或者W等的接触孔开口，然后继续实施案例一中的步骤五完成磁性隧道结刻蚀工艺；其具体步骤如下：

步骤一：提供表面抛光的带Mx(x>＝1)的CMOS衬底110，如图7(a)所示；其中，Mx(x>＝1)的材料为金属铜；

步骤二：在衬底110上依次形成通孔Vx(x>＝1)刻蚀阻挡层1201，通孔Vx(x>＝1)介电质层1202，底电极接触刻蚀阻挡层1203和底电极接触介电质层1204，如图7(b)所示；通孔Vx(x>＝1)刻蚀阻挡层1201、底电极接触(BEC)刻蚀阻止层1203的厚度为5nm～50nm，其材料为SiC、SiN或者SiCN等；通孔Vx(x>＝1)介电质层1202，底电极接触(BEC)介电质层1204的厚度为20nm～200nm，其材料为SiO₂或者low-k介电质等，比如：HSQ、MSQ或SiOCH等。

步骤三：图形化定义通过Vx(x>＝1)和底电极接触(BEC)图案，并对其进行刻蚀，形成被刻蚀的通孔Vx(x>＝1)1301和底电极接触孔1302，如图7(c)所示；在此过程中，采用RIE工艺完成双层刻蚀阻挡层和双层介电质的双镶嵌(Dual Damascene)结构的刻蚀；最终，形成合理尺度的通孔Vx(x>＝1)1301和底电极接触孔1302。最后，采用干法和/或湿法工艺除去在刻蚀过程中的残留物。

步骤四：一次填充形成通孔Vx(x>＝1)130金属和底电极接触(BEC)130’金属并对其进行磨平直到底电极接触介电质1204的顶部，如图7(d)所示。

其中，通孔Vx(x>＝1)130和底电极接触(BEC)130’的材料可以是CuN、AlCu、Ru、Ta或者W等，为了使BEC接触130’更好的与BEC接触刻蚀阻止层1203和BEC接触介电质层1204贴合，同时，防止CuN、AlCu、Ru、Ta或者W等的扩散，通常在沉积CuN、AlCu、Ru、Ta或者W之前，沉积一层TaN和/或者TiN等。

更进一步地，采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平沉积的底电极接触(BEC)130’金属，直到BEC介电质层1204的顶部，并保持一个比较良好的表面平整度。

步骤五：在磨平的底电极接触130’上制作磁性随机存储器底电极210，磁性隧道结和顶电极，如图7(e)和图7(f)所示；其具体实施方法和实施例1中步骤五相同。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (8)

1.一种磁性随机存储器底电极接触的形成方法，其特征在于，包括如下步骤：

步骤1：提供表面抛光的带金属连线或通孔的衬底；

步骤2：在所述衬底上依次形成底电极接触刻蚀阻挡层和底电极接触介电质层；

步骤3：图形化定义底电极接触图案并刻蚀形成底电极接触孔，该底电极接触孔贯穿到衬底，其中的刻蚀工艺通过如下方案之中的一种实现：

方案一：采用一步刻蚀工艺形成顶部开口扩大的底电极接触孔；

方案二：采用反应离子刻蚀工艺先形成底电极接触孔开口，然后再采用离子束刻蚀或反应离子刻蚀工艺对顶部开口进行扩大，形成底电极接触孔；

方案三：采用双镶嵌工艺形成下小上大的底电极接触孔；

步骤4：在所述底电极接触孔内填充底电极接触材料，并磨平所述底电极接触材料直到与所述底电极接触介电质层的顶部齐平，至此形成底电极接触；

其中，所述底电极接触顶部直径远大于后续叠加的势垒层，所述远大于的程度被设置为：保证所述底电极接触表面的不平整不会被转移到所述势垒层之上。

2.根据权利要求1所述的一种磁性随机存储器底电极接触的形成方法，其特征在于，所述衬底选用表面抛光的带金属连线或者通孔的CMOS衬底。

3.根据权利要求2所述的一种磁性随机存储器底电极接触的形成方法，其特征在于，所述金属连线或者所述通孔的材料为铜。

4.根据权利要求1所述的一种磁性随机存储器底电极接触的形成方法，其特征在于，所述方案二包括如下细分步骤：

步骤3.1：图形化定义底电极接触图案，采用反应离子刻蚀工艺对所述底电极接触介电质层进行刻蚀，形成底电极接触孔开口；

步骤3.2：采用离子束刻蚀工艺或反应离子刻蚀工艺对所述底电极接触孔开口进行扩大；

步骤3.3：采用反应离子刻蚀工艺对扩大的底电极接触孔开口继续刻蚀以形成所述底电极接触孔。

5.根据权利要求1所述的一种磁性随机存储器底电极接触的形成方法，其特征在于，步骤3中，通过控制光刻和刻蚀工艺参数，从而精确控制所述底电极接触孔的顶部开口直径。

6.根据权利要求1所述的一种磁性随机存储器底电极接触的形成方法，其特征在于，所述底电极接触材料选用CuN、AlCu、Ru、Ta或者W之中的一种。

7.根据权利要求1所述的一种磁性随机存储器底电极接触的形成方法，其特征在于，在填充所述底电极接触材料之前，在所述底电极接触孔的内壁均匀沉积一层TaN和/或TiN膜。

8.一种磁性随机存储器底电极接触，其特征在于，所述底电极接触由权利要求1至7任一项所述的形成方法制备获得。

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